KR100200689B1 - 반도체 메모리 장치 - Google Patents

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KR100200689B1 KR1019950044898A KR19950044898A KR100200689B1 KR 100200689 B1 KR100200689 B1 KR 100200689B1 KR 1019950044898 A KR1019950044898 A KR 1019950044898A KR 19950044898 A KR19950044898 A KR 19950044898A KR 100200689 B1 KR100200689 B1 KR 100200689B1
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Abstract

본 발명은 반도체 메모리 장치에 관해 게시한다. 종래에는 시간이 짧은 특정시구산에서 비트라인과 더미비트라인이 충분이 프라치지되지 않는 상태에서 시구간이 전환될 경우, 감응증폭기가 메모리셀어레이에 저장된 데이터를 틀리게 감지할 수가 있었다. 그러나 본 발명은 칩인에이블신호와 주소신호에 의해 제어되며 전원을 제공하는 펄스제어부와, 데이타를 저장하고 저장된 데이터를 독출하기 위해 상기 칩인에이블신호와 주소신호에 의해 그 주소가 지정되는 메로리셀어레이와, 상기 펄스제어부에 이해 제어되는 감응증폭기 및 데이터래취제어부와 상기 감응증폭기 및 데이터래취블록을 갖는 반도체 메모리 장치에 있어서, 상기 감응증폭기 및 데이터래취블록은 상기 칩인에이블신호에 연결하도록 구성함으로서 시간구간의 장단에 관계없이 메모리셀어레이에 저장된 데이터를 정확하게 감지할 수가 있다.

Description

반도체 메모리 장치
제1도는 종래의 반도체 메모리 장치의 개략적인 블록도.
제2도는 상기 제1도의 반도체 메모리 장치에 이용되는 신호들의 파형도.
제3도는 본 발명에 의한 반도체 메모리 장치의 개략적인 블록도.
제4도는 상기 제3도의 반도체 메모리 장치 중 전원검출부의 구성도.
제5도는 상기 제3도의 반도체 메모리 장치 중 주소전이검출(Address Transition Detection)부의 구성도.
제6도는 상기 제3도의 반도체 메모리 장치 중 감지증폭기 및 데이터래취 제어부의 회로도.
제7도는 상기 제3도의 반도체 메모리 장치 중 감지증폭기 및 데이터래취 블록의 감지증폭기의 구성도.
제8도는 상기 제3도의 반도체 메모리 장치 중 감지증폭기 및 데이터래취 블록의 데이터래취의 구성도.
제9도는 상기 제3도의 반도체 메모리 장치에 이용되는 신호들의 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 ROM(Read Only Memory)반도체 장치에 관한 것이다.
ROM은 한 번 저장한 데이터를 읽기만 하고 다시 저장할 수 없는 반도체 메모리 장치이다. ROM의 데이터를 독출하기 위해서는 저장된 데이터의 주소를 지정한 다음, 데이터제어신호를 감지증폭기에 인가하여 비트라인과 더미비트라인을 프리차지(pre-charge)시켜야 한다. ROM의 데이터를 독출하는 과정에서 데이터제어신호를 어떻게 제어하느냐에 따라 데이터를 정확하게 독출할 수 있는 지의 여부가 결정된다.
제1도는 종래의 반도체 메모리 장치의 개략적인 구성도이다. 그 구조는 전원전압(Vcc)을 검출하여 제어 신호(PLD)를 발생하는 전원검출부(11)와, 칩인에이블(CHIP ENABLE) 신호() 및 메모리셀어레이(17)의 주소를 지정하는 주소 신호(Add)에 의해 동작하고 제어 신호(SMO)를 발생하는 주소전이검출부(13)와, 제어 신호들(PLD,SMO)에 의해 동작하고 제어 신호들(SACS,DLS)을 발생하는 감지증폭기(Sense Amplifier) 및 데이터래취(Data Latch)제어부(15)와, 데이터를 저장하는 메모리셀어레이(17)와, 제어 신호들(SMO,SACS,DLS)을 입력하여 메모리셀어레이(17)의 데이터를 독출하는 감지증폭기 및 데이터래취부(19)로 구성되어 있다.
제2도는 상기 제1도의 반도체 메모리 장치에 이용되는 신호들의 파형도를 나타낸다. 상기 파형도는 T1, T2, T3의 세 개의 시구단(timing segment)으로 구분되어 있다. 먼저, T1에서의 파형도를 설명하기로 한다. 전원전압(Vcc)이 소정 전압 예컨대 3.0볼트보다 높을 때 제어 신호(PLD)가 '1'레벨을 유지하고 전원전압(Vcc)이 상기 소정 전압보다 낮으면 제어 신호(PLD)는 '0'레벨로 하강한다. 다음에, 외부로부터 주소신호(Axi)가 입력되면, 상기 주소 신호(Axi) 가 정형되어 주소 신호(Api)가 발생되고, 주소 신호(Api)에 의해 상기 주소전이검출부(제1도의 13)내에서 단펄스(short pulse)(Spi)가 발생되고, 상기 단펄스(Spi)에 의해 상기 주소전이검출부(제1도의 13)에서 발생된 제어 신호(SMO)는 '1'레벨에서 '0'레벨로 인에이블된다. 상기 인에이블된 제어 신호(SMO)에 의해 제어신호(SACS)도 '1'레벨에서 '0'레벨로 인에이블되고 시간이 약간 경과한 후에 제어 신호(DLS)도 '1'레벨에서 '0'레벨로 인에이블된다. 제어 신호(SMO)가 '0'레벨인 동안 상기 감지증폭기 및 데이터래취부(제1도의 19)의 비트라인(Bit line)과 더미비트라인(Dummy Bit line)이 프리차지(pre3charge)되고 제어 신호(SMO)가 '0'레벨에서 '1'레벨로 상승하기 시작하면 감지증폭기 및 데이터 래취부(제1도의 19)가 메모리셀어레이(제1도의 17)에 저장된 데이터를 독출한다. 상기 단펄스(Spi)가 '1'레벨에서 '0'레벨로 하강하면 제어 신호(SMO)도 '0'레벨에서 '1'레벨로 상승하고 그에 따라 제어 신호(SACS)와 제어 신호(DLS)도 '0'레벨에서 '1'레벨로 상승한다. 그러면, 비트라인과 더미비트라인의 전압도 방전되어 서서히 낮아지게 된다.
다음, T2에서는 제어 신호(SMO)는 '1'레벨로 고정되어 있고 제어 신호(SACS)와 제어 신호(DLS)는 '0'레벨로 하강하여 비트라인과 더미비트라인을 프지차지시켜서 메모리셀어레이(제1도의 17)에 저장된 데이터를 감지하게 된다. 그런데 T2가 비트라인과 더미비트라인이 프라차지될 만큼 충분히 길지 않은 경우, 메모리셀어레이(제1도의 17)에 저장된 데이터를 정상적으로 감지하지 않은 상태에서 T3 구간으로 전환되면 제어 신호(DLS)가 '0'레벨에서 '1'레벨로 상승하고, 그에 따라 틀린 데이터를 래취함으로 반도체 메모리 장치의 오동작을 유발하게 된다.
상술한 바와 같이 종래의 반도체 메모리 장치는 특정구간에서 비트라인과 더미비트라인이 충분히 프리차지되지 않는 상태에서 메모리셀어레이(17)의 데이터를 감지하게 되어 메모리셀어레이(17)에 저장된 데이터를 틀리게 독출하는 경우가 발생할 수 있다.
따라서 본 발명의 목적은 메모리셀어레이에 저장된 데이터를 정확하게 독출할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 칩인에이블신호와 주소신호를 입력하는 주소전이검출부와, 외부 전원 전압을 검출하여 전원 전압이 소정 레벨 이상이 되면 전원 전압을 제공하는 전원검출부와, 데이터를 저장하고 상기 주소전이검출부로부터 출력되는 주소신호에 의해 제어되는 메모리셀어레이와, 상기 주소전이검출부의 출력과 상기 전원검출부로부터 출력되는 전원 전압에 의해 제어되는 감지증폭기 및 데이터래취제어부, 및 상기 감지증폭기 및 데이터레취제어부의 출력과 상기 주소전이검출부의 출력에 응답하여 상기 메모리셀어레이의 데이터를 독출하는 감지증폭기 및 데이터래취부를 갖는 반도체 메모리 장치에 있어서, 상기 감지증폭기 및 데이터래취부는 상기 칩인에이블신호를 입력하고 상기 주소전이검출부의 출력에 의해 프리차지되며 상기 칩인에이블 신호가 인에이블된 상태에서는 항시 상기 메모리셀어레이에 연결된 비트라인의 전압을 감지 및 증폭할 수 있는 감지 증폭기, 및 상기 주소전이검출부의 출력이 인에이블되면 상기 감지증폭기의 출력을 래취시키는 데이터래취부를 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 전원검출부는 상기 전원 전압에 포함된 짧은 주기의 잡음을 제거하는 지연회로를 더 구비한다.
상기 본 발명에 의하여 메모리셀어레이의 데이터를 정확하게 독출할수 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명에 의한 반도체 메모리 장치의 개략적인 구성도를 나타낸다. 그 구조는, 전원전압(Vcc)을 검출하여 제어 신호(PLDF)를 발생하는 전원검출부(31)와, 칩인에이블 신호() 및 메모리셀어레이(37)의 주소를 지정하는 주소 신호(Add)에 의해 동작하고 제어 신호(SMO)를 발생하는 주소전이검출부(33)와, 상기 제어 신호(PLDF)와 제어 신호(SMO)에 의해 동작하고 제어 신호(DLS)를 발생하는 감지증폭기(Sense Amplifier) 및 데이터래취(Data Latch) 제어부와(35)와, 데이터를 저장하는 메모리셀어레이(37)와, 칩인에이블 신호(), 제어 신호(SMO) 및 제어 신호(DLS)를 받아서 메모리셀어레이(37)의 데이터를 독출하는 감지증폭기 및 데이터래취부(39)로 구성되어 있다.
제4도는 상기 제3도의 반도체 메모리 장치 중 전원검출부의 회로도를 나타낸다. 그 구조는 전원전압(Vcc)에 PMOS트랜지스터(122)가 접속되고 상기 PMOS트랜지스터(122)가 노드(N1)를 통해서 제1NMOS트랜지스터(126)와 제2NMOS트랜지스터(128)에 순차적으로 연결되며 상기 제2NMOS트랜지스터(128)의 게이트에 칩인에이블 신호()가 연결되어 있다. 그리고 상기 노드(N1)에 인버터체인(Inverter chain)(130,134,136,208)이 연결되고 상기 인버터체인(130,134,136,208)에서 제어 신호(PLD)가 출력된다. 상기 인버터체인(130,134,136,208)의 출력단에 지연회로(210)가 연결되고 상기 지연회로(210)을 거쳐 출력된 신호와 상기 제어 신호(PLD)가 낸드게이트(212)와 인버터(214)를 통해 제어 신호(PLDF)로 전환되어 전원검출부(31)로부터 출력된다. 상기 제2NMOS트랜지스터(128)는 대기상태에서 전원전압(Vcc) 단자로부터 접지전압(Vss) 단자로 직류전류가 흐르는 것을 방지하는 역할을 하고, 상기 인버터체인(130,134,136,208)의 인버터(130)는 상기 제어 신호(PLD)가 인에이블되었을 때 그 인에이블된 전압의 레벨을 결정한다.
상기 전원검출부(31)의 동작을 살펴보면, 칩인에이블 신호()가 '0'레벨인 경우 제2NMOS트랜지스터(128)는 턴온(turn-on)되어 상기 전원전압(Vcc)단자부터 전류가 접지전압(Vss) 단자로 흘러서 상기 제어 신호(PLDF)는 0전위가 되고 칩인에이블 신호()가 '1'레벨인 경우에 제2NMOS트랜지스터(128)는 턴오프(turn-off)되어 상기 전원전압(Vcc)단자로부터 인버터체인(130,134,136,208)을 통해 전류가 흐르게 됨으로 상기 제어 신호(PLDF)는 고전위가 된다. 상기 제어 신호(PLD)는 전원전압(Vcc)이 소정 전압, 예컨대 3.0볼트 이상이 되어야 '1'레벨의 신호를 발생한다. 상기 지연회로(210)에 의해 전원전압(Vcc)에 발생된 주기가 짤은 잡음을 제거해야 안정된 제어 신호(PLDF)를 제공한다.
제5도는 상기 제3도의 반도체 메모리 장치중 주소전이검출부의 구성도를 나타낸다. 제5도의 동작상태를 살펴보면, 외부에서 공급되는 칩인에이블 신호()가 입력버퍼회로(106,107)를 통과하면서 정형되어 칩인에이블 신호()로 되어서 제어신호검출용 단펄스발생(short Plus Generator)(112A)로 입력되어, 외부에서 공급되는 주소 신호들(Ax0~Axn)이 입력퍼버회로(108,109)를 통과하면서 정형되어 주소 신호들(Ap0~Apn)로 되어서 주소검출용 단펄스발생기(112B)로 입력된다. 그러면 상기 제어신호검출용 단펄스발생기(112A) 및 주소검출용 단펄스발생기(112B)들은 각각 단펄스들(SPce,SP0~SPn,)을 발생시키고 상기 단펄스들(SPce,SP0~SPn,)은 통합기(115)에서 통합되고 상기 통합기(115)는 제어 신호(SMO)를 생성한다. 상기 단펄스들(SP0~SPn)은 주소 신호들(AP0~APn)이 '0'레벨에서 '1'레벨로 천이할 때 발생되며, 상기 단펄스들()은 주소 신호들(AP0~APn)이 '1'레벨에서 '0'레벨로 천이할 때 발생된다. 그리고 상기 단펄스들(SPec,SP0~SPn,)의 펄스폭은 상기 단펄스발생기들(112A,112B)의 지연회로(도시안됨)에 의하여 결정된다.
제6도는 상기 제3도의 반도체 메모리 장치중 감지증폭기 및 데이터래취제어부의 회로도를 나타낸다. 제6도를 참조하면, 감지증폭기 및 데이터래취 제어부는 제1지연회로부(218)와 제2지연회로부(220) 및 제어 신호(DLS)발생부(238,240)로 구성된다. 상기 제1지연회로부(218)와 제2지연회로부(220)는 제어 신호(SMO)를 시간적으로 지연시켜서 지연된 제어 신호(SMO)를 제어신호 (DLS)발생부(238,240)로 제공한다. 상기 지연된 제어 회로(SMO)가 둘로 나뉘어 하나는 인버터(224)를 통해서 낸드게이트(236)에 입력되고 다른 하나는 곧바로 낸드 게이트(236)로 입력되어 상기 낸드게이트(236)에서 출력된 신호와 제어 신호(PLDF)가 상기 제어 신호(DLS)발생부(238,240)의 입력이 되어 제어 신호(DLS)를 출력으로 발생시킨다.
제7도는 상기 제3도의 반도체 메모리 장치중 감지증폭기 및 데이터래취부의 감지증폭기 회로도는 나타낸다. 감지증폭기는 비트라인을 갖는 제1바이어스(Bias)회로(510) 및 제1부하회로(520)와, 더미비트라인(Dummy Bit line)을 갖는 제2바이어스회로(540) 및 제2부하회로(550)와 차동증폭기(530)로 구성된다. 상기 제1부하회로(520)는 제1PMOS트랜지스터(522)와 제2PMOS트랜지스터(524)로 구성되고, 상기 제1바이어스회로는 제3PMOS트랜지스터(512)와 제1NMOS트랜지스터(514), 제2NMOS트랜지스터(518) 및 제3NMOS트랜지스터(516)로 구성되어 있다. 상기 제2부하회로(550)는 제4PMOS트랜지스터(552)와 제5PMOS트랜지스터(554)로 구성되고, 상기 제2바이어스회로(540)는 제6PMOS트랜지스터(542)와 제4NMOS트랜지스터(544), 제5NMOS트랜지스터(548) 및 제6NMOS트랜지스터(546)로 구성되어 있다. 제7도에서 제어 신호(SMO)신호는 제1PMOS트랜지스터(522)와 제4PMOS트랜지스터(552)의 게이트에, 칩인에이블 신호()는 제3PMOS트랜지스터(512)와 제1NMOS트랜지스터(514) 및 제6PMOS트랜지스터(542)와 제4NMOS트랜지스터(544)의 게이트에 연결되어 있다. 제어 신호(SMO)와 칩인에이블 신호()가 '0'레벨일 경우, 제1PMOS트랜지스터(522), 제3PMOS트랜지스터(512) 및 제3NMOS트랜지스터(516)가 턴온되어 비트라인을 프리차지(precharge)시키고, 또한 제4PMOS트랜지스터(552), 제6PMOS트랜지스터(542) 및 제6NMOS트랜지스터(546)가 턴온되어 더미비트라인을 프리차지시켜서 메모리셀어레이(37)에 저장된 데이터를 감지한다. 상기 차동증폭기(530)는 제어 신호(SMO)신호가 '0'레벨에서 '1'레벨로 상승하는 경우, 비트라인과 더미비트라인의 전압상태를 비교하여 비트라인의 전압이 더미비트라인보다 높으면 감지증폭기의 출력은 '1'이 되고, 낮으면 감지증폭기의 출력은'0'이 된다.
제8도는 상기 제3도의 반도체 메모리 장치중 감지증폭기 및 데이터래취부(39)의 데이터래취 회로를 나타낸다. 데이터래취 회로는 제1PMOS트랜지스터(801), 제2PMOS트랜지스터(803), 제1NMOS트랜지스터(805), 제2NMOS트랜지스터(807), 제1인버터(811), 제2인버터(813) 및 제3인버터(815)로 구성되어 있다. 상기 제5도의 감지증폭기의 출력이 제2PMOS트랜지스터(803)와 제1NMOS트랜지스터(807)의 게이트에 연결되고 제어 신호(DLS)가 제1PMOS트랜지스터(801)와 제2NMOS트랜지스터(807)의 게이트에 연결되어 있다. 그리고 노드(N2)에 래취(813, 815)가 연결되어 있고 래취(813,815)로부터 데이터래취부의 출력이 출력된다. 데이터래취부의 출력은 상기 제어 신호가(DLS)가 '0'레벨로써 인에이블되면 감지증폭기로부터 출력되는 데이터를 출력하게 되고 상기 제어 신호(DLS)가 제'1'레벨로써 디세이블되면 감지증폭기의 출력을 차단한게 된다.
제9도는 상기 제3도의 반도체 메모리 장치에 이용되는 신호들의 파형도를 나타낸다. 상기 파형도는 T1,T2,T3의 세 개의 시구간으로 구분되어 있다. 먼저, T1 시구간에서의 파형도를 설명하기로 한다. 먼저, 전원전압(Vcc)이 소정 전압 예컨대 3.0볼트보다 높을 때 제어 신호(PLDF)가 '1'레벨을 유지하여 감지증폭기 및 데이터래취 제어부(35)를 동작시킨다. 다음에, 외부로부터 칩인에이블()와 외부 주소신호(Axi)가 반도체 메모리 장치에 인가되는 경우, 상기 주소 신호(Axi)에 의해 주소 신호(Api)가 결정되고, 주소 신호(Api)가 결정되면 단펄스(Spi)가 발생되고, 그러면 통합기(제5도의 115)는 제어 신호(SMO)를 '1'레벨에서 '0'레벨로 인에이블시킨다. 상기 제어 신호(SMO)가 인에이블된 다음 시간이 약간 경과한 후에 제어 신호(DLS)가 '1'레벨에서 '0'레벨로 인에이블되어 비트라인과 더미비트라인이 프리차지되고 감지증폭기는 메모리셀어레이(37)에 저장되어 있는 데이터를 감지하게 된다.
그리고 T2 시구간과 T3 시구간에도 비트라인과 더미비트라인은 항시 프리차지된 상태이므로 상기 T1 시구간에서와 같이 메모리셀어레이(37)에 저장된 데이터를 정상적으로 감지할 수 있다. 상기 T2 시구간의 S1과 S2의 짧은 시간동안 전원전압(Vcc)이 상기 소정 전압 이하로 낮아져도 전원검출부(31)의 지연회로에 의해 제어 신호(PLDF)는 일정구간동안 시간이 지연된 후 '0'에서 '1'로 디세이블됨으로 감지시 충분한 시간을 갖게 된다.
상술한 바와 같이 본 발명에 의하면, 감지증폭기의 제어 신호(SACS 단자에 외부 칩인에이블 신호()를 연결하여 외부 칩인에이블()가 인에이블된 상태에서는 감지증폭기의 바이어스회로가 비트라인과 더미비트라인의 전압레벨을 감지전압레벨보다 높게 유지시켜줌으로써 시구간의 장단에 관계없이 메모리셀어레이(37)에 저장된 데이터를 정확하게 독출할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (2)

  1. 칩인에이블신호와 주소신호를 입력하는 주소전이검출부와, 외부 전원 전압을 검출하여 전원 전압이 소정 레벨 이상이 되면 전원 전압을 제공하는 전원검출부와, 데이터를 저장하고 상기 주소전이검출부로부터 출력되는 주소신호에 의해 제어되는 메모리셀어레이와, 상기 주소전이검출부의 출력과 상기 전원검출부로부터 출력되는 전원 전압에 의해 제어되는 감지증폭기 및 데이터래취제어부, 및 상기 감지증폭기 및 데이터레취제어부의 출력과 상기 주소전이검출부의 출력에 응답하여 상기 메모리셀어레이의 데이터를 독출하는 감지증폭기 및 데이터래취부를 갖는 반도체 메모리 장치에 있어서, 상기 감지증폭기 및 데이터래취부는 상기 칩인에이블신호를 입력하고 상기 주소전이검출부의 출력에 의해 프리차지되며 상기 칩인에이블 신호가 인에이블된 상태에서는 항시 상기 메모리셀어레이에 연결된 비트라인의 전압을 감지 및 증폭할 수 있는 감지 증폭기; 및 상기 주소전이검출부의 출력이 인에이블되면 상기 감지증폭기의 출력을 래취시키는 데이터래취부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 전원검출부는 상기 전원 전압에 포함된 짧은 주기의 잡음을 제거하는 지연회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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