JP3277885B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に信号電圧の出力回路に、出力電圧を電源電
圧レベルにまで昇圧するための昇圧回路を備える半導体
集積回路装置に関する。
に関し、特に信号電圧の出力回路に、出力電圧を電源電
圧レベルにまで昇圧するための昇圧回路を備える半導体
集積回路装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）等の半導体集積回路装置では、内部回路を構
成するメモリセルアレイと外部との間でデータを入出力
する入出力回路内に、内部回路から読み出したデータの
Ｈｉレベルを電源電圧ＶＣＣ又はこれに近い電圧として
出力するための昇圧回路を設けたものがある。図７はそ
の概略を示すチップの一部の模式図であり、チップ１に
は内部回路２、入出力回路３、電源（ＶＣＣ）パッド
４、Ｉ／Ｏ端子としての入出力パッド５が設けられてお
り、前記入出力回路３は前記内部回路１と入出力パッド
５との間に設けられる。前記入出力回路３にはＨｉ出力
用トランジスタＱ１とＬｏｗ出力用トランジスタＱ２が
設けられ、前記電源パッド４に供給されるＶＣＣ電圧を
電源とし、前記内部回路１からのＨｉ出力信号ＯＵＴＴ
とＬｏｗ出力信号ＯＵＴＮとで各トランジスタＱ１，Ｑ
２が駆動されて前記入出力パッド５に信号を出力する。
また、前記入出力回路３には、Ｈｉ出力用トランジスタ
Ｑ１により出力されるＨｉ出力の電圧をＶＣＣ又はこれ
に近い電圧に昇圧するための昇圧回路１０が設けられて
いる。前記昇圧回路１０は、電源電圧ＶＣＣが低電圧の
場合にも入出力パッド５から所定以上の出力電圧を出力
することができるように設けられる。すなわち、この種
のチップは、電源電圧ＶＣＣの定格範囲、例えば３．０
Ｖから４．０Ｖの範囲で使用することが規定されること
があり、その場合に低電圧で使用するとその出力電圧も
低下されるてしまう。そこで、このような電源電圧が低
い場合でも所望の出力電圧を出力することができるよう
に出力電圧を昇圧するための昇圧回路を入出力回路内に
設けている。
スメモリ）等の半導体集積回路装置では、内部回路を構
成するメモリセルアレイと外部との間でデータを入出力
する入出力回路内に、内部回路から読み出したデータの
Ｈｉレベルを電源電圧ＶＣＣ又はこれに近い電圧として
出力するための昇圧回路を設けたものがある。図７はそ
の概略を示すチップの一部の模式図であり、チップ１に
は内部回路２、入出力回路３、電源（ＶＣＣ）パッド
４、Ｉ／Ｏ端子としての入出力パッド５が設けられてお
り、前記入出力回路３は前記内部回路１と入出力パッド
５との間に設けられる。前記入出力回路３にはＨｉ出力
用トランジスタＱ１とＬｏｗ出力用トランジスタＱ２が
設けられ、前記電源パッド４に供給されるＶＣＣ電圧を
電源とし、前記内部回路１からのＨｉ出力信号ＯＵＴＴ
とＬｏｗ出力信号ＯＵＴＮとで各トランジスタＱ１，Ｑ
２が駆動されて前記入出力パッド５に信号を出力する。
また、前記入出力回路３には、Ｈｉ出力用トランジスタ
Ｑ１により出力されるＨｉ出力の電圧をＶＣＣ又はこれ
に近い電圧に昇圧するための昇圧回路１０が設けられて
いる。前記昇圧回路１０は、電源電圧ＶＣＣが低電圧の
場合にも入出力パッド５から所定以上の出力電圧を出力
することができるように設けられる。すなわち、この種
のチップは、電源電圧ＶＣＣの定格範囲、例えば３．０
Ｖから４．０Ｖの範囲で使用することが規定されること
があり、その場合に低電圧で使用するとその出力電圧も
低下されるてしまう。そこで、このような電源電圧が低
い場合でも所望の出力電圧を出力することができるよう
に出力電圧を昇圧するための昇圧回路を入出力回路内に
設けている。
【０００３】図６（ａ）はその一例の回路図である。入
出力回路はＶＣＣとＧＮＤの間に接続されたＮＭＯＳト
ランジスタからなるＨｉ出力用トランジスタＱ１とＬｏ
ｗ出力用トランジスタＱ２で構成されており、メモリセ
ルから読み出したデータＯＵＴＴ，ＯＵＴＮをそれぞれ
前記各出力用トランジスタＱ１，Ｑ２に入力してオンさ
せることで、出力にＶＣＣ，ＧＮＤを出力する。このと
き、前記Ｈｉ出力用トランジスタＱ１がＮＭＯＳトラン
ジスタであるため、トランジスタのＶｔだけ電圧降下さ
れる。そこで、前記データ出力ＯＵＴＴとＨｉ出力用ト
ランジスタＱ１との間に昇圧回路１０が設けられる。こ
の昇圧回路１０では、前記データ出力ＯＵＴＴにインバ
ータＩＶ３、ＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１で構成されるインバータＩＶ４、及びＮＭ
ＯＳトランジスタＮ２を接続する。また、前記インバー
タＩＶ３の出力側にインバータＩＶ５、遅延回路ＤＬ
１、インバータＩＶ６，ＩＶ７、ポンピングコンデンサ
Ｃ１を接続して前記Ｈｉ出力用トランジスタＱ１のゲー
トに接続する。また、前記ＮＭＯＳトランジスタＮ２の
ゲートと前記インバータＩＶ６の出力端の間には、ゲー
トをＶＣＣに接続したＮＭＯＳトランジスタＮ３のソー
ス、ドレインが接続されている。また、前記データ出力
ＯＵＴＮはインバータＩＶ１，ＩＶ２を介して前記Ｌｏ
ｗ出力用トランジスタＱ２のゲートに入力される。
出力回路はＶＣＣとＧＮＤの間に接続されたＮＭＯＳト
ランジスタからなるＨｉ出力用トランジスタＱ１とＬｏ
ｗ出力用トランジスタＱ２で構成されており、メモリセ
ルから読み出したデータＯＵＴＴ，ＯＵＴＮをそれぞれ
前記各出力用トランジスタＱ１，Ｑ２に入力してオンさ
せることで、出力にＶＣＣ，ＧＮＤを出力する。このと
き、前記Ｈｉ出力用トランジスタＱ１がＮＭＯＳトラン
ジスタであるため、トランジスタのＶｔだけ電圧降下さ
れる。そこで、前記データ出力ＯＵＴＴとＨｉ出力用ト
ランジスタＱ１との間に昇圧回路１０が設けられる。こ
の昇圧回路１０では、前記データ出力ＯＵＴＴにインバ
ータＩＶ３、ＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１で構成されるインバータＩＶ４、及びＮＭ
ＯＳトランジスタＮ２を接続する。また、前記インバー
タＩＶ３の出力側にインバータＩＶ５、遅延回路ＤＬ
１、インバータＩＶ６，ＩＶ７、ポンピングコンデンサ
Ｃ１を接続して前記Ｈｉ出力用トランジスタＱ１のゲー
トに接続する。また、前記ＮＭＯＳトランジスタＮ２の
ゲートと前記インバータＩＶ６の出力端の間には、ゲー
トをＶＣＣに接続したＮＭＯＳトランジスタＮ３のソー
ス、ドレインが接続されている。また、前記データ出力
ＯＵＴＮはインバータＩＶ１，ＩＶ２を介して前記Ｌｏ
ｗ出力用トランジスタＱ２のゲートに入力される。
【０００４】この構成では、図６（ｂ）に動作波形図を
示すように、データ出力ＯＵＴＴ，ＯＵＴＮが共に“Ｌ
ｏｗ”のときには、Ｈｉ出力用トランジスタＱ１とＬｏ
ｗ出力用トランジスタＱ２はいずれもオフ状態にあり、
Ｉ／Ｏ出力はフローティング状態である。データ出力Ｏ
ＵＴＴが“Ｌｏｗ”から“Ｈｉ”になると、インバータ
ＩＶ３によりＡ点は“Ｌｏｗ”となり、Ｂ点及びＤ点は
それぞれ“Ｈｉ”となる。特に、Ｂ点はインバータＩＶ
４のＰＭＯＳトランジスタＰ１を通してＶＣＣレベルと
なる。このとき、遅延回路ＤＬ１によりＤ点のＨｉレベ
ルはＥ点に達していないため、Ｅ点は“Ｌｏｗ”、Ｆ点
は“Ｈｉ”となり、ＮＭＯＳトランジスタＮ３によりＮ
ＭＯＳトランジスタＮ２はオン状態であり、Ｃ点はＮＭ
ＯＳトランジスタＮ２を通して“Ｈｉ”となり、ＶＣＣ
電圧となる。また、このときＧ点は“Ｌｏｗ”となって
いる。そして、Ｄ点の“Ｈｉ”が遅延回路ＤＬ１により
設定時間だけ遅れてＥ点に伝達され、インバータＩＶ６
によりＦ点は“Ｌｏｗ”となり、Ｇ点は“Ｈｉ”とな
る。Ｆ点が“Ｌｏｗ”になると、ＮＭＯＳトランジスタ
Ｎ２はオフとなり、Ｃ点が切り離される。また、同時に
Ｇ点が“Ｈｉ”になるため、ポンピングコンデンサＣ１
に充電された電圧ＶαだけＣ点はＧ点よりも押し上げら
れる。これにより、Ｈｉ出力用トランジスタＱ１がオン
され、Ｉ／Ｏ端子には、“Ｈｉ”レベルとしてＶＣＣレ
ベルの電圧が出力されることになる。なお、データ出力
ＯＵＴＮが“Ｌｏｗ”から“Ｈｉ”になると、Ｌｏｗ出
力用トランジスタＱ２がオンし、Ｉ／Ｏ端子には“Ｌｏ
ｗ”としてのＧＮＤ電圧が出力される。このように、昇
圧回路１０での昇圧電圧Ｖαを適宜設定することによ
り、データ出力ＯＵＴＴの“Ｈｉ”の出力によりＩ／Ｏ
端子にはＶＣＣ電圧の“Ｈｉ”の出力を得ることができ
る。
示すように、データ出力ＯＵＴＴ，ＯＵＴＮが共に“Ｌ
ｏｗ”のときには、Ｈｉ出力用トランジスタＱ１とＬｏ
ｗ出力用トランジスタＱ２はいずれもオフ状態にあり、
Ｉ／Ｏ出力はフローティング状態である。データ出力Ｏ
ＵＴＴが“Ｌｏｗ”から“Ｈｉ”になると、インバータ
ＩＶ３によりＡ点は“Ｌｏｗ”となり、Ｂ点及びＤ点は
それぞれ“Ｈｉ”となる。特に、Ｂ点はインバータＩＶ
４のＰＭＯＳトランジスタＰ１を通してＶＣＣレベルと
なる。このとき、遅延回路ＤＬ１によりＤ点のＨｉレベ
ルはＥ点に達していないため、Ｅ点は“Ｌｏｗ”、Ｆ点
は“Ｈｉ”となり、ＮＭＯＳトランジスタＮ３によりＮ
ＭＯＳトランジスタＮ２はオン状態であり、Ｃ点はＮＭ
ＯＳトランジスタＮ２を通して“Ｈｉ”となり、ＶＣＣ
電圧となる。また、このときＧ点は“Ｌｏｗ”となって
いる。そして、Ｄ点の“Ｈｉ”が遅延回路ＤＬ１により
設定時間だけ遅れてＥ点に伝達され、インバータＩＶ６
によりＦ点は“Ｌｏｗ”となり、Ｇ点は“Ｈｉ”とな
る。Ｆ点が“Ｌｏｗ”になると、ＮＭＯＳトランジスタ
Ｎ２はオフとなり、Ｃ点が切り離される。また、同時に
Ｇ点が“Ｈｉ”になるため、ポンピングコンデンサＣ１
に充電された電圧ＶαだけＣ点はＧ点よりも押し上げら
れる。これにより、Ｈｉ出力用トランジスタＱ１がオン
され、Ｉ／Ｏ端子には、“Ｈｉ”レベルとしてＶＣＣレ
ベルの電圧が出力されることになる。なお、データ出力
ＯＵＴＮが“Ｌｏｗ”から“Ｈｉ”になると、Ｌｏｗ出
力用トランジスタＱ２がオンし、Ｉ／Ｏ端子には“Ｌｏ
ｗ”としてのＧＮＤ電圧が出力される。このように、昇
圧回路１０での昇圧電圧Ｖαを適宜設定することによ
り、データ出力ＯＵＴＴの“Ｈｉ”の出力によりＩ／Ｏ
端子にはＶＣＣ電圧の“Ｈｉ”の出力を得ることができ
る。
【０００５】
【発明が解決しようとする課題】このように、入出力回
路に昇圧回路を設けたチップでは、電源電圧が低い場合
には前記したように所望の出力電圧を出力することがで
きる反面、電源電圧が高い場合にも昇圧回路が動作され
ると、昇圧レベルが高くなり過ぎてしまい出力用トラン
ジスタのゲートに耐圧以上の電圧が印加され、出力用ト
ランジスタが破壊されてしまうおそれがある。そこで、
従来では、このような出力用トランジスタが破壊される
おそれのある高電圧が印加される状態、例えば、半導体
装置のスクリーニングを行うためのバーンインテスト時
に、ＶＣＣ電圧が高電圧となった状態を検出して前記遅
延回路及びコンデンサを用いた昇圧回路の動作を停止さ
せることで、出力用トランジスタへの過大なゲート電圧
を防止する技術が提案されている。例えば、特開平８−
１５３３９０号公報に記載の技術では、前記したＨｉ出
力用トランジスタと並列に、昇圧回路を有していないＮ
ＭＯＳトランジスタからなる第２のＨｉ出力用トランジ
スタを接続しておき、通常時には前記（第１の）Ｈｉ出
力用トランジスタを選択することで前記した昇圧した出
力を得る一方で、バーンイン時には第２のＨｉ出力用ト
ランジスタを選択することで昇圧が行われない状態での
出力を得ることができ、これにより特にバーンイン時で
のＨｉ出力用トランジスタの破壊を防止している。
路に昇圧回路を設けたチップでは、電源電圧が低い場合
には前記したように所望の出力電圧を出力することがで
きる反面、電源電圧が高い場合にも昇圧回路が動作され
ると、昇圧レベルが高くなり過ぎてしまい出力用トラン
ジスタのゲートに耐圧以上の電圧が印加され、出力用ト
ランジスタが破壊されてしまうおそれがある。そこで、
従来では、このような出力用トランジスタが破壊される
おそれのある高電圧が印加される状態、例えば、半導体
装置のスクリーニングを行うためのバーンインテスト時
に、ＶＣＣ電圧が高電圧となった状態を検出して前記遅
延回路及びコンデンサを用いた昇圧回路の動作を停止さ
せることで、出力用トランジスタへの過大なゲート電圧
を防止する技術が提案されている。例えば、特開平８−
１５３３９０号公報に記載の技術では、前記したＨｉ出
力用トランジスタと並列に、昇圧回路を有していないＮ
ＭＯＳトランジスタからなる第２のＨｉ出力用トランジ
スタを接続しておき、通常時には前記（第１の）Ｈｉ出
力用トランジスタを選択することで前記した昇圧した出
力を得る一方で、バーンイン時には第２のＨｉ出力用ト
ランジスタを選択することで昇圧が行われない状態での
出力を得ることができ、これにより特にバーンイン時で
のＨｉ出力用トランジスタの破壊を防止している。
【０００６】しかしながら、この従来の技術では、電源
電圧が高い時と低い時とで出力用トランジスタを切り替
えて使用するために、図６（ａ）に示した回路に比較す
ると、１つのデータ出力に対して１つのＨｉ出力用トラ
ンジスタを増やすことが必要とされるため、入出力回路
における出力用トランジスタの規模が増大する。特に、
出力用トランジスタは内部回路のＭＯＳトランジスタ
や、前記したインバータや遅延回路等を構成するＭＯＳ
トランジスタに比較してその占有面積が大きいため、デ
ータ出力の数に比例して増加した出力用トランジスタが
入出力回路に占める面積の増大の影響は大きくなり、こ
れがメモリセルを含むＤＲＡＭの全体に影響をおよぼ
し、高集積なＤＲＡＭを構築することが困難になる。ま
た、前記した従来技術では、昇圧回路での昇圧を行う
か、停止するかのいずれかであり、昇圧電圧の中間の電
圧の昇圧を行うことができず、昇圧回路の動作を停止し
たときの出力電圧がいたずらに低すぎてしまうことが生
じることもある。
電圧が高い時と低い時とで出力用トランジスタを切り替
えて使用するために、図６（ａ）に示した回路に比較す
ると、１つのデータ出力に対して１つのＨｉ出力用トラ
ンジスタを増やすことが必要とされるため、入出力回路
における出力用トランジスタの規模が増大する。特に、
出力用トランジスタは内部回路のＭＯＳトランジスタ
や、前記したインバータや遅延回路等を構成するＭＯＳ
トランジスタに比較してその占有面積が大きいため、デ
ータ出力の数に比例して増加した出力用トランジスタが
入出力回路に占める面積の増大の影響は大きくなり、こ
れがメモリセルを含むＤＲＡＭの全体に影響をおよぼ
し、高集積なＤＲＡＭを構築することが困難になる。ま
た、前記した従来技術では、昇圧回路での昇圧を行う
か、停止するかのいずれかであり、昇圧電圧の中間の電
圧の昇圧を行うことができず、昇圧回路の動作を停止し
たときの出力電圧がいたずらに低すぎてしまうことが生
じることもある。
【０００７】本発明の目的は、出力用トランジスタを増
やすことなく、ＶＣＣ電圧が上昇したときの出力用トラ
ンジスタの破壊を防止することを可能にした半導体集積
回路装置を提供することにある。また、本発明の目的
は、高電源電圧時においても適切な出力電圧を確保する
ことができる半導体集積回路装置を提供することにあ
る。
やすことなく、ＶＣＣ電圧が上昇したときの出力用トラ
ンジスタの破壊を防止することを可能にした半導体集積
回路装置を提供することにある。また、本発明の目的
は、高電源電圧時においても適切な出力電圧を確保する
ことができる半導体集積回路装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明は、ゲートに供給
される信号電圧に応じた出力電圧を出力する出力用トラ
ンジスタと、前記信号電圧に昇電圧を重畳して電源電圧
以上の電圧を前記出力用トランジスタのゲートに供給す
る昇圧手段とを備える半導体集積回路装置において、前
記信号電圧の電圧を検出する信号電圧検出手段と、前記
信号電圧が設定電圧よりも高電圧となったときに前記昇
圧手段による昇電圧の重畳を停止させる重畳停止手段
と、前記信号電圧検出手段の出力端に接続され、前記昇
圧手段における昇電圧の重畳が行われた後から次の信号
電圧が入力されるまでの間、前記重畳停止手段による停
止動作を保持するラッチ手段を備える。ここで、昇圧手
段の構成として、複数の昇電圧を生成する手段を設け、
信号電圧が設定電圧よりも高電圧となったときに前記複
数の昇電圧の一部を選択して重畳停止する手段として構
成し、前記ラッチ手段により重畳停止状態を保持する構
成とする。あるいは、異なる複数の昇電圧を生成する手
段を有し、信号電圧が設定電圧よりも高電圧となったと
きに前記複数の昇電圧を高電圧の昇電圧から低電圧の昇
電圧に切り替えて重畳する手段として構成し、前記ラッ
チ手段により切替状態を保持する構成とする。
される信号電圧に応じた出力電圧を出力する出力用トラ
ンジスタと、前記信号電圧に昇電圧を重畳して電源電圧
以上の電圧を前記出力用トランジスタのゲートに供給す
る昇圧手段とを備える半導体集積回路装置において、前
記信号電圧の電圧を検出する信号電圧検出手段と、前記
信号電圧が設定電圧よりも高電圧となったときに前記昇
圧手段による昇電圧の重畳を停止させる重畳停止手段
と、前記信号電圧検出手段の出力端に接続され、前記昇
圧手段における昇電圧の重畳が行われた後から次の信号
電圧が入力されるまでの間、前記重畳停止手段による停
止動作を保持するラッチ手段を備える。ここで、昇圧手
段の構成として、複数の昇電圧を生成する手段を設け、
信号電圧が設定電圧よりも高電圧となったときに前記複
数の昇電圧の一部を選択して重畳停止する手段として構
成し、前記ラッチ手段により重畳停止状態を保持する構
成とする。あるいは、異なる複数の昇電圧を生成する手
段を有し、信号電圧が設定電圧よりも高電圧となったと
きに前記複数の昇電圧を高電圧の昇電圧から低電圧の昇
電圧に切り替えて重畳する手段として構成し、前記ラッ
チ手段により切替状態を保持する構成とする。
【０００９】本発明によれば、信号電圧が設定電圧より
も高電圧となったときに、出力用トランジスタのゲート
に供給する信号電圧に重畳する昇電圧を低電圧とするこ
とで、出力用トランジスタのゲートに供給する電圧の増
加が抑制され、出力用トランジスタの破壊が防止され
る。また、昇圧手段における昇電圧の重畳が行われた後
から次の信号電圧が入力されるまでの間、その昇圧状態
を保持するためのラッチ手段を備えることにより、信号
電圧が変動した場合でも昇圧動作を安定な状態に保持
し、回路装置の安定な動作が実現できる。さらに、出力
用トランジスタの数を増やす必要がなく、出力用トラン
ジスタが入出力回路に占める面積を低減し、メモリセル
を含むＤＲＡＭ等の半導体集積回路装置の高集積化を実
現することが可能となる。さらに、高電源電圧時におい
ても、制御された昇圧動作を実行して適切な出力電圧を
得ることが可能となる。
も高電圧となったときに、出力用トランジスタのゲート
に供給する信号電圧に重畳する昇電圧を低電圧とするこ
とで、出力用トランジスタのゲートに供給する電圧の増
加が抑制され、出力用トランジスタの破壊が防止され
る。また、昇圧手段における昇電圧の重畳が行われた後
から次の信号電圧が入力されるまでの間、その昇圧状態
を保持するためのラッチ手段を備えることにより、信号
電圧が変動した場合でも昇圧動作を安定な状態に保持
し、回路装置の安定な動作が実現できる。さらに、出力
用トランジスタの数を増やす必要がなく、出力用トラン
ジスタが入出力回路に占める面積を低減し、メモリセル
を含むＤＲＡＭ等の半導体集積回路装置の高集積化を実
現することが可能となる。さらに、高電源電圧時におい
ても、制御された昇圧動作を実行して適切な出力電圧を
得ることが可能となる。
【００１０】
【発明の実施の形態】次に、本発明を図面を参照して説
明する。図１（ａ）は本発明の参照例の回路図である。
この参照例では、図７に示したようなチップの入出力回
路として適用されたものであり、この入出力回路の基本
的な構成は図６（ａ）に示した従来構成と共通してお
り、Ｈｉ出力用トランジスタＱ１とＬｏｗ出力用トラン
ジスタＱ２のソース・ドレインが縦続接続されてＶＣＣ
とＧＮＤとの間に接続され、かつ両出力用トランジスタ
Ｑ１，Ｑ２の接続点がＩ／Ｏ端子とされる。また、前記
入出力回路には、図外のメモリセルからのデータ出力Ｏ
ＵＴＴ，ＯＵＴＮが入力されており、データ出力ＯＵＴ
Ｔは昇圧回路１１を介して前記Ｈｉ出力用トランジスタ
Ｑ１のゲートに、データ出力ＯＵＴＮは２つのインバー
タＩＶ１，ＩＶ２を介して前記Ｌｏｗ出力用トランジス
タのゲートに接続されている。前記昇圧回路１１は、前
記データ出力ＯＵＴＴの入力端に接続されたインバータ
ＩＶ３の出力側を２つの経路に分岐し、一方の経路には
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１
で構成されるインバータＩＶ４、及びＮＭＯＳトランジ
スタＮ２を介挿し、他方の経路にはインバータＩＶ５、
遅延回路ＤＬ１、インバータＩＶ６，ＩＶ７、及びポン
ピングコンデンサＣ１を介挿し、それぞれを前記Ｈｉ出
力用トランジスタＱ１のゲートに接続している。また、
前記ＮＭＯＳトランジスタＮ２のゲートと前記インバー
タＩＶ６，ＩＶ７の接続点との間に、ゲートをＶＣＣに
接続したＮＭＯＳトランジスタＮ３のソース・ドレイン
が接続されている。
明する。図１（ａ）は本発明の参照例の回路図である。
この参照例では、図７に示したようなチップの入出力回
路として適用されたものであり、この入出力回路の基本
的な構成は図６（ａ）に示した従来構成と共通してお
り、Ｈｉ出力用トランジスタＱ１とＬｏｗ出力用トラン
ジスタＱ２のソース・ドレインが縦続接続されてＶＣＣ
とＧＮＤとの間に接続され、かつ両出力用トランジスタ
Ｑ１，Ｑ２の接続点がＩ／Ｏ端子とされる。また、前記
入出力回路には、図外のメモリセルからのデータ出力Ｏ
ＵＴＴ，ＯＵＴＮが入力されており、データ出力ＯＵＴ
Ｔは昇圧回路１１を介して前記Ｈｉ出力用トランジスタ
Ｑ１のゲートに、データ出力ＯＵＴＮは２つのインバー
タＩＶ１，ＩＶ２を介して前記Ｌｏｗ出力用トランジス
タのゲートに接続されている。前記昇圧回路１１は、前
記データ出力ＯＵＴＴの入力端に接続されたインバータ
ＩＶ３の出力側を２つの経路に分岐し、一方の経路には
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１
で構成されるインバータＩＶ４、及びＮＭＯＳトランジ
スタＮ２を介挿し、他方の経路にはインバータＩＶ５、
遅延回路ＤＬ１、インバータＩＶ６，ＩＶ７、及びポン
ピングコンデンサＣ１を介挿し、それぞれを前記Ｈｉ出
力用トランジスタＱ１のゲートに接続している。また、
前記ＮＭＯＳトランジスタＮ２のゲートと前記インバー
タＩＶ６，ＩＶ７の接続点との間に、ゲートをＶＣＣに
接続したＮＭＯＳトランジスタＮ３のソース・ドレイン
が接続されている。
【００１１】前記インバータＩＶ４は、ＰＭＯＳトラン
ジスタＰ１とＮＭＯＳトランジスタＮ１のゲートとソー
スをそれぞれ相補接続したインバータ回路として構成さ
れており、ＮＭＯＳトランジスタＮ１のドレインはＧＮ
Ｄに接続される。また、ＰＭＯＳトランジスタＰ１のド
レインには、第２のＰＭＯＳトランジスタＰ２とＮＭＯ
ＳトランジスタＮ４の各ソースが接続されている。前記
ＮＭＯＳトランジスタＮ４はゲート及びドレインがＶＣ
Ｃに接続され、前記第２のＰＭＯＳトランジスタＰ２は
ドレインがＶＣＣに接続され、ゲートには電圧検出回路
２１が接続され、高電源電圧時に前記電圧検出回路２１
から出力されるＢＩＭＤ信号が入力されるように構成さ
れる。なお、ここでは前記各ＮＭＯＳトランジスタＮ１
〜Ｎ４は同一規格で構成されており、各トランジスタの
Ｖｔは等しいものとする。
ジスタＰ１とＮＭＯＳトランジスタＮ１のゲートとソー
スをそれぞれ相補接続したインバータ回路として構成さ
れており、ＮＭＯＳトランジスタＮ１のドレインはＧＮ
Ｄに接続される。また、ＰＭＯＳトランジスタＰ１のド
レインには、第２のＰＭＯＳトランジスタＰ２とＮＭＯ
ＳトランジスタＮ４の各ソースが接続されている。前記
ＮＭＯＳトランジスタＮ４はゲート及びドレインがＶＣ
Ｃに接続され、前記第２のＰＭＯＳトランジスタＰ２は
ドレインがＶＣＣに接続され、ゲートには電圧検出回路
２１が接続され、高電源電圧時に前記電圧検出回路２１
から出力されるＢＩＭＤ信号が入力されるように構成さ
れる。なお、ここでは前記各ＮＭＯＳトランジスタＮ１
〜Ｎ４は同一規格で構成されており、各トランジスタの
Ｖｔは等しいものとする。
【００１２】前記電圧検出回路２１はオペアンプで構成
される比較器ＣＭ１と、この比較器ＣＭ１の反転入力端
にＶＣＣを分圧した電圧を入力する分圧抵抗Ｒ１，Ｒ２
と、前記比較器ＣＭ１の非反転入力端に基準電圧ＶＲＥ
Ｆを入力する基準電圧源とで構成される。ここで、前記
基準電圧源の基準電圧ＶＲＥＦは、ＶＣＣを分圧抵抗Ｒ
１，Ｒ２で分圧した電圧Ｖｄ〔Ｖｄ＝ＶＣＣ・Ｒ２／
（Ｒ１＋Ｒ２）〕よりも若干高い電圧（ＶＲＥＦ＞Ｖ
ｄ）に設定される。したがって、低電圧動作時には、前
記比較器ＣＭ１からは“Ｌｏｗ”が出力されるため、第
２のＰＭＯＳトランジスタＰ２はオン状態であり、高電
圧動作時に高電圧ＶＣＣが印加されたときに、前記比較
器ＣＭ１から“Ｈｉ”が出力され、前記第２のＰＭＯＳ
トランジスタＰ２はオフ状態となる。
される比較器ＣＭ１と、この比較器ＣＭ１の反転入力端
にＶＣＣを分圧した電圧を入力する分圧抵抗Ｒ１，Ｒ２
と、前記比較器ＣＭ１の非反転入力端に基準電圧ＶＲＥ
Ｆを入力する基準電圧源とで構成される。ここで、前記
基準電圧源の基準電圧ＶＲＥＦは、ＶＣＣを分圧抵抗Ｒ
１，Ｒ２で分圧した電圧Ｖｄ〔Ｖｄ＝ＶＣＣ・Ｒ２／
（Ｒ１＋Ｒ２）〕よりも若干高い電圧（ＶＲＥＦ＞Ｖ
ｄ）に設定される。したがって、低電圧動作時には、前
記比較器ＣＭ１からは“Ｌｏｗ”が出力されるため、第
２のＰＭＯＳトランジスタＰ２はオン状態であり、高電
圧動作時に高電圧ＶＣＣが印加されたときに、前記比較
器ＣＭ１から“Ｈｉ”が出力され、前記第２のＰＭＯＳ
トランジスタＰ２はオフ状態となる。
【００１３】この参照例の入出力回路では、通常動作、
すなわちＶＣＣが通常電圧のときには、図１（ｂ）に動
作波形図を示すように、比較器ＣＭ１に入力される分圧
電圧Ｖｄは基準電圧ＶＲＥＦよりも低電圧であるため、
電圧検出回路２１の出力ＢＩＭＤは“Ｌｏｗ”となる。
このため、第２のＰＭＯＳトランジスタＰ２はオンであ
る。したがって、インバータＩＶ４を構成するＰＭＯＳ
トランジスタＰ１のドレインにはＶＣＣが印加されてい
る。したがって、この状態でデータ出力ＯＵＴＴが“Ｈ
ｉ”となると、図６に示した従来の入出力回路の場合と
同様にＢ点及びＣ点はＶＣＣとなり、昇圧回路１１によ
ってＩ／Ｏ端子にＶＣＣレベルが出力される。また、デ
ータ出力ＯＵＴＮが“Ｌｏｗ”となった場合についても
同様である。
すなわちＶＣＣが通常電圧のときには、図１（ｂ）に動
作波形図を示すように、比較器ＣＭ１に入力される分圧
電圧Ｖｄは基準電圧ＶＲＥＦよりも低電圧であるため、
電圧検出回路２１の出力ＢＩＭＤは“Ｌｏｗ”となる。
このため、第２のＰＭＯＳトランジスタＰ２はオンであ
る。したがって、インバータＩＶ４を構成するＰＭＯＳ
トランジスタＰ１のドレインにはＶＣＣが印加されてい
る。したがって、この状態でデータ出力ＯＵＴＴが“Ｈ
ｉ”となると、図６に示した従来の入出力回路の場合と
同様にＢ点及びＣ点はＶＣＣとなり、昇圧回路１１によ
ってＩ／Ｏ端子にＶＣＣレベルが出力される。また、デ
ータ出力ＯＵＴＮが“Ｌｏｗ”となった場合についても
同様である。
【００１４】一方、ＶＣＣが高電圧になると、電圧検出
回路２１の分圧電圧Ｖｄが基準電圧ＶＲＥＦよりも高電
圧となるため、出力ＢＩＭＤは“Ｈｉ”となる。このた
め、第２のＰＭＯＳトランジスタＰ２はオフとなり、イ
ンバータＩＶ４のＰＭＯＳトランジスタＰ１のドレイン
には、ＮＭＯＳトランジスタＮ４を通してＶＣＣからＮ
ＭＯＳトランジスタＮ４のＶｔだけ低い電圧（ＶＣＣ−
Ｖｔ）が印加されることになる。このため、図１（ｃ）
の動作波形図のように、データ出力ＯＵＴＴが“Ｈｉ”
になったときに、インバータＩＶ４の出力のＢ点はＶＣ
Ｃ−Ｖｔの電位となり、Ｃ点はＶＣＣ−Ｖｔの電位とな
る。このため、遅延回路ＤＬ１によってＧ点が遅延され
て“Ｈｉ”になったときに、Ｃ点の電位がポンピングコ
ンデンサＣ１により電圧Ｖαだけ押し上げられたとして
も、Ｃ点の電位は通常動作よりＶｔ分低いレベルにな
る。これにより、高電源電圧時においても、Ｃ点の電位
は図６の従来に比較してＶｔだけ低圧状態となり、Ｈｉ
出力用トランジスタＱ１の破壊を防止することが可能と
なる。
回路２１の分圧電圧Ｖｄが基準電圧ＶＲＥＦよりも高電
圧となるため、出力ＢＩＭＤは“Ｈｉ”となる。このた
め、第２のＰＭＯＳトランジスタＰ２はオフとなり、イ
ンバータＩＶ４のＰＭＯＳトランジスタＰ１のドレイン
には、ＮＭＯＳトランジスタＮ４を通してＶＣＣからＮ
ＭＯＳトランジスタＮ４のＶｔだけ低い電圧（ＶＣＣ−
Ｖｔ）が印加されることになる。このため、図１（ｃ）
の動作波形図のように、データ出力ＯＵＴＴが“Ｈｉ”
になったときに、インバータＩＶ４の出力のＢ点はＶＣ
Ｃ−Ｖｔの電位となり、Ｃ点はＶＣＣ−Ｖｔの電位とな
る。このため、遅延回路ＤＬ１によってＧ点が遅延され
て“Ｈｉ”になったときに、Ｃ点の電位がポンピングコ
ンデンサＣ１により電圧Ｖαだけ押し上げられたとして
も、Ｃ点の電位は通常動作よりＶｔ分低いレベルにな
る。これにより、高電源電圧時においても、Ｃ点の電位
は図６の従来に比較してＶｔだけ低圧状態となり、Ｈｉ
出力用トランジスタＱ１の破壊を防止することが可能と
なる。
【００１５】図２（ａ）は本発明の第１の実施形態の回
路図である。この第１の実施形態では、高電源電圧時に
ポンピングコンデンサでのポンピングを停止するように
構成したものであり、その構成の一部には、前記した従
来構成、及び参照例と共通する部分を含んでいる。すな
わち、入出力回路には、Ｈｉ出力用トランジスタＱ１と
Ｌｏｗ出力用トランジスタＱ２のソース・ドレインが縦
続接続されてＶＣＣとＧＮＤとの間に接続され、かつ両
出力用トランジスタＱ１，Ｑ２の接続点がＩ／Ｏ端子と
される。また、前記入出力回路には、図外のメモリセル
からのデータ出力ＯＵＴＴ，ＯＵＴＮが入力されてお
り、データ出力ＯＵＴＴは昇圧回路１２を介して前記Ｈ
ｉ出力用トランジスタＱ１のゲートに、データ出力ＯＵ
ＴＮは２つのインバータＩＶ１，ＩＶ２を介して前記Ｌ
ｏｗ出力用トランジスタＱ２のゲートに接続されてい
る。前記昇圧回路１２は、前記データ出力ＯＵＴＴの入
力端に接続されたインバータＩＶ３の出力側を２つの経
路に分岐し、一方の経路にはＰＭＯＳトランジスタＰ１
とＮＭＯＳトランジスタＮ１で構成されるインバータＩ
Ｖ４、ＮＭＯＳトランジスタＮ２を介挿している。ま
た、他方の経路にはインバータＩＶ５、遅延回路ＤＬ
１、２入力ナンドゲートＮＡ１、インバータＩＶ７、及
びポンピングコンデンサＣ１を介挿し、それぞれを前記
Ｈｉ出力用トランジスタＱ１のゲートに接続している。
また、前記ＮＭＯＳトランジスタＮ２のゲートと前記ナ
ンドゲートＮＡ１とインバータＩＶ７の接続点との間
に、ゲートをＶＣＣに接続したＮＭＯＳトランジスタＮ
３のソース・ドレインが接続されている。
路図である。この第１の実施形態では、高電源電圧時に
ポンピングコンデンサでのポンピングを停止するように
構成したものであり、その構成の一部には、前記した従
来構成、及び参照例と共通する部分を含んでいる。すな
わち、入出力回路には、Ｈｉ出力用トランジスタＱ１と
Ｌｏｗ出力用トランジスタＱ２のソース・ドレインが縦
続接続されてＶＣＣとＧＮＤとの間に接続され、かつ両
出力用トランジスタＱ１，Ｑ２の接続点がＩ／Ｏ端子と
される。また、前記入出力回路には、図外のメモリセル
からのデータ出力ＯＵＴＴ，ＯＵＴＮが入力されてお
り、データ出力ＯＵＴＴは昇圧回路１２を介して前記Ｈ
ｉ出力用トランジスタＱ１のゲートに、データ出力ＯＵ
ＴＮは２つのインバータＩＶ１，ＩＶ２を介して前記Ｌ
ｏｗ出力用トランジスタＱ２のゲートに接続されてい
る。前記昇圧回路１２は、前記データ出力ＯＵＴＴの入
力端に接続されたインバータＩＶ３の出力側を２つの経
路に分岐し、一方の経路にはＰＭＯＳトランジスタＰ１
とＮＭＯＳトランジスタＮ１で構成されるインバータＩ
Ｖ４、ＮＭＯＳトランジスタＮ２を介挿している。ま
た、他方の経路にはインバータＩＶ５、遅延回路ＤＬ
１、２入力ナンドゲートＮＡ１、インバータＩＶ７、及
びポンピングコンデンサＣ１を介挿し、それぞれを前記
Ｈｉ出力用トランジスタＱ１のゲートに接続している。
また、前記ＮＭＯＳトランジスタＮ２のゲートと前記ナ
ンドゲートＮＡ１とインバータＩＶ７の接続点との間
に、ゲートをＶＣＣに接続したＮＭＯＳトランジスタＮ
３のソース・ドレインが接続されている。
【００１６】前記２入力ナンドゲートＮＡ１は、一方の
入力端には前記遅延回路ＤＬ１の出力が入力されるが、
他方の入力端には、電圧検出回路２１の出力がインバー
タＩＶ８を介して入力される構成となっている。前記電
圧検出回路２０は、第１の実施形態と同一の構成であ
り、オペアンプで構成される比較器ＣＭ１と、この比較
器ＣＭ１の反転入力端にＶＣＣを分圧した電圧を入力す
る分圧抵抗Ｒ１，Ｒ２と、前記比較器ＣＭ１の非反転入
力端に基準電圧ＶＲＥＦを入力する基準電圧源とで構成
される。そして、通常動作時には、前記比較器ＣＭ１か
らは出力ＢＩＭＤとして“Ｌｏｗ”が出力されるため、
２入力ナンドゲートＮＡ１には“Ｈｉ”が入力され、遅
延回路ＤＬ１からの出力が２入力ナンドゲートＮＡ１を
通過する。また、高電源電圧時に高電圧ＶＣＣが印加さ
れたときに、前記比較器ＣＭ１から出力ＢＩＭＤとして
“Ｈｉ”が出力されるため、インバータＩＶ８により２
入力ナンドゲートＮＡ１には“Ｌｏｗ”が入力され、遅
延回路ＤＬ１からの出力を無効とし、２入力ナンドゲー
トＮＡ１の出力を“Ｈｉ”に保持することになる。
入力端には前記遅延回路ＤＬ１の出力が入力されるが、
他方の入力端には、電圧検出回路２１の出力がインバー
タＩＶ８を介して入力される構成となっている。前記電
圧検出回路２０は、第１の実施形態と同一の構成であ
り、オペアンプで構成される比較器ＣＭ１と、この比較
器ＣＭ１の反転入力端にＶＣＣを分圧した電圧を入力す
る分圧抵抗Ｒ１，Ｒ２と、前記比較器ＣＭ１の非反転入
力端に基準電圧ＶＲＥＦを入力する基準電圧源とで構成
される。そして、通常動作時には、前記比較器ＣＭ１か
らは出力ＢＩＭＤとして“Ｌｏｗ”が出力されるため、
２入力ナンドゲートＮＡ１には“Ｈｉ”が入力され、遅
延回路ＤＬ１からの出力が２入力ナンドゲートＮＡ１を
通過する。また、高電源電圧時に高電圧ＶＣＣが印加さ
れたときに、前記比較器ＣＭ１から出力ＢＩＭＤとして
“Ｈｉ”が出力されるため、インバータＩＶ８により２
入力ナンドゲートＮＡ１には“Ｌｏｗ”が入力され、遅
延回路ＤＬ１からの出力を無効とし、２入力ナンドゲー
トＮＡ１の出力を“Ｈｉ”に保持することになる。
【００１７】この第１の実施形態の入出力回路では、Ｖ
ＣＣが低電源電圧のときの動作は、図２（ｂ）に示す動
作波形となり、従来の場合と同じである。すなわち、デ
ータ出力ＯＵＴＴが“Ｌｏｗ”から“Ｈｉ”になると、
インバータＩＶ３によりＡ点は“Ｌｏｗ”となり、Ｂ点
及びＤ点はそれぞれ“Ｈｉ”となる。特に、Ｂ点はイン
バータＩＶ４のＰＭＯＳトランジスタＰ１を通してＶＣ
Ｃレベルとなる。このとき、遅延回路ＤＬ１によりＤ点
のＨｉレベルはＥ点に達していないため、Ｅ点は“Ｌｏ
ｗ”、Ｆ点は“Ｈｉ”となり、ＮＭＯＳトランジスタＮ
３によりＮＭＯＳトランジスタＮ２はオン状態であり、
Ｃ点はＮＭＯＳトランジスタＮ２を通して“Ｈｉ”とな
り、ＶＣＣよりもＮＭＯＳトランジスタＮ２のＶｔだけ
低い電圧となる。また、このときＧ点は“Ｌｏｗ”とな
る。そして、Ｄ点の“Ｈｉ”が遅延回路ＤＬ１により設
定時間だけ遅れてＥ点に伝達され、２入力ナンドゲート
ＮＡ１に入力される。このとき、ＶＣＣが通常電圧であ
るため、比較器ＣＭ１に入力される分圧電圧Ｖｄは基準
電圧ＶＲＥＦよりも低電圧であり、電圧検出回路２０の
出力ＢＩＭＤは“Ｌｏｗ”となり、２入力ナンドゲート
ＮＡ１には“Ｈｉ”が入力される。したがって、前記Ｅ
点の“Ｈｉ”は２入力ナンドゲートＮＡ１を通過し、こ
れによりＦ点は“Ｌｏｗ“となり、Ｇ点は“Ｈｉ”とな
る。Ｆ点が“Ｌｏｗ”になると、ＮＭＯＳトランジスタ
Ｎ２はオフとなり、Ｃ点が切り離される。また、同時に
Ｇ点が“Ｈｉ”になるため、ポンピングコンデンサＣ１
に充電された電圧ＶαだけＣ点はＧ点よりも押し上げら
れる。これにより、Ｈｉ出力用トランジスタＱ１がオン
され、Ｉ／Ｏ端子には、“Ｈｉ”レベルとしてＶＣＣレ
ベルが出力されることになる。
ＣＣが低電源電圧のときの動作は、図２（ｂ）に示す動
作波形となり、従来の場合と同じである。すなわち、デ
ータ出力ＯＵＴＴが“Ｌｏｗ”から“Ｈｉ”になると、
インバータＩＶ３によりＡ点は“Ｌｏｗ”となり、Ｂ点
及びＤ点はそれぞれ“Ｈｉ”となる。特に、Ｂ点はイン
バータＩＶ４のＰＭＯＳトランジスタＰ１を通してＶＣ
Ｃレベルとなる。このとき、遅延回路ＤＬ１によりＤ点
のＨｉレベルはＥ点に達していないため、Ｅ点は“Ｌｏ
ｗ”、Ｆ点は“Ｈｉ”となり、ＮＭＯＳトランジスタＮ
３によりＮＭＯＳトランジスタＮ２はオン状態であり、
Ｃ点はＮＭＯＳトランジスタＮ２を通して“Ｈｉ”とな
り、ＶＣＣよりもＮＭＯＳトランジスタＮ２のＶｔだけ
低い電圧となる。また、このときＧ点は“Ｌｏｗ”とな
る。そして、Ｄ点の“Ｈｉ”が遅延回路ＤＬ１により設
定時間だけ遅れてＥ点に伝達され、２入力ナンドゲート
ＮＡ１に入力される。このとき、ＶＣＣが通常電圧であ
るため、比較器ＣＭ１に入力される分圧電圧Ｖｄは基準
電圧ＶＲＥＦよりも低電圧であり、電圧検出回路２０の
出力ＢＩＭＤは“Ｌｏｗ”となり、２入力ナンドゲート
ＮＡ１には“Ｈｉ”が入力される。したがって、前記Ｅ
点の“Ｈｉ”は２入力ナンドゲートＮＡ１を通過し、こ
れによりＦ点は“Ｌｏｗ“となり、Ｇ点は“Ｈｉ”とな
る。Ｆ点が“Ｌｏｗ”になると、ＮＭＯＳトランジスタ
Ｎ２はオフとなり、Ｃ点が切り離される。また、同時に
Ｇ点が“Ｈｉ”になるため、ポンピングコンデンサＣ１
に充電された電圧ＶαだけＣ点はＧ点よりも押し上げら
れる。これにより、Ｈｉ出力用トランジスタＱ１がオン
され、Ｉ／Ｏ端子には、“Ｈｉ”レベルとしてＶＣＣレ
ベルが出力されることになる。
【００１８】一方、ＶＣＣが高電圧になると、図２
（ｃ）に示す動作波形となり、電圧検出回路２１の分圧
電圧Ｖｄが基準電圧ＶＲＥＦよりも高電圧となり、出力
ＢＩＭＤは“Ｈｉ”となる。このため、インバータＩＶ
８を通した２入力ナンドゲートＮＡ１の入力は“Ｌｏ
ｗ”となる。このため、遅延して伝達されたＥ点の“Ｈ
ｉ”は２入力ナンドゲートＮＡ１を通過されず、Ｆ点は
“Ｈｉ”に保持され、Ｇ点は“Ｌｏｗ”に保持される。
このため、ポンピングコンデンサＣ１によるＣ点の電位
の押し上げが生じることがなく、Ｃ点はＶＣＣの電位に
保たれ、これにより、高電源電圧時においても、Ｃ点の
電位は通常動作時よりも低電圧に保持され、Ｈｉ出力用
トランジスタＱ１の破壊を防止することが可能となる。
（ｃ）に示す動作波形となり、電圧検出回路２１の分圧
電圧Ｖｄが基準電圧ＶＲＥＦよりも高電圧となり、出力
ＢＩＭＤは“Ｈｉ”となる。このため、インバータＩＶ
８を通した２入力ナンドゲートＮＡ１の入力は“Ｌｏ
ｗ”となる。このため、遅延して伝達されたＥ点の“Ｈ
ｉ”は２入力ナンドゲートＮＡ１を通過されず、Ｆ点は
“Ｈｉ”に保持され、Ｇ点は“Ｌｏｗ”に保持される。
このため、ポンピングコンデンサＣ１によるＣ点の電位
の押し上げが生じることがなく、Ｃ点はＶＣＣの電位に
保たれ、これにより、高電源電圧時においても、Ｃ点の
電位は通常動作時よりも低電圧に保持され、Ｈｉ出力用
トランジスタＱ１の破壊を防止することが可能となる。
【００１９】図３（ａ）は本発明の第２の実施形態の回
路図である。この第２の実施形態では、第１及び第２の
２つのポンピングコンデンサＣ１１，Ｃ１２を設け、こ
れらを同時に又は一方のみを動作させるように構成した
ものである。この第２の実施形態の構成において、第１
の実施形態と等価な部分には同一符号を付してある。こ
の第２の実施形態では、昇圧回路１３のＧ点とＣ点との
間に、これまでのポンピングコンデンサＣ１と同様な第
１のボンピングコンデンサＣ１１を接続している。ま
た、電圧検出回路２０の出力ＢＩＭＤと、遅延回路ＤＬ
１の出力側のインバータＩＶ６の出力を２入力ナンドゲ
ートＮＡ２に入力し、この２入力ナンドゲートＮＡ２の
出力端とＣ点との間に第２のポンピングコンデンサＣ１
２を接続している。ここで、前記第１のポンピングコン
デンサＣ１１と第２のポンピングコンデンサＣ１２の各
容量を加算した値が、前記第１及び第２の各実施形態の
ポンピングコンデンサＣ１の容量と同程度となるように
設定しており、ここでは前記各ポンピングコンデンサＣ
１１，Ｃ１２の容量を第１の実施形態のポンピングコン
デンサＣ１の１／２に設定している。
路図である。この第２の実施形態では、第１及び第２の
２つのポンピングコンデンサＣ１１，Ｃ１２を設け、こ
れらを同時に又は一方のみを動作させるように構成した
ものである。この第２の実施形態の構成において、第１
の実施形態と等価な部分には同一符号を付してある。こ
の第２の実施形態では、昇圧回路１３のＧ点とＣ点との
間に、これまでのポンピングコンデンサＣ１と同様な第
１のボンピングコンデンサＣ１１を接続している。ま
た、電圧検出回路２０の出力ＢＩＭＤと、遅延回路ＤＬ
１の出力側のインバータＩＶ６の出力を２入力ナンドゲ
ートＮＡ２に入力し、この２入力ナンドゲートＮＡ２の
出力端とＣ点との間に第２のポンピングコンデンサＣ１
２を接続している。ここで、前記第１のポンピングコン
デンサＣ１１と第２のポンピングコンデンサＣ１２の各
容量を加算した値が、前記第１及び第２の各実施形態の
ポンピングコンデンサＣ１の容量と同程度となるように
設定しており、ここでは前記各ポンピングコンデンサＣ
１１，Ｃ１２の容量を第１の実施形態のポンピングコン
デンサＣ１の１／２に設定している。
【００２０】この第２の実施形態の入出力回路では、Ｖ
ＣＣが低電圧のときには、図３（ｂ）動作波形図のよう
に、データ出力ＯＵＴＴが“Ｌｏｗ”から“Ｈｉ”にな
ると、インバータＩＶ３によりＡ点は“Ｌｏｗ”とな
り、インバータＩＶ４，ＩＶ５によりＢ点及びＤ点はそ
れぞれ“Ｈｉ”となる。特に、Ｂ点はインバータＩＶ４
のＰＭＯＳトランジスタＰ１を通してＶＣＣレベルとな
る。このとき、遅延回路ＤＬ１によりＤ点のＨｉレベル
はＥ点に達していないため、Ｅ点は“Ｌｏｗ”、Ｆ点は
“Ｈｉ”となり、ＮＭＯＳトランジスタＮ３によりＮＭ
ＯＳトランジスタＮ２はオン状態であり、Ｃ点はＮＭＯ
ＳトランジスタＮ２を通して“Ｈｉ”となり、ＶＣＣレ
ベルの電圧となる。また、このときＧ点は“Ｌｏｗ”で
ある。さらに、このとき電圧検出回路２１の出力ＢＩＭ
Ｄは“Ｌｏｗ”であり、Ｉ点は“Ｈｉ”であるため、Ｆ
点のＨｉ”によってＪ点は“Ｌｏｗ”となる。そして、
Ｄ点の“Ｈｉ”が遅延回路ＤＬ１により設定時間だけ遅
れてＥ点に伝達され、さらにＦ点、Ｇ点に伝達され、Ｇ
点は“Ｈｉ”となる。これにより、第１のポンピングコ
ンデンサＣ１１に充電された電圧だけＣ点はＧ点よりも
押し上げられる。また、これと同時にＦ点の“Ｌｏｗ
“によりＪ点が“Ｈｉ”となるため、第２のポンピング
コンデンサＣ１２によってＣ点が押しあげられる。この
とき前記第１及び第２のポンピングコンデンサＣ１１，
Ｃ１２の合計の容量による充電電圧をＶαに設定してお
けば、Ｈｉ出力用トランジスタＱ１がオンされたとき
に、Ｉ／Ｏ端子には、“Ｈｉ”レベルとしてＶＣＣレベ
ルの電圧が出力されることになる。
ＣＣが低電圧のときには、図３（ｂ）動作波形図のよう
に、データ出力ＯＵＴＴが“Ｌｏｗ”から“Ｈｉ”にな
ると、インバータＩＶ３によりＡ点は“Ｌｏｗ”とな
り、インバータＩＶ４，ＩＶ５によりＢ点及びＤ点はそ
れぞれ“Ｈｉ”となる。特に、Ｂ点はインバータＩＶ４
のＰＭＯＳトランジスタＰ１を通してＶＣＣレベルとな
る。このとき、遅延回路ＤＬ１によりＤ点のＨｉレベル
はＥ点に達していないため、Ｅ点は“Ｌｏｗ”、Ｆ点は
“Ｈｉ”となり、ＮＭＯＳトランジスタＮ３によりＮＭ
ＯＳトランジスタＮ２はオン状態であり、Ｃ点はＮＭＯ
ＳトランジスタＮ２を通して“Ｈｉ”となり、ＶＣＣレ
ベルの電圧となる。また、このときＧ点は“Ｌｏｗ”で
ある。さらに、このとき電圧検出回路２１の出力ＢＩＭ
Ｄは“Ｌｏｗ”であり、Ｉ点は“Ｈｉ”であるため、Ｆ
点のＨｉ”によってＪ点は“Ｌｏｗ”となる。そして、
Ｄ点の“Ｈｉ”が遅延回路ＤＬ１により設定時間だけ遅
れてＥ点に伝達され、さらにＦ点、Ｇ点に伝達され、Ｇ
点は“Ｈｉ”となる。これにより、第１のポンピングコ
ンデンサＣ１１に充電された電圧だけＣ点はＧ点よりも
押し上げられる。また、これと同時にＦ点の“Ｌｏｗ
“によりＪ点が“Ｈｉ”となるため、第２のポンピング
コンデンサＣ１２によってＣ点が押しあげられる。この
とき前記第１及び第２のポンピングコンデンサＣ１１，
Ｃ１２の合計の容量による充電電圧をＶαに設定してお
けば、Ｈｉ出力用トランジスタＱ１がオンされたとき
に、Ｉ／Ｏ端子には、“Ｈｉ”レベルとしてＶＣＣレベ
ルの電圧が出力されることになる。
【００２１】一方、ＶＣＣが高電圧になると、図３
（ｃ）の動作波形図のように、電圧検出回路２１の分圧
電圧Ｖｄが基準電圧ＶＲＥＦよりも高電圧となり、出力
ＢＩＭＤは“Ｈｉ”となる。このため、インバータＩＶ
８を通したＩ点は“Ｌｏｗ”となり、結果としてＪ点は
常時“Ｈｉ”となっている。したがって、遅延回路ＤＬ
１からの出力によりＦ点が“Ｌｏｗ”となり、Ｇ点が
“Ｈｉ”となって第１のポンピングコンデンサＣ１１に
よってＣ点の電圧を押し上げることがあっても、第２の
ポンピングコンデンサＣ１２によるＣ点の電圧の押し上
げが生じることはなく、Ｃ点の電位の押し上げは少なく
なり、ＶＣＣが低電圧のときよりもＣ点の電位は低電圧
に保持され、Ｈｉ出力用トランジスタＱ１の破壊を防止
することが可能となる。
（ｃ）の動作波形図のように、電圧検出回路２１の分圧
電圧Ｖｄが基準電圧ＶＲＥＦよりも高電圧となり、出力
ＢＩＭＤは“Ｈｉ”となる。このため、インバータＩＶ
８を通したＩ点は“Ｌｏｗ”となり、結果としてＪ点は
常時“Ｈｉ”となっている。したがって、遅延回路ＤＬ
１からの出力によりＦ点が“Ｌｏｗ”となり、Ｇ点が
“Ｈｉ”となって第１のポンピングコンデンサＣ１１に
よってＣ点の電圧を押し上げることがあっても、第２の
ポンピングコンデンサＣ１２によるＣ点の電圧の押し上
げが生じることはなく、Ｃ点の電位の押し上げは少なく
なり、ＶＣＣが低電圧のときよりもＣ点の電位は低電圧
に保持され、Ｈｉ出力用トランジスタＱ１の破壊を防止
することが可能となる。
【００２２】図４（ａ）は本発明の第３の実施形態の回
路図である。この第３の実施形態では、第１及び第２の
２つのポンピングコンデンサＣ２１，Ｃ２２を設けてい
る点では第２の実施形態と同じであるが、ここでは各ポ
ンピングコンデンサＣ２１，Ｃ２２を低電圧時と高電圧
時とで選択して動作させるように構成したものである。
この第３の実施形態の構成において、第２の実施形態と
等価な部分には同一符号を付してある。この第３の実施
形態では、昇圧回路１４には、電圧検出回路２１の出力
ＢＩＭＤをインバータＩＶ８を通した出力と、遅延回路
ＤＬ１の出力側のインバータの出力を第１の２入力ナン
ドゲートＮＡ３に入力し、この第１の２入力ナンドゲー
トＮＡ３の出力端とＣ点との間に第１のポンピングコン
デンサＣ２１を接続している。また、前記電圧検出回路
２１の出力ＢＩＭＤの出力と、前記遅延回路ＤＬ１の出
力側のインバータＩＶ６の出力を第２の２入力ナンドゲ
ートＮＡ４に入力し、この第２の２入力ナンドゲートＮ
Ａ４の出力端とＣ点との間に第２のポンピングコンデン
サＣ２２を接続している。ここで、前記第１のポンピン
グコンデンサＣ２１の容量は、前記第１の実施形態のポ
ンピングコンデンサＣ１の容量と同程度とし、前記第２
のポンピングコンデンサＣ２２の容量は第１のポンピン
グコンデンサＣ２１の容量よりも小さくしている。ここ
では第２のポンピングコンデンサＣ２２の容量を第１の
ポンピングコンデンサＣ２１の１／２に設定している。
路図である。この第３の実施形態では、第１及び第２の
２つのポンピングコンデンサＣ２１，Ｃ２２を設けてい
る点では第２の実施形態と同じであるが、ここでは各ポ
ンピングコンデンサＣ２１，Ｃ２２を低電圧時と高電圧
時とで選択して動作させるように構成したものである。
この第３の実施形態の構成において、第２の実施形態と
等価な部分には同一符号を付してある。この第３の実施
形態では、昇圧回路１４には、電圧検出回路２１の出力
ＢＩＭＤをインバータＩＶ８を通した出力と、遅延回路
ＤＬ１の出力側のインバータの出力を第１の２入力ナン
ドゲートＮＡ３に入力し、この第１の２入力ナンドゲー
トＮＡ３の出力端とＣ点との間に第１のポンピングコン
デンサＣ２１を接続している。また、前記電圧検出回路
２１の出力ＢＩＭＤの出力と、前記遅延回路ＤＬ１の出
力側のインバータＩＶ６の出力を第２の２入力ナンドゲ
ートＮＡ４に入力し、この第２の２入力ナンドゲートＮ
Ａ４の出力端とＣ点との間に第２のポンピングコンデン
サＣ２２を接続している。ここで、前記第１のポンピン
グコンデンサＣ２１の容量は、前記第１の実施形態のポ
ンピングコンデンサＣ１の容量と同程度とし、前記第２
のポンピングコンデンサＣ２２の容量は第１のポンピン
グコンデンサＣ２１の容量よりも小さくしている。ここ
では第２のポンピングコンデンサＣ２２の容量を第１の
ポンピングコンデンサＣ２１の１／２に設定している。
【００２３】この第３の実施形態の入出力回路では、Ｖ
ＣＣが低電圧のときには、図４（ｂ）の動作波形図のよ
うに、データ出力ＯＵＴＴが“Ｌｏｗ”から“Ｈｉ”に
なると、インバータＩＶ３によりＡ点は“Ｌｏｗ”とな
り、インバータＩＶ４，ＩＶ５によりＢ点及びＤ点はそ
れぞれ“Ｈｉ”となる。特に、Ｂ点はインバータＩＶ４
のＰＭＯＳトランジスタＰ１を通してＶＣＣレベルとな
る。このとき、遅延回路ＤＬ１によりＤ点のＨｉレベル
はＥ点に達していないため、Ｅ点は“Ｌｏｗ”、Ｆ点は
“Ｈｉ”となり、ＮＭＯＳトランジスタＮ３によりＮＭ
ＯＳトランジスタＮ２はオン状態であり、Ｃ点はＮＭＯ
ＳトランジスタＮ２を通して“Ｈｉ”となり、ＶＣＣレ
ベルとなる。また、このとき電圧検出回路２０の出力Ｂ
ＩＭＤが“Ｌｏｗ”であるため、Ｊ点は“Ｈｉ”とな
り、Ｇ点は“Ｌｏｗ”となる。また、これと同時にＩ点
は“Ｌｏｗ”であるため、Ｄ点は“Ｈｉ”となってい
る。そして、Ｄ点の“Ｈｉ”が遅延回路ＤＬ１により設
定時間だけ遅れてＥ点に伝達され、さらにＦ点、Ｇ点に
伝達され、Ｇ点は“Ｈｉ”となる。これにより、第１の
ポンピングコンデンサＣ２１によりＣ点は押し上げら
れ、Ｉ／Ｏ端子には“Ｈｉ”レベルとしてＶＣＣレベル
が出力されることになる。
ＣＣが低電圧のときには、図４（ｂ）の動作波形図のよ
うに、データ出力ＯＵＴＴが“Ｌｏｗ”から“Ｈｉ”に
なると、インバータＩＶ３によりＡ点は“Ｌｏｗ”とな
り、インバータＩＶ４，ＩＶ５によりＢ点及びＤ点はそ
れぞれ“Ｈｉ”となる。特に、Ｂ点はインバータＩＶ４
のＰＭＯＳトランジスタＰ１を通してＶＣＣレベルとな
る。このとき、遅延回路ＤＬ１によりＤ点のＨｉレベル
はＥ点に達していないため、Ｅ点は“Ｌｏｗ”、Ｆ点は
“Ｈｉ”となり、ＮＭＯＳトランジスタＮ３によりＮＭ
ＯＳトランジスタＮ２はオン状態であり、Ｃ点はＮＭＯ
ＳトランジスタＮ２を通して“Ｈｉ”となり、ＶＣＣレ
ベルとなる。また、このとき電圧検出回路２０の出力Ｂ
ＩＭＤが“Ｌｏｗ”であるため、Ｊ点は“Ｈｉ”とな
り、Ｇ点は“Ｌｏｗ”となる。また、これと同時にＩ点
は“Ｌｏｗ”であるため、Ｄ点は“Ｈｉ”となってい
る。そして、Ｄ点の“Ｈｉ”が遅延回路ＤＬ１により設
定時間だけ遅れてＥ点に伝達され、さらにＦ点、Ｇ点に
伝達され、Ｇ点は“Ｈｉ”となる。これにより、第１の
ポンピングコンデンサＣ２１によりＣ点は押し上げら
れ、Ｉ／Ｏ端子には“Ｈｉ”レベルとしてＶＣＣレベル
が出力されることになる。
【００２４】一方、ＶＣＣが高電圧になると、図４
（ｃ）の動作波形図のように、電圧検出回路２１の分圧
電圧Ｖｄが基準電圧ＶＲＥＦよりも高電圧となり、出力
ＢＩＭＤは“Ｈｉ”となる。このため、Ｊ点は“Ｌｏ
ｗ”となり、Ｇ点はＦ点の状態に関わらず常時“Ｈｉ”
となるため、第１のポンピングコンデンサＣ２１による
Ｃ点の昇圧は行われない。また、Ｉ点は“Ｈｉ”であ
り、Ｋ点はＦ点の状態によって可変であるため、遅延回
路ＤＬ１からの出力によりＫ点が“Ｈｉ”に切り替わ
り、第２のポンピングコンデンサＣ２２によってＣ点が
昇圧される。この第２のポンピングコンデンサＣ２２の
容量は第１のポンピングコンデンサＣ２１よりも小容量
の１／２に設定されているため、このときのＣ点の電圧
の押し上げは少なくなり、ＶＣＣが低電圧のときよりも
Ｃ点の電位は低電圧に保持され、Ｈｉ出力用トランジス
タＱ１の破壊を防止することが可能となる。
（ｃ）の動作波形図のように、電圧検出回路２１の分圧
電圧Ｖｄが基準電圧ＶＲＥＦよりも高電圧となり、出力
ＢＩＭＤは“Ｈｉ”となる。このため、Ｊ点は“Ｌｏ
ｗ”となり、Ｇ点はＦ点の状態に関わらず常時“Ｈｉ”
となるため、第１のポンピングコンデンサＣ２１による
Ｃ点の昇圧は行われない。また、Ｉ点は“Ｈｉ”であ
り、Ｋ点はＦ点の状態によって可変であるため、遅延回
路ＤＬ１からの出力によりＫ点が“Ｈｉ”に切り替わ
り、第２のポンピングコンデンサＣ２２によってＣ点が
昇圧される。この第２のポンピングコンデンサＣ２２の
容量は第１のポンピングコンデンサＣ２１よりも小容量
の１／２に設定されているため、このときのＣ点の電圧
の押し上げは少なくなり、ＶＣＣが低電圧のときよりも
Ｃ点の電位は低電圧に保持され、Ｈｉ出力用トランジス
タＱ１の破壊を防止することが可能となる。
【００２５】図５（ａ）は本発明の第４の実施形態の回
路図であり、この実施形態では前記第１の実施形態にお
ける電圧検出回路２１の構成を相違させたものである。
なお、第１の実施形態と等価な部分には同一符号を付し
てある。この第４の実施形態では、電圧検出回路２２と
して、比較器ＣＭ１、分圧抵抗Ｒ１，Ｒ２、基準電圧Ｖ
ＲＥＦを備える点では共通しているが、検出する電圧と
してＶＣＣの代わりにＢ点の電圧を検出し、Ｂ点が設定
電圧よりも高電圧となったときに比較器ＣＭ１から出力
ＢＩＭＤとして“Ｈｉ”をＪ点に出力するように構成し
ている。なお、ここでは、基準電圧ＶＲＥＦの値、又は
分圧抵抗Ｒ１，Ｒ２の値は前記Ｂ点の電位に応じて適宜
に設定される。また、この実施形態の昇圧回路１５で
は、前記比較器ＣＭ１の出力端にＰＭＯＳトランジスタ
Ｐ３とＮＭＯＳトランジスタＮ５を並列接続したトラン
スファゲートＴＧ１と、互いに逆方向に接続した一対の
インバータＩＶ９，ＩＶ１０で構成されるラッチ回路Ｌ
Ｔ１とを直列に接続している。そして、前記トランスフ
ァゲートのＰＭＯＳトランジスタとＮＭＯＳトランジス
タには、データ出力ＯＵＴＴ，ＯＵＴＮの出力タイミン
グ間隔よりも短いが前記遅延回路ＤＬ１の設定時間より
も充分に長い遅延時間に設定された第２の遅延回路ＤＬ
２を通して前記データ出力ＯＵＴＴとインバータＩＶ１
１による反転出力をそれぞれ前記トランスファゲートＴ
Ｇ１に供給してオン、オフ制御するように構成してい
る。
路図であり、この実施形態では前記第１の実施形態にお
ける電圧検出回路２１の構成を相違させたものである。
なお、第１の実施形態と等価な部分には同一符号を付し
てある。この第４の実施形態では、電圧検出回路２２と
して、比較器ＣＭ１、分圧抵抗Ｒ１，Ｒ２、基準電圧Ｖ
ＲＥＦを備える点では共通しているが、検出する電圧と
してＶＣＣの代わりにＢ点の電圧を検出し、Ｂ点が設定
電圧よりも高電圧となったときに比較器ＣＭ１から出力
ＢＩＭＤとして“Ｈｉ”をＪ点に出力するように構成し
ている。なお、ここでは、基準電圧ＶＲＥＦの値、又は
分圧抵抗Ｒ１，Ｒ２の値は前記Ｂ点の電位に応じて適宜
に設定される。また、この実施形態の昇圧回路１５で
は、前記比較器ＣＭ１の出力端にＰＭＯＳトランジスタ
Ｐ３とＮＭＯＳトランジスタＮ５を並列接続したトラン
スファゲートＴＧ１と、互いに逆方向に接続した一対の
インバータＩＶ９，ＩＶ１０で構成されるラッチ回路Ｌ
Ｔ１とを直列に接続している。そして、前記トランスフ
ァゲートのＰＭＯＳトランジスタとＮＭＯＳトランジス
タには、データ出力ＯＵＴＴ，ＯＵＴＮの出力タイミン
グ間隔よりも短いが前記遅延回路ＤＬ１の設定時間より
も充分に長い遅延時間に設定された第２の遅延回路ＤＬ
２を通して前記データ出力ＯＵＴＴとインバータＩＶ１
１による反転出力をそれぞれ前記トランスファゲートＴ
Ｇ１に供給してオン、オフ制御するように構成してい
る。
【００２６】この第４の実施形態では、図５（ｂ）の動
作波形図のように、低電源電圧時にＫ点は“Ｌｏｗ”、
Ｌ点は“Ｈｉ”となっておりトランスファゲートＴＧ１
は開いた状態となっている。これにより、Ｂ点の電位を
分圧した電位Ｖｄが基準電圧ＶＲＥＦと比較され、Ｂ点
の電位が設定電圧よりも低い場合には、比較器ＣＭ１の
出力のＪ点は“Ｌｏｗ”であり、この状態がＴＧ１を介
してＭ点に伝わり、Ｎ点は“Ｈｉ”となって２入力ＮＡ
ＮＤゲートＮＡ１に入力される。このとき、遅延回路Ｄ
Ｌ１によりＥ点は“Ｌｏｗ”であるため、２入力ナンド
ゲートＮＡ１の出力のＦ点は“Ｈｉ”であり、Ｇ点は
“Ｌｏｗ”となる。そして、遅延回路ＤＬ１の遅延時間
の経過後にＥ点は“Ｈｉ”となり、Ｇ点は“Ｈｉ”とな
り、ポンピングコンデンサＣ１によりＣ点のポンピング
動作が行われ、Ｉ／Ｏ端子に“Ｈｉ”が出力される。な
お、第２の遅延回路ＤＬ２の設定時間が経過するとトラ
ンスファゲートＴＧ１はオフとなってＭ点、Ｎ点のレベ
ルをラッチ回路ＬＴ１によってラッチし、データ出力中
にＧ点が変化してポンピングコンデンサが動作し、出力
データに影響を及ぼしたり、発振したりするのを防ぎ、
前記した出力電圧が安定に保たれる。
作波形図のように、低電源電圧時にＫ点は“Ｌｏｗ”、
Ｌ点は“Ｈｉ”となっておりトランスファゲートＴＧ１
は開いた状態となっている。これにより、Ｂ点の電位を
分圧した電位Ｖｄが基準電圧ＶＲＥＦと比較され、Ｂ点
の電位が設定電圧よりも低い場合には、比較器ＣＭ１の
出力のＪ点は“Ｌｏｗ”であり、この状態がＴＧ１を介
してＭ点に伝わり、Ｎ点は“Ｈｉ”となって２入力ＮＡ
ＮＤゲートＮＡ１に入力される。このとき、遅延回路Ｄ
Ｌ１によりＥ点は“Ｌｏｗ”であるため、２入力ナンド
ゲートＮＡ１の出力のＦ点は“Ｈｉ”であり、Ｇ点は
“Ｌｏｗ”となる。そして、遅延回路ＤＬ１の遅延時間
の経過後にＥ点は“Ｈｉ”となり、Ｇ点は“Ｈｉ”とな
り、ポンピングコンデンサＣ１によりＣ点のポンピング
動作が行われ、Ｉ／Ｏ端子に“Ｈｉ”が出力される。な
お、第２の遅延回路ＤＬ２の設定時間が経過するとトラ
ンスファゲートＴＧ１はオフとなってＭ点、Ｎ点のレベ
ルをラッチ回路ＬＴ１によってラッチし、データ出力中
にＧ点が変化してポンピングコンデンサが動作し、出力
データに影響を及ぼしたり、発振したりするのを防ぎ、
前記した出力電圧が安定に保たれる。
【００２７】一方、Ｂ点の電位が設定電位よりも高電位
となると、図５（ｃ）の動作波形図のように、比較器Ｃ
Ｍ１の出力のＪ点が“Ｈｉ”となる。このとき、前記し
たようにトランスファゲートＴＧ１はオンであり、Ｊ点
の“Ｈｉ”はラッチ回路ＬＴ１により反転されたラッチ
され、Ｎ点は“Ｌｏｗ”となる。このため、遅延回路Ｄ
Ｌ１の設定時間後にＥ点が“Ｈｉ”になったときにも、
２入力ナンドゲートＮＡ１の出力のＦ点は“Ｈｉ”のま
まであり、Ｇ点が“Ｈｉ”になることはなく、Ｃ点のポ
ンピング動作が行われることはない。この場合にも、第
２の遅延回路ＤＬ２の設定時間が経過した後はトランス
ファゲートＴＧ１がオフされるため、ラッチ回路ＬＴ１
でラッチされたレベルが変動して出力電圧が変動される
ことはない。
となると、図５（ｃ）の動作波形図のように、比較器Ｃ
Ｍ１の出力のＪ点が“Ｈｉ”となる。このとき、前記し
たようにトランスファゲートＴＧ１はオンであり、Ｊ点
の“Ｈｉ”はラッチ回路ＬＴ１により反転されたラッチ
され、Ｎ点は“Ｌｏｗ”となる。このため、遅延回路Ｄ
Ｌ１の設定時間後にＥ点が“Ｈｉ”になったときにも、
２入力ナンドゲートＮＡ１の出力のＦ点は“Ｈｉ”のま
まであり、Ｇ点が“Ｈｉ”になることはなく、Ｃ点のポ
ンピング動作が行われることはない。この場合にも、第
２の遅延回路ＤＬ２の設定時間が経過した後はトランス
ファゲートＴＧ１がオフされるため、ラッチ回路ＬＴ１
でラッチされたレベルが変動して出力電圧が変動される
ことはない。
【００２８】このように第４の実施形態では、高電源電
圧状態を検出するためにＢ点の電位を検出しているの
で、Ｂ点の電位が設定電圧以下の場合でも、Ｃ点がポン
ピング動作によって昇圧されたときにＢ点の電位が設定
電圧を越え、これにより以降のポンピング動作が停止さ
れてＣ点の電位が降下され、この動作が繰り返される結
果として発振が生じてしまうおそれがある。しかしなが
ら、比較器ＣＭ１の出力に第２の遅延回路ＤＬ２によっ
てオン・オフ制御されるトランスファゲートＴＧ１とラ
ッチ回路ＬＴ１を設け、第２の遅延回路ＤＬ２による遅
延時間が経過した後はラッチ回路ＬＴ１により比較器Ｃ
Ｍ１の出力をラッチすることで、ポンピング動作に必要
な時間を確保する一方で第２の遅延回路ＤＬ２によって
設定された時間を経過した後のＣ点及びＢ点の電位の変
動が要因とされる前記した発振の発生を未然に防止する
ことが可能となり、安定した動作が確保できる。
圧状態を検出するためにＢ点の電位を検出しているの
で、Ｂ点の電位が設定電圧以下の場合でも、Ｃ点がポン
ピング動作によって昇圧されたときにＢ点の電位が設定
電圧を越え、これにより以降のポンピング動作が停止さ
れてＣ点の電位が降下され、この動作が繰り返される結
果として発振が生じてしまうおそれがある。しかしなが
ら、比較器ＣＭ１の出力に第２の遅延回路ＤＬ２によっ
てオン・オフ制御されるトランスファゲートＴＧ１とラ
ッチ回路ＬＴ１を設け、第２の遅延回路ＤＬ２による遅
延時間が経過した後はラッチ回路ＬＴ１により比較器Ｃ
Ｍ１の出力をラッチすることで、ポンピング動作に必要
な時間を確保する一方で第２の遅延回路ＤＬ２によって
設定された時間を経過した後のＣ点及びＢ点の電位の変
動が要因とされる前記した発振の発生を未然に防止する
ことが可能となり、安定した動作が確保できる。
【００２９】ここで、前記各実施形態は本発明の一部の
構成例を示したものであり、例えば、参照例の構成を第
１の実施形態以降の実施形態と組み合わせることも可能
である。また、第４の実施形態における電圧検出回路の
構成を第２または第３の実施形態に適用することも可能
である。
構成例を示したものであり、例えば、参照例の構成を第
１の実施形態以降の実施形態と組み合わせることも可能
である。また、第４の実施形態における電圧検出回路の
構成を第２または第３の実施形態に適用することも可能
である。
【００３０】
【発明の効果】以上説明したように本発明は、ゲートに
供給される信号電圧に応じて出力端子に電圧を出力する
出力用トランジスタと、前記信号電圧に昇電圧を重畳し
て電源電圧以上の電圧を前記出力用トランジスタのゲー
トに供給する昇圧手段とを備える半導体集積回路装置
に、電源電圧が高電圧となったときに、出力用トランジ
スタのゲートに供給する信号電圧に重畳する昇電圧を低
電圧とする手段を備えているので、電源電圧の高電圧に
伴う出力用トランジスタのゲートに供給する電圧の増加
が抑制され、出力用トランジスタの破壊が防止される。
また、信号電圧検出回路で検出した信号電圧に基づい
て、昇圧手段における昇電圧の重畳が行われた後から次
の信号電圧が入力されるまでの間、その昇圧状態を保持
するためのラッチ手段を備えているので、信号電圧が変
動した場合でも昇圧動作を安定な状態に保持し、回路装
置の安定な動作が実現できる。さらに、出力用トランジ
スタの数を増やす必要がなく、出力用トランジスタが入
出力回路に占める面積を低減し、メモリセルを含むＤＲ
ＡＭ等の半導体集積回路装置の高集積化を実現すること
ができる。
供給される信号電圧に応じて出力端子に電圧を出力する
出力用トランジスタと、前記信号電圧に昇電圧を重畳し
て電源電圧以上の電圧を前記出力用トランジスタのゲー
トに供給する昇圧手段とを備える半導体集積回路装置
に、電源電圧が高電圧となったときに、出力用トランジ
スタのゲートに供給する信号電圧に重畳する昇電圧を低
電圧とする手段を備えているので、電源電圧の高電圧に
伴う出力用トランジスタのゲートに供給する電圧の増加
が抑制され、出力用トランジスタの破壊が防止される。
また、信号電圧検出回路で検出した信号電圧に基づい
て、昇圧手段における昇電圧の重畳が行われた後から次
の信号電圧が入力されるまでの間、その昇圧状態を保持
するためのラッチ手段を備えているので、信号電圧が変
動した場合でも昇圧動作を安定な状態に保持し、回路装
置の安定な動作が実現できる。さらに、出力用トランジ
スタの数を増やす必要がなく、出力用トランジスタが入
出力回路に占める面積を低減し、メモリセルを含むＤＲ
ＡＭ等の半導体集積回路装置の高集積化を実現すること
ができる。
【図１】本発明にかかる参照例の回路図とその動作波形
図である。
図である。
【図２】本発明の第１の実施形態の回路図とその動作波
形図である。
形図である。
【図３】本発明の第２の実施形態の回路図とその動作波
形図である。
形図である。
【図４】本発明の第３の実施形態の回路図とその動作波
形図である。
形図である。
【図５】本発明の第４の実施形態の回路図とその動作波
形図である。
形図である。
【図６】従来の入出力回路の回路図とその動作波形図で
ある。
ある。
【図７】入出力回路における昇圧動作を説明するための
チップの一部の平面構成図である。
チップの一部の平面構成図である。
１ チップ ２ 内部回路 ３ 入出力回路 ４ 電源（ＶＣＣ）パッド ５ 入出力パッド（Ｉ／Ｏ端子） １０〜１５ 昇圧回路 ２０〜２２ 電圧検出回路 Ｑ１ Ｈｉ出力用トランジスタ Ｑ２ Ｌｏｗ出力用トランジスタ Ｃ１，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２ ポンピングコ
ンデンサ ＤＬ１，ＤＬ２ 遅延回路 ＩＶ１〜ＩＶ１１ インバータ ＮＡ１〜ＮＡ４ ２入力ナンドゲート ＣＭ１ 比較器 Ｒ１，Ｒ２ 分圧抵抗 ＶＣＣ 電源電圧 ＧＮＤ 接地電圧 ＢＩＭＤ 電圧検出出力 ＶＲＥＦ 基準電圧
ンデンサ ＤＬ１，ＤＬ２ 遅延回路 ＩＶ１〜ＩＶ１１ インバータ ＮＡ１〜ＮＡ４ ２入力ナンドゲート ＣＭ１ 比較器 Ｒ１，Ｒ２ 分圧抵抗 ＶＣＣ 電源電圧 ＧＮＤ 接地電圧 ＢＩＭＤ 電圧検出出力 ＶＲＥＦ 基準電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−204847（ＪＰ，Ａ) 特開 平３−212020（ＪＰ，Ａ) 特開 平９−245476（ＪＰ，Ａ) 特開 平７−235181（ＪＰ，Ａ) 特開 平７−297706（ＪＰ，Ａ) 特開 平６−224719（ＪＰ，Ａ) 特開 平６−20472（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/4197 G11C 29/00 H03K 19/0175 - 19/0185 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (5)
- 【請求項１】 ゲートに供給される信号電圧に応じた出
力電圧を出力する出力用トランジスタと、前記信号電圧
に昇電圧を重畳して電源電圧以上の電圧を前記出力用ト
ランジスタのゲートに供給する昇圧手段とを備える半導
体集積回路装置において、前記信号電圧の電圧を検出す
る信号電圧検出手段と、前記信号電圧が設定電圧よりも
高電圧となったときに前記昇圧手段による昇電圧の重畳
を停止させる重畳停止手段と、前記信号電圧検出手段の
出力端に接続され、前記昇圧手段における昇電圧の重畳
が行われた後から次の信号電圧が入力されるまでの間、
前記重畳停止手段による停止動作を保持するラッチ手段
を備えることを特徴とする半導体集積回路装置。 - 【請求項２】 ゲートに供給される信号電圧に応じた出
力電圧を出力する出力用トランジスタと、前記信号電圧
に昇電圧を重畳して電源電圧以上の電圧を前記出力用ト
ランジスタのゲートに供給する昇圧手段とを備える半導
体集積回路装置において、前記昇圧手段はそれぞれの電
圧を加算したときに前記昇電圧となる複数の昇電圧を生
成する手段を有し、前記信号電圧の電圧を検出する信号
電圧検出手段と、前記信号電圧が設定電圧よりも高電圧
となったときに前記複数の昇電圧の一部を選択して重畳
を停止する重畳停止手段と、前記信号電圧検出手段の出
力端に接続され、前記昇圧手段における昇電圧の重畳が
行われた後から次の信号電圧が入力されるまでの間、前
記重畳停止手段による停止動作を保持するラッチ手段を
備えることを特徴とする半導体集積回路装置。 - 【請求項３】 ゲートに供給される信号電圧に応じた出
力電圧を出力する出力用トランジスタと、前記信号電圧
に昇電圧を重畳して電源電圧以上の電圧を前記出力用ト
ランジスタのゲートに供給する昇圧手段とを備える半導
体集積回路装置において、前記昇圧手段は異なる複数の
昇電圧を生成する手段を有し、前記信号電圧の電圧を検
出する信号電圧検出手段と、前記信号電圧が設定電圧よ
りも高電圧となったときに前記複数の昇電圧を高電圧の
昇電圧から低電圧の昇電圧に切り替える切替手段と、前
記信号電圧検出手段の出力端に接続され、前記昇圧手段
における昇電圧の切替が行われた後から次の信号電圧が
入力されるまでの間、前記切替手段での切替動作を保持
するラッチ手段を備えることを特徴とする半導体集積回
路装置。 - 【請求項４】 前記昇圧手段は、前記出力用トランジス
タのゲートに一端が接続された１以上のポンピングコン
デンサと、前記ポンピングコンデンサの他端に前記信号
電圧を遅延して供給する第１の遅延回路とを備え、前記
ポンピングコンデンサの他端に前記信号電圧が供給され
るまでの間に前記ポンピングコンデンサを充電し、前記
信号電圧が供給された時点で前記ポンピングコンデンサ
に充電された電圧分を前記信号電圧に重畳して前記ポン
ピングコンデンサの一端を昇圧する構成である請求項１
ないし３のいずれかに記載の半導体集積回路装置。 - 【請求項５】 前記ラッチ手段には、前記信号電圧の出
力タイミングよりも短いが前記第１の遅延回路の遅延時
間よりも長い遅延時間に設定され、前記信号電圧検出手
段の検出値を遅延して当該ラッチ手段でのラッチ動作を
行わせる第２の遅延回路を備えることを特徴とする請求
項４に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16475398A JP3277885B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16475398A JP3277885B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003591A JP2000003591A (ja) | 2000-01-07 |
| JP3277885B2 true JP3277885B2 (ja) | 2002-04-22 |
Family
ID=15799275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16475398A Expired - Fee Related JP3277885B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277885B2 (ja) |
-
1998
- 1998-06-12 JP JP16475398A patent/JP3277885B2/ja not_active Expired - Fee Related
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| JP2000003591A (ja) | 2000-01-07 |
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