JP2005509241A - 低電圧不揮発性メモリの検査中にプログラミングの速度を上げるためのデュアルモード高電圧電源 - Google Patents

Abstract

内部高電圧スイッチ（３０）を通して接続された外部高電圧（Ｖ_PP）を用いたデュアルモード高電圧電源回路は、不揮発性メモリ回路（４６）のメモリブロックが、内部高電圧チャージポンプ（２０）からの第１のモードでプログラムされるか、または内部高電圧チャージポンプと並列に接続された外部高電圧電源からの第２のモードでプログラムされるかを決定する。デュアルモード高電圧電源回路が、内部チャージポンプ（２０）の高電圧（Ｖ_m）のみを用いて第１のモードで動作しているときに、それは低電力、低速モードで動作し、一度に１または２ビットしかプログラムしないが、ダイ上のチャージポンプ領域を狭くすることができる。外部電源高電圧が利用可能な第２のモードで動作しているときには、８ビット以上を同時に書込むことができ、内部チャージポンプの大きさを増大させる必要なく高速プログラミングモードが可能になるため、ダイ領域を増大させるのに必要となる追加の空間およびコストが排除される。

Description

技術分野
本発明は、一般的に不揮発性メモリ集積回路装置に関し、より特定的にはこのような装置のプログラミングの速度の増加に関する。

背景技術
不揮発性メモリ素子は、半導体集積回路業界において、マイクロプロセッサ等の論理システムで使用され、メモリボードまたは固体素子のハードディスク等の記憶要素を生成するために使用されている。従来の不揮発性またはフラッシュメモリ素子は、典型的に複数のメモリセクタで構成された複数のメモリセルを含む。各々のメモリセクタ内で、メモリセルは、複数の行および複数の列を含むアレイで配置される。複数のワード線は、メモリセルのそれぞれの行に結合され、複数のビット線はメモリセルのそれぞれの列に結合される。各々のメモリセルは、１ビットを記憶することができる。従来の不揮発性メモリの動作中に、その不揮発性メモリが従来の組込みプログラムモードであれば、メモリセルは、高電圧電源からメモリセルが接続されたそれぞれのビット線を通してメモリセルのドレインに電流を与えることによって、プログラムされる。

２．７Ｖでまたはそれ未満で動作される、低電圧のおよび非常に低電圧のフラッシュ不揮発性メモリの出現によって、オンチップ電圧マルチプライヤチャージポンプが占めるダイ領域は、非常に大きくなる。このようにチャージポンプの大きさが増大する理由は、以下で説明される。

ｎ段のチャージポンプの開路電圧Ｖ_MOは、ほぼ公式（１）によって示される。

Ｖ_MO＝ｎ（Ｖ_DD−Ｖ_TH） （１）
ここでｎ＝段の数
Ｖ_DD＝電源電圧
Ｖ_TH＝チャージポンプチェーンにおけるＮＭＯＳトランジスタの平均しきい値電圧
である。

図４を参照して、これまでの技術のチャージポンプ２０が示されている。内部チャージポンプ２０は、入力端子２２で低電圧電源Ｖ_DDを受け、出力端子２４でプログラミング電圧Ｖ_Mを生じる。複数のダイオード接続ＮＭＯＳトランジスタ２１５は、入力端子２２および出力端子２４の間で直列に接続される。各々のダイオードトランジスタ２１５の間にあるのがノード２３０である。クロック信号ＣＬＫは、クロック入力２８に与えられ、インバータ２２３によって反転されて、反転されたクロック信号

をもたらす。反転されたクロック信号２２１は、第２のインバータ２２５によって再び反転されて、クロック信号２１２をもたらす。コンデンサ２１９は、各々のノード２３０お
よびクロック信号２１２，２２１のうちの１つの間で接続される。交流ノード（Ｎ１，Ｎ３，Ｎ５）は、コンデンサ２１９のうちの１つを通してクロック信号線２１２に接続され、一方で他のノード（Ｎ２，Ｎ４，Ｎ６）は、コンデンサ２１９を通して、反転されたクロック信号線２２１に接続される。

図４において、内部ノード２３０は、Ｎ_ｋ，ｋ＝１，２．．．６と分類される。ノードＮ_kの平均電圧は、

という典型的な値をもたらす。図５を参照して、チャージポンプの開路電圧Ｖ_MO５１５が、電源電圧Ｖ_DD５１９に対して描かれている。負荷の下で、Ｖ_Mは近似動作を有する。

図５のグラフ５２５から、電流能力５１５は、Ｖ_DD５１９の値がより低くなると急激に減少することがわかる。

さらに、プログラミングセル電流（フラッシュホットエレクトロン注入機構）を

Ｃ＝１００ｐＦおよびＴ＝１００ｎｓとし、かつ上記で想定された他の数値を有する方程式（８）を用いると、以下の結果が得られる。

表１は、第２の列において、第１の列に示された電源電圧Ｖ_DD'のさまざまな値に基づいて、容量が１００ｐＦであるときに一度でプログラムすることのできるビット数を示している。表１の第３の列は、第１の列の各々の電源電圧Ｖ_DD値につき、プログラミング速度が一度に８ビットと固定されたときの、対応する容量値を示している。

以下の結果は表１から見てとることができる。Ｖ_DD＝３Ｖでは、Ｃ＝１００ｐＦで、一度に２ビットのみを書込むことができるか、またはＣ＝３２０ｐＦで、一度に８ビットを書込むことができる。比較のために、Ｖ_DD＝４．５Ｖでは、Ｃ＝１００ｐＦで、一度に１０ビットを書込むことができるか、またはＣ＝８０ｐＦで、一度に８ビットを書込むことができる。したがって、一度に８ビットを書込むことができ、かつ内部電圧をＶ_DD＝４．５ＶからＶ_DD＝３Ｖに減じるためには、チャージポンプコンデンサの面積を、

ほど増大させなければならず、これは非常に大きいものである。

先行技術において、フラッシュ不揮発性メモリのプログラミングの速度を上げるための試みがなされてきた。ジャバニファード（Javanifard）等に付与された米国特許第５，６６３，９１８号では、内部電源を有する集積回路が開示され、この集積回路は、集積回路の残りの回路に電圧を与えるために、外部供給電圧または内部電源のいずれかを選択するための回路を含んでいる。この集積回路は、外部電圧レベルを検出するための電圧検出器回路と、検出された外部電圧に応答して、外部供給電圧または内部電源のいずれかを選択するための制御回路とを含む。この特許では、外部電源および内部チャージポンプから駆動された動作供給電圧の相互排他的な使用について記載されている。さらに、調整方法は、電圧制御オシレータによるチャージポンプの周波数の制御に基づいている。

ルーフパーバー（Roohparvar）に付与された米国特許第６，０１４，３３２号では、プログラミングのために利用可能な電力を測定することによって、いくつのメモリセルを単一の書込動作でプログラムすることができるかを決定する回路を含んだフラッシュメモリが開示されている。

本発明の目的は、フラッシュメモリが低電圧電源で動作されるときに、チャージポンプの大きさを増大させることなく、フラッシュ不揮発性メモリのプログラミングの速度を上げるためのデュアルモード電源を提供することである。

本発明のさらに他の目的は、低電圧電源Ｖ_DDから駆動された内部チャージポンプのみを用いてプログラムする第１のモードと、より大量のメモリセルを同時にプログラムするために、外部高電圧電源と連動した内部チャージポンプを用いてプログラムする第２のモードとを有する、デュアルモード高電圧電源を提供することである。

発明の概要
上記の目的は、外部高電圧スイッチを有するデュアルモード高電圧電源回路によって達成され、この回路は、不揮発性メモリ回路のメモリブロックが、内部チャージポンプによって生成された内部高電圧によってプログラムされるか、または内部チャージポンプの高電圧と連動した外部電源高電圧よってプログラムされるかを決定する。デュアルモード電源回路が、ダイ領域を小さく保つためにその内部チャージポンプの高電圧のみで動作しているときに、１または２ビットのみが同時にプログラムされる。これが第１の動作モードである。しかしながら、外部電源高電圧が利用可能であるときに、８ビット以上を同時に書込むことができると、処理能力は４倍以上速くなる。これが第２の動作モードである。低速のプログラミングモードから高速のプログラミングモードへの切換は、コマンドで命じることができるか、または外部電圧の検知に基づいて、フラッシュメモリ自体で自動的に実行することができる。

デュアルモード電源回路は、内部チャージポンプを与える定周波数クロックをつけたり消したりすることによって、さらに、高速のプログラミングモードにおいて、外部電圧ス
イッチをつけたり消したりすることによって、プログラミング電圧を調整する手段としてのヒステリシスコンパレータの使用を含む（第２の電圧は外部にあるが、その配電を制御するスイッチは内部にある）。ヒステリシスコンパレータによって確立されたこのフィードバックループによって、内部チャージポンプからのプログラミング電圧を、外部電源と一致させることができる。というのも、このプログラミング電圧値は、不揮発性メモリセルの（データ保存およびセル耐久性の双方の）全体的な性能にとって非常に重要であるからである。

発明を実施するためのベストモード
図１を参照して、本発明のデュアルモード高電圧電源回路１５が示されている。内部チャージポンプ２０は、入力端子２２で正常な電源の低電圧Ｖ_DDを受ける。チャージポンプ２０は、クロック端子２８でタイミング信号ＣＨＰ−ＣＬＫを受ける。接地端子２６は信号用接地に接続される。内部チャージポンプは、出力端子２４でプログラミング電圧Ｖ_Mを生じる。タンクコンデンサ４４は、プログラミング電圧出力２４および信号用接地の間で接続される。プログラミング電圧Ｖ_Mは、コモンノード２９に与えられて、次に複数のメモリブロック４６をプログラムするのに用いられる。各々のメモリブロック４６は、プログラミング電圧Ｖ_Mを受ける入力端子４５を有するメモリブロックスイッチ４４、およびプログラミング制御信号を受けるプログラミング制御端子４２に接続される。

電源回路１５のタイミングは、クロック信号７２を生じるオンチップオシレータ７０から生成される。クロック信号７２は、出力５２を生じるフリップフロップ回路５０のクロック端子５８に与えられる。フリップフロップ５０の出力５２およびクロック信号７２は、ＡＮＤゲート８０に入力され、ＡＮＤゲート８０の出力が、チャージポンプ２０のためのＣＨＰ−ＣＬＫクロックタイミング信号となる。

デュアルモード高電圧電源回路１５はまた、分周器およびヒステリシス電圧コンパレータ回路６０を含む。ヒステリシス電圧コンパレータ回路６０は、基準端子６２で基準電圧Ｖ_refを受け、また入力端子６６でプログラミング電圧Ｖ_Mを受ける。ヒステリシス電圧コンパレータ回路６０の出力は、イネーブル出力６４で生成されたアナログイネーブル信号ＥＮ_Oである。アナログイネーブル信号ＥＮ_Oは、フリップフロップ５０へのデータ入力として与えられる。

外部電圧スイッチ３０は、プログラミングが、低い電圧電源Ｖ_DDのみを用いて１または２ビットのみが同時にプログラムされる、通常のより低速のプログラミングモードで行なわれるのか、またはプログラミングが、高電圧電源Ｖ_PPを低電圧電源Ｖ_DD'と連結して用いて８ビット以上が一度にプログラムされる、より高速のプログラミングモードで行なわれるのかを決定する。外部電圧スイッチ３０は、入力端子３８で高電圧Ｖ_PPを受け、またイネーブル端子３３で第１のイネーブル信号ＥＮを受ける。第１のイネーブル信号ＥＮは、フリップフロップ回路５０の出力から得られる。第２のイネーブル端子３６で、外部電圧スイッチは、高速プログラムイネーブル信号ＦＡＳＴ−ＰＥＮを受け、これを用いてスイッチ３０を起動させるまたは停止させる。接地端子３７は信号用接地に接続される。スイッチ３０はまた、低電圧電源Ｖ_DDを受けるための端子３５を有する。外部電圧スイッチ３０は、コモンノード２９でチャージポンプの出力２４と合流する出力端子３９のプログラミング電圧を生じる。

内部チャージポンプ２０は、図４を参照して記載された技術の先行技術状態のチャージポンプを用いて実現することができるか、または当該技術で既知の何らかの均等手段によって実現することができる。同様に、ヒステリシス電圧コンパレータ回路６０は、結果として生じるプログラム電圧が内部電圧値に調整される限り、いかなる既知のヒステリシス
電圧コンパレータ回路を用いても実現することができる。ヒステリシス電圧コンパレータ回路６０の所望の結果は、調整器がオンであるときに、一定の内部負荷線であり、プログラミング電圧を外部電源と一致させることができる。ＡＮＤゲート８０は、完全なクロックサイクルを与えるために、内部チャージポンプ２０を供給するクロックをゲートで制御する役割を果たす。ＡＮＤゲート８０がなければ、図４に関して記載されたシストリック二相チャージポンプは適切に作動しない。フリップフロップ回路５０は、ヒステリシス電圧コンパレータ６０の出力アナログイネーブル信号ＥＮ_Oを寄せ集めて、クロックの正縁のみで変化するイネーブル信号ＥＮを生じる。このようにして、内部チャージポンプ２０は、クロックＣＬＫおよび反転されたクロックＣＬＫ信号を、信号ＣＨＰ−ＣＬＫを通して、常に正のパルスの対で受ける。

図２を参照して、信号ＦＡＳＴ−ＰＥＮ、高速プログラムイネーブル１１０を用いて、外部電圧スイッチ３０を使用可能にし、またプログラム制御ブロック４０の動作を変更する。図２を参照して、プログラム選択信号（ＰＳ０）１００から（ＰＳ７）１０７によって、メモリブロックスイッチ４４は、メモリブロック４６（メモリブロック０から７）のうちの１つを有する高電圧プログラミング信号Ｖ_Mに接続することができるようになる。各々のメモリブロック４６は、フラッシュメモリに記憶されたいかなるバイトにおけるビットにも対応する。図２に示したように、高速プログラムイネーブル信号１００が起動されていない（ローである）ときに、デュアルモード高電圧電源は、プログラミングのために低電圧Ｖ_DDによって駆動された内部チャージポンプを使用するだけの低速のプログラミングモードで動作する。この場合、各々のアドレスで、２ビットのみが一度にプログラムされる。データ１３０の第１のバイトについて、プログラム選択信号（ＰＳ７）１０７および（ＰＳ６）１０６が、同時にプログラムのために起動されて、さらに次の対のプログラム選択信号（ＰＳ５）１０５および（ＰＳ４）１０４が、第１の対の信号（ＰＳ７）１０７および（ＰＳ６）１０６がプログラミングを終了した後で起動される。これは、メモリブロックのすべてが、第１のアドレス（addr0）１３０でプログラムされるまで継続する。次のアドレス、（addr1）１４０で、回路は依然として低速のプログラミングモードで動作しているため、２ビットが一度にプログラムされる。

次のアドレス、（addr2）１５０で、高速プログラムイネーブル信号１１０が起動される（ハイになる）。図２に示したように、高速プログラミングモードにおいて、プログラム選択信号（ＰＳ０−ＰＳ７）１００から１０７のすべてが同時に起動される。これによって、すべての８メモリブロックを一度にプログラムすることができる。この高速プログラミングモードは、高速プログラムイネーブル信号１１０が次のアドレス（addr3）１６０および（addr4）１７０で起動される限り継続する。これらのアドレスの各々で、デュアルモード高電圧電源は、高速プログラミングモードであり、８ビット以上を一度にプログラムすることができる。

高速プログラミングモードの間に、内部チャージポンプ回路は、外部電圧電源がオンであるときでさえも動作している。これは、高速プログラミングモードにおける検査の際に内部チャージポンプによって引起こされる雑音を、通常の動作の低速プログラミングモードと少なくとも同じレベルに保つためである。そうでなければ、検査は装置の雑音性能にとって非常に有利になる。内部高電圧およびさらに外部高電圧を制御するのに同じ調整器を用いれば、すべての場合において、検査が全負荷の通常の動作を表わしていることがさらに保証される。

図３を参照して、外部高電圧電源スイッチ３０の詳細が示されている。外部高電圧電源スイッチ３０は、外部電源高電圧Ｖ_PPを受ける入力端子３８と、プログラミング電圧Ｖ_Mが生成される出力端子３９とを含む。スイッチレジスタ３０８は、入力端子３８に接続され、スイッチレジスタ３０８および低電圧源端子Ｖ_DD３５の間に接続されたダイオード接
続ＮＭＯＳトランジスタ３０２と直列である。１対のＰＭＯＳトランジスタ３０４，３０６は、ダイオード３０２およびスイッチレジスタ３０８の間に、交差結合の態様で接続されている。高電圧イネーブル線ＨＶＥＮ３３０は、１対のＰＭＯＳトランジスタの第１のトランジスタ３０４のドレイン端子のところで生成される。ＮＡＮＤゲート３２０は、第１の入力端子３３で第１のイネーブル信号ＥＮ１を、第２の入力端子３６で第２のイネーブル信号ＥＮ２を受ける。ＮＡＮＤゲート３２０は、端子３２５でゲート出力を生成する。ＮＡＮＤゲート出力は、ＮＭＯＳトランジスタ３１８のゲートに接続され、このＮＭＯＳトランジスタは、高電圧イネーブル線３３０に接続されたドレインと、接地３７に接続されたソース端子とを有する。ＮＡＮＤゲート出力３２５はまた、インバータ３１６に入力され、インバータ３１６の出力は、第２のＮＭＯＳトランジスタ３１４のゲートに与えられている。ＮＭＯＳトランジスタ３１４は、接地に接続されたソース端子と、第２のＰＭＯＳトランジスタ３０６のドレイン端子に接続されたドレイン端子とを有する。高電圧イネーブル線３３０は、ＮＭＯＳトランジスタ３１２のゲート端子を与える。ＮＭＯＳトランジスタ３１２はパストランジスタであり、パスレジスタ３１０を通して、ドレイン端子で入力端子３８に接続される。パストランジスタ３１２のソース端子は、出力端子３９に接続される。

ＰＭＯＳトランジスタ３０４，３０６の交差結合は、高電圧イネーブル線３３０での全入力電圧レベルを復元するポジティブループを与える。端子３５での供給低電圧Ｖ_DDは、端子３８で与えられる外部供給高電圧Ｖ_PPよりもかなり低いため、トランジスタ３１８および３１４のゲートのＮＡＮＤゲート３２０およびインバータ３１６によって与えられた内部供給電圧駆動は、トランジスタ３０４，３０６のゲートに存在する外部供給高電圧駆動と争うには不十分であるかもしれない。このため、スイッチレジスタ３０８は、トランジスタ３０４，３０６のソースに接続されたノードの電圧を低下させる。なぜなら、全電流は、スイッチング時間に、トランジスタ３１８および３０４を通って、ならびに３０６および３１４の間を流れるからである。

ノードＮ_TOP３８１の電圧は、ダイオード接続トランジスタ３０２によって、供給低電圧Ｖ_DDよりもちょうど低い値に制限されている。これにより、切換時間がノードＮ_TOP電圧の全コラプスと比較して短くなる。スイッチレジスタ３０８は、ノードＮ_TOP３８１の電圧が低電圧供給Ｖ_DDレベルに低下することができるように十分大きくして、トランジスタ３１８または３１４が、ＰＭＯＳトランジスタ３０４，３０６を通して電流を切換える／トグルすることができるようにしなければならない。切換の後で、スイッチレジスタ３０８を通った電流が０となるため、ＨＶＥＮ３３０の電圧は、（入力端子３８上のように）全外部高電圧Ｖ_PPに至るか、または接地電位まで至る。このようにして、パストランジスタＭ_PASS３１２は完全にオンまたはオフにされる。パスレジスタＲ_PASS３１０は、内部チャージポンプの出力インピーダンスの振幅の次数と一致しなければならない。

図１を参照して、ヒステリシス電圧コンパレータ６０は、プログラミング電圧Ｖ_Mのリップルに基づいて作動して、チャージポンプ２０をオンまたはオフにする。チャージポンプ２０は、電圧発生器というよりもむしろ電流発生器に近いものとして機能する。このため、外部供給電圧Ｖ_PPスイッチ３０の直列インピーダンスがあまりにも低い場合、調整フィードバックループは、タンクコンデンサＣ_TANK４４のＶ_PPによって外部供給電圧を生成する過度のリップルのために正確に作動しない。チャージポンプ出力インピーダンスは、上記の公式（４）から導かれる公式（１０）によって与えられる。

公式（９）からの数値を用いると、これは以下の結果をもたらす。

外部供給電圧Ｖ_PPの目的は、内部チャージポンプの電流能力を増大させることである。内部チャージポンプが一度に２ビットを与えることができるとすると、８ビットをプログラムするためには、外部供給電圧Ｖ_PPは残りの６ビットを供給しなければならない。したがって、

となる。

外部供給電圧Ｖ_PP負荷線を内部チャージポンプ負荷線と一致させるために、外部供給電圧Ｖ_PPは、プログラミング電圧Ｖ_MOとおよそ等しくする必要がある。これらの計算は、パストランジスタＭ_PASS３１２が、パスレジスタＲ_PASS３１０の抵抗に含まれる直列抵抗を有するものとする。

本発明のデュアルモード高電圧電源構造によって、外部電源高電圧に加えて、低速直列アクセスを有する低電圧フラッシュメモリを検査する際の内部チャージポンプ電圧からの高速並行プログラミングが使用可能になる。デュアルモード電源回路によって、より低速、低電流で、直列プログラミングモードでプログラムすることができるようになり、これによって、内部チャージポンプがシリコンダイに占める領域をかなり狭くすることができる。

本発明のデュアルモード高電圧電源回路のブロック図である。 メモリブロックをプログラムするためのプログラミング信号のタイミング図である。 本発明のデュアルモード高電圧電源回路で使用される外部電圧スイッチの概略電気回路図である。 本発明で使用されかつ先行技術で既知のチャージポンプ回路の概略電気回路図である。 図４のチャージポンプの低電圧電源Ｖ_DDおよび開路電圧の間の関係を示すグラフである。

Claims (11)

1. 低電圧不揮発性メモリの検査中にプログラミングの速度を上げるためのデュアルモード高電圧電源回路であって、前記回路は、
   入力で外部電源低電圧（Ｖ_DD）を受け、かつ出力でプログラミング高電圧（Ｖ_M）を生じるチャージポンプを含み、チャージポンプは、タイミング信号を受信するためのクロック入力を有し、前記回路はさらに、
   第１の入力端子、第２の入力端子、出力端子、および複数のイネーブル入力を有する外部高電圧スイッチを含み、前記外部高電圧スイッチは、第１の入力端子で外部電源高電圧（Ｖ_PP）を受け、第２の入力端子で外部電源低電圧（Ｖ_DD）を受け、かつ出力端子でプログラミング高電圧（Ｖ_M）を生じ、前記出力端子は、共通のプログラミングノードでチャージポンプの出力に接続されており、外部電圧スイッチは、イネーブル入力のうちの第１のイネーブル入力に与えられた高速プログラムイネーブル信号によって起動および停止され、前記回路はさらに、
   複数の不揮発性メモリブロックを含み、各々の不揮発性メモリブロックは、メモリブロックスイッチに接続されており、前記メモリブロックスイッチは、共通のプログラミングノードに接続されてプログラミング電圧を受け、各々のメモリブロックスイッチは、信号を受信してメモリブロックスイッチを起動または停止するための制御入力端子を有し、不揮発性メモリブロックの各々は、それぞれのメモリブロックスイッチが起動されるときに、プログラミング電圧でプログラムされ、前記回路はさらに、
   高速プログラムイネーブル信号を受信するための入力端子と、メモリブロックスイッチの制御入力端子に接続されている複数の出力端子とを有するプログラミング制御回路と、
   チャージポンプのためのタイミング信号を生成するための手段とを含み、
   デュアルモード高電圧電源は、外部高電圧スイッチが停止されるときに第１のプログラミングモードで動作し、外部高電圧スイッチが起動されるときに第２のプログラミングモードで動作する、デュアルモード高電圧電源回路。
2. タイミング信号を生成するための手段は、
   クロック信号を与えるオシレータ回路と、
   プログラミング電圧を調整するための分周器およびヒステリシスコンパレータ回路とを含み、分周器およびヒステリシスコンパレータ回路は、信号入力でプログラミング電圧を、基準入力で基準電圧を受け、出力端子でアナログイネーブル信号を生成し、前記手段はさらに、
   クロック端子でクロック信号を、データ端子でアナログイネーブル信号を受信し、かつ出力端子でタイミングイネーブル信号を生成するフリップフロップ回路と、
   第１の入力端子でクロック信号を、第２の入力端子でタイミングイネーブル信号を受信し、かつ出力端子でタイミング信号を生成する論理ゲートとを含む、請求項１に記載のデュアルモード高電圧電源回路。
3. タイミングイネーブル信号は、外部高電圧スイッチのイネーブル入力のうちの第２のイネーブル入力に与えられる、請求項２に記載のデュアルモード高電圧電源。
4. プログラミング高電圧の値は、ヒステリシスコンパレータ回路によって調整されて、双方の動作モードにおいて同じ最大負荷線を生じる、請求項２に記載のデュアルモード高電圧電源。
5. チャージポンプは、動作クロック周波数および出力インピーダンスを有し、前記動作クロック周波数および出力インピーダンスは双方とも一定である、請求項４に記載のデュアルモード高電圧電源。
6. 出力インピーダンスおよびプログラミング電圧は、内部パスレジスタの手段および外部電圧スイッチを通して、外部電源高電圧によって整合される、請求項５に記載のデュアルモード高電圧電源。
7. 不揮発性メモリブロックをプログラムするためのプログラミング高電圧は、外部電圧スイッチが停止されるときにチャージポンプから生成される、請求項１に記載のデュアルモード高電圧電源。
8. 不揮発性メモリブロックのうちの２つが同時にプログラムされる、請求項７に記載のデュアルモード高電圧電源。
9. 不揮発性メモリブロックをプログラムするためのプログラミング高電圧は、外部電圧スイッチが起動されるときに、外部電源高電圧およびチャージポンプの双方から生成される、請求項１に記載のデュアルモード高電圧電源。
10. 不揮発性メモリブロックの少なくとも８ブロックが同時にプログラムされる、請求項９に記載のデュアルモード高電圧電源。
11. 外部電圧スイッチは、
    第２の入力端子に接続されたダイオードと、
    第１の入力端子に接続されたスイッチレジスタと、
    ダイオードおよびスイッチレジスタの間で交差結合の態様で接続された１対のＰＭＯＳトランジスタと、１対のＰＭＯＳトランジスタのうちの１つのドレイン端子で生成されている高電圧イネーブル線と、
    複数のイネーブル入力を受け、かつ出力端子で第１のゲート出力を生じる第１の論理ゲートと、
    高電圧イネーブル線に接続されたドレイン端子を有する第１のＮＭＯＳトランジスタと、接地電位に接続されかつゲート端子で第１のゲート出力を受けるソース端子と、
    入力端子で第１のゲート出力を受け、かつ出力端子で第２のゲート出力を生じる第２の論理ゲートと、
    １対のＰＭＯＳトランジスタの他方のドレイン端子に接続されたドレイン端子を有する第２のＭＯＳトランジスタと、接地電位に接続され、かつゲート端子で第２のゲート出力を受けるソース端子と、
    高電圧イネーブル線に接続されたゲート端子を有するパストランジスタと、第２の入力端子に接続されたドレイン端子と、出力端子に接続されたソース端子と、
    パストランジスタのドレインおよび第２の入力端子の間で直列に接続されたパスレジスタとを含む、請求項１に記載のデュアルモード高電圧電源。

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