JP2005509241A - 低電圧不揮発性メモリの検査中にプログラミングの速度を上げるためのデュアルモード高電圧電源 - Google Patents
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Abstract
Description
本発明は、一般的に不揮発性メモリ集積回路装置に関し、より特定的にはこのような装置のプログラミングの速度の増加に関する。
不揮発性メモリ素子は、半導体集積回路業界において、マイクロプロセッサ等の論理システムで使用され、メモリボードまたは固体素子のハードディスク等の記憶要素を生成するために使用されている。従来の不揮発性またはフラッシュメモリ素子は、典型的に複数のメモリセクタで構成された複数のメモリセルを含む。各々のメモリセクタ内で、メモリセルは、複数の行および複数の列を含むアレイで配置される。複数のワード線は、メモリセルのそれぞれの行に結合され、複数のビット線はメモリセルのそれぞれの列に結合される。各々のメモリセルは、1ビットを記憶することができる。従来の不揮発性メモリの動作中に、その不揮発性メモリが従来の組込みプログラムモードであれば、メモリセルは、高電圧電源からメモリセルが接続されたそれぞれのビット線を通してメモリセルのドレインに電流を与えることによって、プログラムされる。
ここでn=段の数
VDD=電源電圧
VTH=チャージポンプチェーンにおけるNMOSトランジスタの平均しきい値電圧
である。
よびクロック信号212,221のうちの1つの間で接続される。交流ノード(N1,N3,N5)は、コンデンサ219のうちの1つを通してクロック信号線212に接続され、一方で他のノード(N2,N4,N6)は、コンデンサ219を通して、反転されたクロック信号線221に接続される。
上記の目的は、外部高電圧スイッチを有するデュアルモード高電圧電源回路によって達成され、この回路は、不揮発性メモリ回路のメモリブロックが、内部チャージポンプによって生成された内部高電圧によってプログラムされるか、または内部チャージポンプの高電圧と連動した外部電源高電圧よってプログラムされるかを決定する。デュアルモード電源回路が、ダイ領域を小さく保つためにその内部チャージポンプの高電圧のみで動作しているときに、1または2ビットのみが同時にプログラムされる。これが第1の動作モードである。しかしながら、外部電源高電圧が利用可能であるときに、8ビット以上を同時に書込むことができると、処理能力は4倍以上速くなる。これが第2の動作モードである。低速のプログラミングモードから高速のプログラミングモードへの切換は、コマンドで命じることができるか、または外部電圧の検知に基づいて、フラッシュメモリ自体で自動的に実行することができる。
イッチをつけたり消したりすることによって、プログラミング電圧を調整する手段としてのヒステリシスコンパレータの使用を含む(第2の電圧は外部にあるが、その配電を制御するスイッチは内部にある)。ヒステリシスコンパレータによって確立されたこのフィードバックループによって、内部チャージポンプからのプログラミング電圧を、外部電源と一致させることができる。というのも、このプログラミング電圧値は、不揮発性メモリセルの(データ保存およびセル耐久性の双方の)全体的な性能にとって非常に重要であるからである。
図1を参照して、本発明のデュアルモード高電圧電源回路15が示されている。内部チャージポンプ20は、入力端子22で正常な電源の低電圧VDDを受ける。チャージポンプ20は、クロック端子28でタイミング信号CHP−CLKを受ける。接地端子26は信号用接地に接続される。内部チャージポンプは、出力端子24でプログラミング電圧VMを生じる。タンクコンデンサ44は、プログラミング電圧出力24および信号用接地の間で接続される。プログラミング電圧VMは、コモンノード29に与えられて、次に複数のメモリブロック46をプログラムするのに用いられる。各々のメモリブロック46は、プログラミング電圧VMを受ける入力端子45を有するメモリブロックスイッチ44、およびプログラミング制御信号を受けるプログラミング制御端子42に接続される。
電圧コンパレータ回路を用いても実現することができる。ヒステリシス電圧コンパレータ回路60の所望の結果は、調整器がオンであるときに、一定の内部負荷線であり、プログラミング電圧を外部電源と一致させることができる。ANDゲート80は、完全なクロックサイクルを与えるために、内部チャージポンプ20を供給するクロックをゲートで制御する役割を果たす。ANDゲート80がなければ、図4に関して記載されたシストリック二相チャージポンプは適切に作動しない。フリップフロップ回路50は、ヒステリシス電圧コンパレータ60の出力アナログイネーブル信号ENOを寄せ集めて、クロックの正縁のみで変化するイネーブル信号ENを生じる。このようにして、内部チャージポンプ20は、クロックCLKおよび反転されたクロックCLK信号を、信号CHP−CLKを通して、常に正のパルスの対で受ける。
続NMOSトランジスタ302と直列である。1対のPMOSトランジスタ304,306は、ダイオード302およびスイッチレジスタ308の間に、交差結合の態様で接続されている。高電圧イネーブル線HVEN330は、1対のPMOSトランジスタの第1のトランジスタ304のドレイン端子のところで生成される。NANDゲート320は、第1の入力端子33で第1のイネーブル信号EN1を、第2の入力端子36で第2のイネーブル信号EN2を受ける。NANDゲート320は、端子325でゲート出力を生成する。NANDゲート出力は、NMOSトランジスタ318のゲートに接続され、このNMOSトランジスタは、高電圧イネーブル線330に接続されたドレインと、接地37に接続されたソース端子とを有する。NANDゲート出力325はまた、インバータ316に入力され、インバータ316の出力は、第2のNMOSトランジスタ314のゲートに与えられている。NMOSトランジスタ314は、接地に接続されたソース端子と、第2のPMOSトランジスタ306のドレイン端子に接続されたドレイン端子とを有する。高電圧イネーブル線330は、NMOSトランジスタ312のゲート端子を与える。NMOSトランジスタ312はパストランジスタであり、パスレジスタ310を通して、ドレイン端子で入力端子38に接続される。パストランジスタ312のソース端子は、出力端子39に接続される。
Claims (11)
- 低電圧不揮発性メモリの検査中にプログラミングの速度を上げるためのデュアルモード高電圧電源回路であって、前記回路は、
入力で外部電源低電圧(VDD)を受け、かつ出力でプログラミング高電圧(VM)を生じるチャージポンプを含み、チャージポンプは、タイミング信号を受信するためのクロック入力を有し、前記回路はさらに、
第1の入力端子、第2の入力端子、出力端子、および複数のイネーブル入力を有する外部高電圧スイッチを含み、前記外部高電圧スイッチは、第1の入力端子で外部電源高電圧(VPP)を受け、第2の入力端子で外部電源低電圧(VDD)を受け、かつ出力端子でプログラミング高電圧(VM)を生じ、前記出力端子は、共通のプログラミングノードでチャージポンプの出力に接続されており、外部電圧スイッチは、イネーブル入力のうちの第1のイネーブル入力に与えられた高速プログラムイネーブル信号によって起動および停止され、前記回路はさらに、
複数の不揮発性メモリブロックを含み、各々の不揮発性メモリブロックは、メモリブロックスイッチに接続されており、前記メモリブロックスイッチは、共通のプログラミングノードに接続されてプログラミング電圧を受け、各々のメモリブロックスイッチは、信号を受信してメモリブロックスイッチを起動または停止するための制御入力端子を有し、不揮発性メモリブロックの各々は、それぞれのメモリブロックスイッチが起動されるときに、プログラミング電圧でプログラムされ、前記回路はさらに、
高速プログラムイネーブル信号を受信するための入力端子と、メモリブロックスイッチの制御入力端子に接続されている複数の出力端子とを有するプログラミング制御回路と、
チャージポンプのためのタイミング信号を生成するための手段とを含み、
デュアルモード高電圧電源は、外部高電圧スイッチが停止されるときに第1のプログラミングモードで動作し、外部高電圧スイッチが起動されるときに第2のプログラミングモードで動作する、デュアルモード高電圧電源回路。 - タイミング信号を生成するための手段は、
クロック信号を与えるオシレータ回路と、
プログラミング電圧を調整するための分周器およびヒステリシスコンパレータ回路とを含み、分周器およびヒステリシスコンパレータ回路は、信号入力でプログラミング電圧を、基準入力で基準電圧を受け、出力端子でアナログイネーブル信号を生成し、前記手段はさらに、
クロック端子でクロック信号を、データ端子でアナログイネーブル信号を受信し、かつ出力端子でタイミングイネーブル信号を生成するフリップフロップ回路と、
第1の入力端子でクロック信号を、第2の入力端子でタイミングイネーブル信号を受信し、かつ出力端子でタイミング信号を生成する論理ゲートとを含む、請求項1に記載のデュアルモード高電圧電源回路。 - タイミングイネーブル信号は、外部高電圧スイッチのイネーブル入力のうちの第2のイネーブル入力に与えられる、請求項2に記載のデュアルモード高電圧電源。
- プログラミング高電圧の値は、ヒステリシスコンパレータ回路によって調整されて、双方の動作モードにおいて同じ最大負荷線を生じる、請求項2に記載のデュアルモード高電圧電源。
- チャージポンプは、動作クロック周波数および出力インピーダンスを有し、前記動作クロック周波数および出力インピーダンスは双方とも一定である、請求項4に記載のデュアルモード高電圧電源。
- 出力インピーダンスおよびプログラミング電圧は、内部パスレジスタの手段および外部電圧スイッチを通して、外部電源高電圧によって整合される、請求項5に記載のデュアルモード高電圧電源。
- 不揮発性メモリブロックをプログラムするためのプログラミング高電圧は、外部電圧スイッチが停止されるときにチャージポンプから生成される、請求項1に記載のデュアルモード高電圧電源。
- 不揮発性メモリブロックのうちの2つが同時にプログラムされる、請求項7に記載のデュアルモード高電圧電源。
- 不揮発性メモリブロックをプログラムするためのプログラミング高電圧は、外部電圧スイッチが起動されるときに、外部電源高電圧およびチャージポンプの双方から生成される、請求項1に記載のデュアルモード高電圧電源。
- 不揮発性メモリブロックの少なくとも8ブロックが同時にプログラムされる、請求項9に記載のデュアルモード高電圧電源。
- 外部電圧スイッチは、
第2の入力端子に接続されたダイオードと、
第1の入力端子に接続されたスイッチレジスタと、
ダイオードおよびスイッチレジスタの間で交差結合の態様で接続された1対のPMOSトランジスタと、1対のPMOSトランジスタのうちの1つのドレイン端子で生成されている高電圧イネーブル線と、
複数のイネーブル入力を受け、かつ出力端子で第1のゲート出力を生じる第1の論理ゲートと、
高電圧イネーブル線に接続されたドレイン端子を有する第1のNMOSトランジスタと、接地電位に接続されかつゲート端子で第1のゲート出力を受けるソース端子と、
入力端子で第1のゲート出力を受け、かつ出力端子で第2のゲート出力を生じる第2の論理ゲートと、
1対のPMOSトランジスタの他方のドレイン端子に接続されたドレイン端子を有する第2のMOSトランジスタと、接地電位に接続され、かつゲート端子で第2のゲート出力を受けるソース端子と、
高電圧イネーブル線に接続されたゲート端子を有するパストランジスタと、第2の入力端子に接続されたドレイン端子と、出力端子に接続されたソース端子と、
パストランジスタのドレインおよび第2の入力端子の間で直列に接続されたパスレジスタとを含む、請求項1に記載のデュアルモード高電圧電源。
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