JP6007271B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は不揮発性半導体記憶装置に関し、特に、通常の読出動作を行なう第１の読出モードと、第１の読出モードよりも低消費電力で読出動作を行なう第２の読出モードとを有する不揮発性半導体記憶装置に関する。

フラッシュメモリは、電源電圧を遮断しても記憶内容を保持することが可能な不揮発性半導体記憶装置である（たとえば、特許文献１参照）。昨今の低消費電力化の流れの中でフラッシュメモリでも低消費電力化が求められており、読出動作時の消費電力を大幅に抑えたい特定アプリケーションにおいては、通常の読出モードと異なる低速読出モードが用意され、通常時と異なる非常に低いクロック周波数でデータ読出が行なわれる。たとえば、マイコンコンピュータでは、ＣＰＵがフラッシュメモリからプログラムコードを読み出す際の消費電力の低減化が求められている。

特開２００４−１２７４０５号公報

このようなフラッシュメモリでは、外部電源電圧よりも高い内部電圧を生成するチャージポンプ回路や、読出用の参照電圧を発生する参照電圧源の消費電力が大きい。

しかし、従来のフラッシュメモリでは、チャージポンプ回路や参照電流源の消費電力のの低減化を図ると、正確なデータ読出を行なうことができなくなると言う問題があった。

それゆえに、この発明の主たる目的は、低消費電流で正確なデータ読出を行なうことが可能な不揮発性半導体記憶装置を提供することである。

この発明に係る不揮発性半導体記憶装置は、通常の読出動作を行なう第１の読出モードと、第１の読出モードよりも低消費電力で読出動作を行なう第２の読出モードとを有する不揮発性半導体記憶装置であって、複数行複数列に配置された複数のメモリセルを含み、複数のメモリセルは予め複数のメモリセルグループに分割され、各メモリセルグループは予めＮ個（ただし、Ｎは２以上の整数である）のサブグループに分割され、各サブグループはＭ個（ただし、Ｍは自然数である）のメモリセルを含むメモリブロックと、外部アドレス信号に従って複数のメモリセルグループのうちのいずれかのメモリセルグループを選択する選択回路と、第１の読出モード時は、選択回路によって選択されたメモリセルグループに属するＮ×Ｍ個のメモリセルからデータを読み出し、第２の読出モード時は、選択回路によって選択されたメモリセルグループに属するＮ個のサブグループを１個ずつ順次選択し、選択した各サブグループに属するＭ個のメモリセルからデータを読み出す読出回路とを備えたものである。ここで、各メモリセルはメモリトランジスタを含み、メモリブロックは、各メモリトランジスタのソースに接続されたソース線を含む。この不揮発性半導体記憶装置は、さらに、ソース線と基準電圧のラインとの間に接続されたトランジスタと、電源電圧よりも高い内部電圧を生成するチャージポンプ回路と、第１の読出モード時は内部電圧をトランジスタのゲートに与えてトランジスタを導通させ、第２の読出モード時は電源電圧をトランジスタのゲートに与えてトランジスタを導通させる切換回路とを備える。読出回路は、選択回路によって選択されたメモリセルのメモリトランジスタのドレインに読出電圧を印加し、そのメモリトランジスタに流れる電流と参照電流とを比較し、比較結果に基づいてメモリトランジスタの記憶データを読み出す。

この発明に係る不揮発性半導体記憶装置では、通常の読出動作を行なう第１の読出モード時は、選択されたメモリセルグループに属するＮ×Ｍ個のメモリセルからデータを読み出し、低消費電力で読出動作を行なう第２の読出モード時は、選択されたメモリセルグループに属するＮ個のサブグループを１個ずつ順次選択し、選択した各サブグループに属するＭ個のメモリセルからデータを読み出す。したがって、Ｎ回の読出動作の各々でソース線の電位上昇が発生するが、ソース線に放電される電荷量は１回で読出動作を行なう場合の１／Ｎになる。したがって、低消費電力で正確なデータ読出を行なうことができる。

本願発明の基礎となるフラッシュメモリの構成を示す回路ブロック図である。 図１に示したセンスアンプ制御回路の構成を示す回路ブロック図である。 図２に示したセンスアンプの構成を示す回路ブロック図である。 図１〜図３に示したフラッシュメモリの読出動作を示すタイムチャートである。 この発明の実施の形態１によるフラッシュメモリの構成を示す回路ブロック図である。 図５に示したリード制御回路の構成を示す回路ブロック図である。 図５に示したセンスアンプ制御回路の構成を示す回路ブロック図である。 図５〜図７に示したフラッシュメモリの低速読出動作を示すタイムチャートである。 この発明の実施の形態２によるフラッシュメモリの構成を示す回路ブロック図である。 図９に示したリード制御回路の構成を示す回路ブロック図である。 図９に示したセンスアンプ制御回路の構成を示す回路ブロック図である。 図９〜図１１に示したフラッシュメモリの低速読出動作を示すタイムチャートである。 この発明の実施の形態３によるフラッシュメモリの構成を示す回路ブロック図である。 図１３に示したリード制御回路の構成を示す回路ブロック図である。 図１３に示したセンスアンプ制御回路の構成を示す回路ブロック図である。 図１３〜図１５に示したフラッシュメモリの低速読出動作を示すタイムチャートである。 この発明の実施の形態４によるフラッシュメモリの構成を示す回路ブロック図である。 図１７に示した比較回路の構成を示す回路図である。 図１７に示したリード制御回路の構成を示す回路ブロック図である。 図１７〜図１９に示したフラッシュメモリの低速読出動作を示すタイムチャートである。 実施の形態４の変更例を示す回路ブロック図である。 この発明の実施の形態５によるフラッシュメモリの構成を示す回路ブロック図である。 図２２に示したリード制御回路の構成を示す回路ブロック図である。 図２２および図２３に示したフラッシュメモリの低速読出動作を示すタイムチャートである。 実施の形態５の変更例を示す回路ブロック図である。

実施の形態について説明する前に、まず本願発明の基礎となるフラッシュメモリについて説明する。このフラッシュメモリは、図１に示すように、複数（図では４個）のメモリマットＭＡＴ０〜ＭＡＴ３、入力バッファ１０、制御回路１１、参照電圧源１６、チャージポンプ回路（ＣＰ）１７、ＭＧ／ＳＬ制御回路１８、ＭＧ／ＳＬドライバ２１、および出力バッファ２５を備える。

各メモリマットＭＡＴは、２つのメモリブロックＭＢ０，ＭＢ１と、それらの間に設けられたセンスアンプ帯（Ｓ／Ａ帯）１とを含む。各メモリブロックＭＢは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のメモリゲート線ＭＧＬと、それぞれ複数行に対応して設けられた複数の制御ゲート線（読出制御線）ＣＧＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬと、ソース線ＳＬとを含む。

各メモリセルＭＣは、スプリットゲート型メモリセルであり、ソース線ＳＬと対応のビット線ＢＬとの間に直列接続されたメモリトランジスタ２およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）３を含む。メモリトランジスタ２のゲートは対応のメモリゲート線ＭＧＬに接続され、アクセストランジスタ３のゲートは対応の制御ゲート線ＣＧＬに接続されている。

メモリトランジスタ２はフローティングゲートを有する。フローティングゲートに蓄積される電荷量を制御することにより、メモリトランジスタ２のしきい値電圧を制御することが可能となっている。たとえば、メモリトランジスタ２のしきい値電圧を第１の電圧に設定することによってデータ「０」（「Ｈ」レベル）をメモリセルＭＣに記憶させ、メモリトランジスタ２のしきい値電圧を第１の電圧と異なる第２の電圧に設定することによってデータ「１」（「Ｌ」レベル）をメモリセルＭＣに記憶させることができる。

ここでは、第１の電圧を正電圧とし、第２の電圧を負電圧とする。読出動作時は、メモリトランジスタ２のゲートに接地電圧ＧＮＤ（０Ｖ）を印加し、メモリトランジスタ２に流れる電流と参照電流を比較する。メモリトランジスタ２に流れる電流が参照電流よりも小さい場合は、メモリトランジスタ２のしきい値電圧は正電圧であるので、そのメモリトランジスタ２はデータ「０」を記憶している。また、メモリトランジスタ２に流れる電流が参照電流よりも大きい場合は、メモリトランジスタ２のしきい値電圧は負電圧であるので、そのメモリトランジスタ２はデータ「１」を記憶している。

また、各メモリブロックＭＢは、さらに、ＮチャネルＭＯＳトランジスタ４，５と、各メモリゲート線ＭＧＬに対応して設けられたＮチャネルＭＯＳトランジスタ６とを含む。ＮチャネルＭＯＳトランジスタ４は、ＭＧ／ＳＬドライバ２１とソース線ＳＬの一方端との間に接続される。ＮチャネルＭＯＳトランジスタ５は、ソース線ＳＬの他方端と接地電圧ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ６は、対応のメモリゲート線ＭＧＬの一方端と接地電圧ＧＮＤのラインとの間に接続される。

読出動作時は、選択されたメモリセルＭＣに対応するＮチャネルＭＯＳトランジスタ４が非導通にされるとともに、そのメモリセルＭＣに対応するＮチャネルＭＯＳトランジスタ５，６が導通される。これにより、そのメモリセルＭＣのメモリトランジスタ２のゲートおよびソースに接地電圧ＧＮＤが印加され、そのメモリセルＭＣのデータを読み出すことが可能となる。

書込動作時および消去動作時は、選択されたメモリセルＭＣに対応するＮチャネルＭＯＳトランジスタ４が導通されるとともに、そのメモリセルＭＣに対応するＮチャネルＭＯＳトランジスタ５，６が非導通にされる。これにより、そのメモリセルＭＣのメモリトランジスタ２のゲートおよびソースの各々に所定の電圧を印加することが可能となり、データ書込およびデータ消去が可能となる。

また、各センスアンプ帯１は、複数のセンスアンプＳＡ０〜ＳＡｍ（ただし、ｍは自然数である）を含む。各メモリブロックＭＢの複数のビット線ＢＬは、予めｎ本（ただし、ｎは２以上の整数である）ずつグループ化されており、各メモリブロックＭＢはｍ＋１個（ただし、ｍは自然数である）のビット線グループを有する。複数のセンスアンプＳＡ０〜ＳＡｍは、それぞれｍ＋１個のビット線グループに対応して、２つのメモリブロックＭＢ０，ＭＢ１に共通に設けられている。

各センスアンプＳＡは、読出動作時に活性化され、２つのメモリブロックＭＢ０，ＭＢ１のうちの選択されたメモリブロックＭＢのうちの、対応のｎ本のビット線ＢＬのうちの選択されたビット線ＢＬに読出電圧を印加し、そのビット線ＢＬに流れる電流と参照電流ＩＲとを比較し、比較結果に応じたレベルのデータ信号Ｑを出力する。

入力バッファ１０は、外部から与えられたクロック信号ＣＬＫ、制御信号ＭＳＮ，ＢＳＲＤＹ、およびアドレス信号ＡＤＤ０〜ＡＤＤｉを制御回路１１に伝達する。制御回路１１は、各メモリマットＭＡＴに対応して設けられたプリデコーダ／ＣＧドライバ１２を含む。各プリデコーダ／ＣＧドライバ１２は、アドレスラッチ／デコード回路１３と、各制御ゲート線ＣＧＬに対応して設けられたバッファ１４と、センスアンプ制御回路１５とを含む。

アドレスラッチ／デコード回路１３は、入力バッファ１０を介して与えられた外部信号に応答して、複数の制御ゲート線ＣＧＬのうちのいずれかの制御ゲート線ＣＧＬを選択し、バッファ１４を介してその制御ゲート線ＣＧＬを選択レベルの「Ｈ」レベルにする。これにより、その制御ゲート線ＣＧＬに対応する各アクセストランジスタ３が導通し、その制御ゲート線ＣＧＬに対応する各メモリセルＭＣのデータ読出が可能となる。また、センスアンプ制御回路１５は、アドレスラッチ／デコード回路１３からの内部制御信号に応答して対応のセンスアンプＳＡ０〜ＳＡｍを制御する。

参照電圧源１６は、各センスアンプＳＡにおいて参照電流ＩＲを流すための参照電圧ＶＲを発生する。参照電圧ＶＲは、各メモリマットＭＡＴの各センスアンプＳＡに与えられる。チャージポンプ回路１７は、電源電圧Ｖｄｄよりも高い高電圧Ｖｐｐを生成する。ＭＧ／ＳＬ制御回路１８は、高電圧Ｖｐｐおよび接地電圧ＧＮＤによって駆動されるバッファ１９，２０を含む。バッファ１９，２０は、読出動作時は、それぞれＮチャネルＭＯＳトランジスタ５，６のゲートに高電圧Ｖｐｐを与えてトランジスタ５，６を導通させ、書込動作時および消去動作時は、それぞれトランジスタ５，６のゲートに接地電圧ＧＮＤを与えてトランジスタ５，６を非導通にする。

ＭＧ／ＳＬドライバ２１は、各ＮチャネルＭＯＳトランジスタ４に対応して設けられたバッファ２２，２３と、各メモリゲート線ＭＧＬに対応して設けられたバッファ２４とを含む。ＭＧ／ＳＬドライバ２１は、読出動作時は、トランジスタ４を非導通にして、メモリゲート線ＭＧＬを駆動しない。また、ＭＧ／ＳＬドライバ２１は、書込動作時および消去動作時は、トランジスタ４を導通させ、ソース線ＳＬおよびメモリゲート線ＭＧＬの各々に所定の電圧を印加する。出力バッファ２５は、選択されたメモリマットＭＡＴから読み出されたｍ＋１ビットのデータ信号Ｑ０〜Ｑｍを外部に出力する。

図２は、センスアンプ制御回路１５の構成を示す回路ブロック図である。図２において、センスアンプ制御回路１５は、制御信号発生回路２６、遅延制御回路２７、およびバッファ２８，２９を含む。制御信号発生回路２６は、アドレスラッチ／デコード回路１３からの内部制御信号に応答して、内部制御信号ＤＣＬ，ＤＣＲ，ＣＮＴを生成する。信号ＤＣＬ，ＤＣＲは、対応のセンスアンプＳＡ０〜ＳＡｍの各々に与えられる。遅延制御回路２７は、信号ＣＮＴを遅延させてプリチャージ信号ＰＣおよびセンスアンプ活性化信号ＳＡＥを生成する。信号ＰＣ，ＳＡＥは、対応のセンスアンプＳＡ０〜ＳＡｍの各々に与えられる。

図３は、センスアンプＳＡの構成を示す回路ブロック図である。図３において、センスアンプＳＡは、セレクタ３０，３１、ＰチャネルＭＯＳトランジスタ３２〜３７、ＮチャネルＭＯＳトランジスタ３８，３９、インバータ４０、および増幅器４１を含む。ＰチャネルＭＯＳトランジスタ３２，３３のソースはともに電源電圧Ｖｄｄを受け、それらのドレインはそれぞれ出力ノードＮ１，Ｎ２に接続される。ＰチャネルＭＯＳトランジスタ３４は、出力ノードＮ１，Ｎ２間に接続される。トランジスタ３２〜３４のゲートは、ともにプリチャージ信号ＰＣを受ける。

セレクタ３０は、メモリブロックＭＢ０のｎ本のビット線ＢＬのうちのアドレス信号ＡＤＤ０〜ＡＤＤｉによって指定されたビット線ＢＬを出力ノードＮ１に接続する。セレクタ３１は、メモリブロックＭＢ１のｎ本のビット線ＢＬのうちのアドレス信号ＡＤＤ０〜ＡＤＤｉによって指定されたビット線ＢＬを出力ノードＮ２に接続する。プリチャージ信号ＰＣが「Ｌ」レベルにされると、トランジスタ３２〜３３が導通し、出力ノードＮ１，Ｎ２とセレクタ３０，３１によって選択された２本のビット線ＢＬは電源電圧Ｖｄｄに充電される。

ＰチャネルＭＯＳトランジスタ３６，３７のソースはそれぞれ出力ノードＮ１，Ｎ２に接続され、それらのゲートは制御信号発生回路２６からの内部制御信号ＤＣＬ，ＤＣＲを受け、それらのドレインはノードＮ３に共通接続される。ＮチャネルＭＯＳトランジスタ３８は、ノードＮ３と接地電圧ＧＮＤのラインとの間に接続され、そのゲートは参照電圧ＶＲを受ける。

メモリブロックＭＢ０が選択された場合は、信号ＤＣＬが「Ｈ」レベルに維持されるとともに信号ＤＣＲが「Ｌ」レベルに立ち下げられ、トランジスタ３７が導通する。これにより、ノードＮ１からセレクタ３０を介して選択メモリセルＭＣの記憶データに応じたレベルの電流が流出するとともに、ノードＮ２からトランジスタ３７，３８を介して参照電流ＩＲが流出する。ノードＮ１から流出する電流が参照電流ＩＲよりも大きい場合は、ノードＮ１の電圧がノードＮ２の電圧よりも低くなる。逆に、ノードＮ１から流出する電流が参照電流ＩＲよりも小さい場合は、ノードＮ１の電圧がノードＮ２の電圧よりも高くなる。

メモリブロックＭＢ１が選択された場合は、信号ＤＣＲが「Ｈ」レベルに維持されるとともに信号ＤＣＬが「Ｌ」レベルに立ち下げられ、トランジスタ３６が導通する。これにより、ノードＮ２からセレクタ３１を介して選択メモリセルＭＣの記憶データに応じたレベルの電流が流出するとともに、ノードＮ１からトランジスタ３６，３８を介して参照電流ＩＲが流出する。ノードＮ２から流出する電流が参照電流よりも大きい場合は、ノードＮ２の電圧がノードＮ１の電圧よりも低くなる。逆に、ノードＮ２から流出する電流が参照電流ＩＲよりも小さい場合は、ノードＮ２の電圧がノードＮ１の電圧よりも高くなる。

ＰチャネルＭＯＳトランジスタ３５は電源電圧Ｖｄｄのラインと増幅器４１の正側電源ノードとの間に接続され、ＮチャネルＭＯＳトランジスタ３９は増幅器４１の負側電源ノードと接地電圧ＧＮＤのラインとの間に接続される。センスアンプ活性化信号ＳＡＥは、トランジスタ３９のゲートに直接入力されるとともに、インバータ４０を介してトランジスタ３５のゲートに入力される。

信号ＳＡＥが活性化レベルの「Ｈ」レベルにされると、トランジスタ３５，３９が導通して増幅器４１が活性化される。増幅器４１は、出力ノードＮ１，Ｎ２間の電位差を電源電圧Ｖｄｄに増幅する。

図４は、このフラッシュメモリの読出動作を示すタイムチャートである。図４において、クロック信号ＣＬＫの立ち上がりエッジにおいて外部制御信号ＢＳＤＲＹが「Ｈ」レベルにされ、かつ外部制御信号ＭＳＮが「Ｌ」レベルにされると、読出要求があったと判断して外部アドレス信号ＡＤＤ０〜ＡＤＤｉが取り込まれるとともに、読出動作が開始される（時刻ｔ０）。

外部アドレス信号ＡＤＤ０〜ＡＤＤｉによって指定された制御ゲート線ＣＧＬが「Ｈ」レベルに立ち上げられるとともに、その制御ゲート線ＣＧＬに対応する各センスアンプＳＡの制御が開始される。まず、プリチャージ信号ＰＣが所定時間だけ「Ｌ」レベルにされてノードＮ１，Ｎ２および選択された２本のビット線ＢＬが電源電圧Ｖｄｄに充電される。

次に、トランジスタ３６，３７のうちの、選択されたメモリブロック（たとえば、ＭＢ０）と異なるメモリブロック（この場合はＭＢ１）に対応するトランジスタ３７が導通され、選択されたメモリセルＭＣの記憶データの論理に応じた極性の電位差がノードＮ１，Ｎ２間に発生する。次いで、センスアンプ活性化信号ＳＡＥが所定時間だけ「Ｈ」レベルにされ、増幅器４１によって出力ノードＮ１，Ｎ２間の電位差が電源電圧Ｖｄｄに増幅される。たとえば、出力ノードＮ１の電圧が読出データ信号Ｑとして出力バッファ２５に与えられる。出力バッファ２５は、選択されたメモリマットＭＡＴからの（ｍ＋１）ビットのデータ信号Ｑ０〜Ｑｍを外部に出力する。

なお、データ信号Ｑ０〜Ｑｍは、データ読出を開始したクロック信号ＣＬＫの立ち上がりエッジの次の立ち上がりエッジで確定する必要があるので、データ読出の開始からデータ出力が開始されるまでのアクセス時間Ｔａｃはクロック信号ＣＬＫの１周期以下である必要がある。

また、このようなフラッシュメモリでは、図１に示すように、隣接するコントロールゲート線とメモリゲート線ＭＧＬとの間にカップリング容量７が存在する。このため図４に示すように、制御ゲート線ＣＧＬが「Ｈ」レベルに立ち上げられると、カップリング容量７を介してメモリゲート線ＭＧＬにノイズ（電位上昇）が発生する可能性がある。メモリゲート線ＭＧＬにノイズが発生すると、等価的にメモリトランジスタ２のしきい値電圧が変化し、メモリトランジスタ２に流れる電流が変化してデータ読出に誤りが発生する可能性がある。これを回避するため、読出動作時はトランジスタ６のゲートに高電圧Ｖｐｐ（たとえば、５Ｖ）を印加し、トランジスタ６を低抵抗値にしてメモリゲート線ＭＧＬを接地電圧ＧＮＤのラインに接続している。

また、ビット線ＢＬにプリチャージされた電荷がメモリセルＭＣを介してソース線ＳＬに放電されると、図１に示すように、ソース線ＳＬにノイズ（電位上昇）が発生する。ソース線ＳＬのノイズが大きい場合は、センス動作のマージンの悪化につながる。これを回避するため、読出動作時はトランジスタ５のゲートに高電圧Ｖｐｐを印加し、トランジスタ５を低抵抗値にしてソース線ＳＬを接地電圧ＧＮＤのラインに接続している。

さて、このようなフラッシュメモリを備えたマイクロコンピュータでは、ＣＰＵがフラッシュメモリに格納されたプログラムコードを読み出す際の消費電力の低減化が求められている。このため、消費電力を大幅に抑えたい特定アプリケーションに対しては通常の読出モードとは異なる低速読出モードが設けられている。低速読出モードでは、通常の読出モード時と異なる非常に低いクロック周波数で読出動作が行なわれる。

しかし、チャージポンプ回路１７および参照電圧源１６では、直流電流が定常的に流れる。特に、低速読出モード時では、交流電流成分が減少するので、全電流に占める直流電流の割合が相対的に増加する。したがって、このようなフラッシュメモリでは、読出マージンを悪化させることなく、チャージポンプ回路１７および参照電圧源１６の消費電流を低減させることが必要である。

[実施の形態１]
図５は、この発明の実施の形態１によるフラッシュメモリの構成を示す回路ブロック図であって、図１と対比される図である。図５において、このフラッシュメモリが図１のフラッシュメモリと異なる点は、ＭＧ／ＳＬ制御回路１８にスイッチ４５が追加され、リード制御回路４６が追加され、センスアンプ制御回路１５がセンスアンプ制御回路４７で置換されている点である。

スイッチ４５は、通常の読出モード時はバッファ２０に高電圧Ｖｐｐを与え、低速読出モード時はバッファ２０に外部電源電圧ＶＣＣを与える。なお、電源電圧Ｖｄｄは、外部電源電圧ＶＣＣを降圧した電圧でもよいし、外部から供給され、かつ外部電源電圧ＶＣＣよりも低い電圧でもよい。

リード制御回路４６には、外部制御信号ＬＰＲＤＭが入力される。通常の読出モードでは外部制御信号ＬＰＲＤＭは「Ｌ」レベルにされ、低速読出モードでは外部制御信号ＬＰＲＤＭは「Ｈ」レベルにされる。リード制御回路４６は、外部制御信号ＬＰＲＤＭが「Ｌ」レベルの場合は、図４で示したように、クロック信号ＣＬＫの立ち上がりエッジに応答してプリチャージ信号ＰＣおよびセンスアンプ活性化信号ＳＡＥを順次活性化レベルにする。また、リード制御回路４６は、外部制御信号ＬＰＲＤＭが「Ｈ」レベルの場合は、クロック信号ＣＬＫの立ち上がりエッジの次の立下りエッジに応答してプリチャージ信号ＰＣおよびセンスアンプ活性化信号ＳＡＥを順次活性化レベルにする。

図６は、リード制御回路４６の構成を示す回路ブロック図である。図６において、リード制御回路４６は、ゲート回路５０，６０、ラッチ回路５１、インバータ５２，５６，５７，６１、ＯＲゲート５３、ＡＮＤゲート５４，５８，５９、およびフリップフロップ５５を含む。

ゲート回路５０は、外部制御信号ＢＳＲＤＹが「Ｈ」レベルにされ、かつ外部制御信号ＭＳＮが「Ｌ」レベルにされた場合、「Ｈ」レベルの信号を出力する。ゲート回路５０の出力信号は、ラッチ回路５１のデータ入力端子（Ｄ）に入力される。クロック信号ＣＬＫは、ラッチ回路５１のゲート端子（／Ｇ）およびリセット端子（／Ｒ）に入力される。ラッチ回路５１は、クロック信号ＣＬＫが「Ｌ」レベルの場合はリセットされ、その出力信号は「Ｌ」レベルになる。また、ラッチ回路５１は、クロック信号ＣＬＫが「Ｈ」レベルの場合は、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上がる時点の入力信号を保持および出力する。ラッチ回路５１の出力信号は、インバータ５２で反転されて信号ＣＡＤとなる。

したがって、信号ＣＡＤは、クロック信号ＣＬＫの立ち上がりエッジにおいて外部制御信号ＢＳＲＤＹが「Ｈ」レベルであり、かつ外部制御信号ＭＳＮが「Ｌ」レベルである場合、「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。また、信号ＣＡＤは、クロック信号ＣＬＫの立下りエッジに応答して「Ｈ」レベルに立ち上げられる。信号ＣＡＤは、フリップフロップ５５のセット端子（／Ｓ）に入力されるとともに、ＡＮＤゲート５８の一方入力端子に入力される。

ＯＲゲート５３は、４個のセンスアンプ制御回路４７からの信号ＳＡＥＦ０〜ＳＡＥＦ３の論理和信号ＳＡＥＦをフリップフロップ５５のクロック端子に与える。ＡＮＤゲート５４は、外部制御信号ＬＰＲＤＭとリセット信号ＲＳＴの論理積信号をフリップフロップ５５のリセット端子（／Ｒ）に与えるとともに、ＡＮＤゲート５９の一方入力端子に与える。リセット信号ＲＳＴは、外部からリセットされたとき、または書込動作時および消去動作時に「Ｌ」レベルになる信号である。フリップフロップ５５の入力端子（Ｄ）には、接地電圧ＧＮＤ（「Ｌ」レベル）が印加される。

フリップフロップ５５は、信号ＣＡＤが「Ｌ」レベルに立ち下げられるとセットされ、その出力信号は「Ｈ」レベルになる。また、フリップフロップ５５は、信号ＳＡＥＦが「Ｌ」レベルに立ち下げられると入力信号を出力し、その出力信号は「Ｌ」レベルになる。また、フリップフロップ５５は、信号ＬＰＲＤＭ，ＲＳＴのうちの少なくとも一方が「Ｌ」レベルになるとリセットされ、その出力信号は「Ｌ」レベルになる。

フリップフロップ５５の出力信号は、インバータ５６，５７を介してＡＮＤゲート５８の他方入力端子に入力される。ＡＮＤゲート５８の出力信号は、ＡＮＤゲート５９の他方入力端子に入力される。ゲート回路６０およびインバータ６１は、信号ＬＰＲＤＭの反転信号とＡＮＤゲート５９の出力信号の論理和信号を信号ＲＤＭとして出力する。

したがって、信号ＲＤＭは、信号ＣＡＤの立ち上がりエッジに応答して「Ｈ」レベルに立ち上げられ、信号ＳＡＥＦの立下りエッジに応答して「Ｌ」レベルに立ち下げられる。信号ＲＤＭが「Ｌ」レベルの場合は読出動作が禁止され、信号ＲＤＭが「Ｈ」レベルの場合は読出動作が許可される。信号ＲＤＭは、各センスアンプ制御回路４７に入力される。

図７は、メモリマットＭＡＴｘ（ただし、ｘは０，１，２，または３である）に対応するセンスアンプ制御回路４７の構成を示す回路ブロック図であって、図２と対比される図である。図７において、センスアンプ制御回路４７がセンスアンプ制御回路１５と異なる点は、セレクタ４８が追加されている点である。セレクタ４８は、制御信号発生回路２６で生成された信号ＣＮＴと、リード制御回路４６で生成された信号ＲＤＭとを受け、外部制御信号ＬＰＲＤＭが「Ｌ」レベルの場合は信号ＣＮＴを遅延制御回路２７に与え、外部制御信号ＬＰＲＤＭが「Ｈ」レベルの場合は信号ＲＤＭを遅延制御回路２７に与える。

したがって、通常の読出動作モードでは、信号ＣＮＴに応答してプリチャージ信号ＰＣおよびセンスアンプ活性化信号ＳＡＥが生成され、低速読出動作モードでは、信号ＲＤＭに応答してプリチャージ信号ＰＣおよびセンスアンプ活性化信号ＳＡＥが生成される。バッファ２９に入力される信号は、信号ＳＡＥＦｘ（ただし、ｘは０，１，２，または３である）としてリード制御回路４６にフィードバックされる。

図８は、このフラッシュメモリの低速読出モード時の動作を示すタイムチャートである。図８において、クロック信号ＣＬＫの立ち上がりエッジにおいて外部制御信号ＢＳＤＲＹが「Ｈ」レベルにされ、かつ外部制御信号ＭＳＮが「Ｌ」レベルにされると、読出要求があったと判断して外部アドレス信号ＡＤＤ０〜ＡＤＤｉが取り込まれるとともに、読出動作が開始される（時刻ｔ０）。

外部アドレス信号ＡＤＤ０〜ＡＤＤｉによって指定された制御ゲート線ＣＧＬが「Ｈ」レベルに立ち上げられるとともに、信号ＣＡＤが「Ｌ」レベルに立ち下げられる。クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、信号ＣＡＤが「Ｈ」レベルに立ち上げられて信号ＲＤＭが「Ｈ」レベルに立ち上げられる。これにより、その制御ゲート線ＣＧＬに対応する各センスアンプＳＡの制御が開始される。まず、プリチャージ信号ＰＣが所定時間だけ「Ｌ」レベルにされてノードＮ１，Ｎ２および選択された２本のビット線ＢＬが電源電圧Ｖｄｄに充電される。

次に、選択されたメモリセルＭＣの記憶データの論理に応じた極性の電位差がノードＮ１，Ｎ２間に発生する。次いで、センスアンプ活性化信号ＳＡＥが所定時間だけ「Ｈ」レベルにされ、増幅器４１によって出力ノードＮ１，Ｎ２間の電位差が電源電圧Ｖｄｄに増幅される。たとえば、出力ノードＮ１の電圧が読出データ信号Ｑとして出力バッファ２５に与えられる。出力バッファ２５は、選択されたメモリマットＭＡＴからの（ｍ＋１）ビットのデータ信号Ｑ０〜Ｑｍを外部に出力する。また、信号ＳＡＥＦの立下りエッジに応答して信号ＲＤＭが「Ｌ」レベルに立ち下げられる。

また、通常の読出モードでは、外部制御信号ＬＰＲＤＭは「Ｌ」レベルにされる。この場合は、スイッチ４５は高電圧Ｖｐｐをバッファ２０に与え、バッファ２０は高電圧Ｖｐｐをトランジスタ６のゲートに与え、トランジスタ６の抵抗値は低レベルに設定される。また、図６のゲート回路６０の出力信号が「Ｌ」レベルに固定され、信号ＲＤＭが「Ｈ」レベルに固定される。また、図７のセンスアンプ制御回路４７では、信号ＣＮＴがセレクタ４８を介して遅延制御回路２７に与えられる。したがって、通常の読出モードでは、実施の形態１のフラッシュメモリは図１のフラッシュメモリと同じ構成になる。

なお、このフラッシュメモリでも、図５に示すように、隣接する制御ゲート線ＣＧＬとメモリゲート線ＭＧＬとの間にカップリング容量７が存在する。このため図８に示すように、制御ゲート線ＣＧＬが「Ｈ」レベルに立ち上げられると、カップリング容量７を介してメモリゲート線ＭＧＬにノイズ（電位上昇）が発生する。また、低速読出モードでは、トランジスタ６のゲート電圧は外部電源電圧ＶＣＣであり、トランジスタ６の抵抗値は図１のフラッシュメモリの場合よりも高いので、メモリゲート線ＭＧＬに発生するノイズも大きくなる。

しかし、この実施の形態１では、クロック信号ＣＬＫの立下りエッジに応答してプリチャージを開始するので、制御ゲート線ＣＧＬを「Ｈ」レベルに立ち上げてからプリチャージを行なうまでにほぼ半サイクルの余裕がある。低速読出モードでは、クロック信号ＣＬＫの周波数は十分に低く、周波数がたとえば１ＭＨｚであれば半サイクル＝５００ｎｓのノイズ解消時間がある。通常の読出動作時の周波数にも依るが、一般的にこれだけの時間があればメモリゲート線ＭＧＬの電位上昇は十分解消される。この結果、メモリセルＭＣの本来の記憶状態を反映した電流をメモリセルＭＣに流すことができ、正確なデータ読出を行なうことができる。また、低速読出モードでは、高電圧Ｖｐｐの発生が不要になるので、チャージポンプ回路１７の消費電流を削減することができる。

なお、メモリゲート線ＭＧＬの電位上昇を解消するため、低速読出モード時にプリチャージ動作を通常の読出モード時よりも十分に遅延させる遅延回路を設けることも考えられる。しかし、遅延回路は回路規模が大きいので、遅延回路を各センスアンプ帯１に配置すると、チップ面積が増大する。これに対して本願発明では、そのような遅延回路を設ける必要がないので、チップ面積が小さくて済む。

[実施の形態２]
図９は、この発明の実施の形態２によるフラッシュメモリの構成を示す回路ブロック図であって、図１と対比される図である。図９において、このフラッシュメモリが図１のフラッシュメモリと異なる点は、ＭＧ／ＳＬ制御回路１８にスイッチ６２が追加され、リード制御回路６３が追加され、センスアンプ制御回路１５がセンスアンプ制御回路６４で置換されている点である。

スイッチ６２は、通常の読出モード時はバッファ１９に高電圧Ｖｐｐを与え、低速読出モード時はバッファ１９に外部電源電圧ＶＣＣを与える。なお、電源電圧Ｖｄｄは、外部電源電圧ＶＣＣを降圧した電圧でもよいし、外部から供給され、かつ外部電源電圧ＶＣＣよりも低い電圧でもよい。

図１０は、リード制御回路６３の構成を示す回路ブロック図であって、図６と対比される図である。図１０において、リード制御回路６３は、リード制御回路４６にインバータ７０，７５，７８，７９、遅延回路７１、ゲート回路７２，７４，７７、ＡＮＤゲート７３、およびカウンタ７６を追加し、ＡＮＤゲート５８を除去したものである。

インバータ７０、遅延回路７１、およびゲート回路７２は、パルス発生回路を構成し、信号ＣＡＤの立下りエッジに応答して遅延回路７１の遅延時間だけ「Ｌ」レベルになる信号ＣＡＤＰを出力する。信号ＣＡＤＰは、フリップフロップ５５のセット端子（／Ｓ）に入力される。フリップフロップ５５の出力信号は、インバータ５６，５７で遅延されて信号ＲＤＰとなる。信号ＲＰＤは、ＡＮＤゲート５９の他方入力端子に入力されるとともに、カウンタ７６のリセット端子（／Ｒ）に入力される。

ゲート回路７４およびインバータ７５は、ＡＮＤゲート５９の出力信号と信号ＳＡＥＦの反転信号との論理積信号ＲＤＭＦを生成する。信号ＲＤＭＦは、ゲート回路６０に入力されるとともに、カウンタ７６のクロック端子に入力される。

カウンタ７６は、信号ＲＤＭＦの立ち上りエッジの回数をカウントし、カウント値を示す２ビットの信号Ｑ０，Ｑ１を出力する。信号ＲＤＰが「Ｌ」レベルに立ち下げられると、カウンタ７６の出力信号Ｑ０，Ｑ１は０，０にリセットされる。ゲート回路７７は、信号Ｑ０の反転信号と信号Ｑ１との論理積信号ＣＴＦを出力する。信号ＣＴＦは、信号Ｑ０，Ｑ１が０，１の場合だけ「Ｈ」レベルになり、その他の場合は「Ｌ」レベルになる。

ＡＮＤゲート７３は、信号ＳＡＥＦと信号ＣＴＦの論理積信号をフリップフロップ５５のクロック端子に与える。フリップフロップ５５は、ＡＮＤゲート７３の出力信号が「Ｈ」レベルに立ち上げられた場合に、入力信号（「Ｌ」レベル）を出力する。信号ＣＴＦは、インバータ７８，７９で遅延されて信号ＣＴとなる。信号ＣＴ，ＲＤＭは、各センスアンプ制御回路６４に入力される。

図１１は、センスアンプ制御回路６４の構成を示す回路ブロック図であって、図７と対比される図である。図１１において、センスアンプ制御回路６４がセンスアンプ制御回路４７と異なる点は、バッファ２８がＡＮＤゲート６５，６６で置換され、バッファ２９がＡＮＤゲート６７，６８で置換され、ゲート回路６９ＡおよびＡＮＤゲート６９Ｂが追加されている点である。

信号ＬＰＲＤＭが「Ｌ」レベルの場合は、信号ＣＴの論理レベルに関係無く、ゲート回路６９ＡおよびＡＮＤゲート６９Ｂの出力信号がともに「Ｈ」レベルになり、ＡＮＤゲート６５〜６８はそれぞれプリチャージ信号ＰＣ１，ＰＣ０およびセンスアンプ活性化信号ＳＡＥ１，ＳＡＥ０を出力する。信号ＬＰＲＤＭが「Ｈ」レベルの場合は、ゲート回路６９Ａは信号ＣＴをＡＮＤゲート６５，６７の一方入力ノードに与え、ＡＮＤゲート６９Ｂは信号ＣＴの反転信号をＡＮＤゲート６６，６８の一方入力ノードに与える。

信号ＬＰＲＤＭが「Ｈ」レベルであり、かつ信号ＣＴが「Ｌ」レベルの場合は、ＡＮＤゲート６６，６８はそれぞれプリチャージ信号ＰＣ０およびセンスアンプ活性化信号ＳＡＥ０を出力する。また、信号ＬＰＲＤＭが「Ｈ」レベルであり、かつ信号ＣＴが「Ｈ」レベルの場合は、ＡＮＤゲート６５，６７はそれぞれプリチャージ信号ＰＣ１およびセンスアンプ活性化信号ＳＡＥ１を出力する。信号ＰＣ０，ＳＡＥ０は、偶数番のセンスアンプＳＡ０，ＳＡ２，…，ＳＡ（ｍ−１）に与えられる。信号ＰＣ１，ＳＡＥ１は、奇数番のセンスアンプＳＡ１，ＳＡ３，…，ＳＡｍに与えられる。

図１２は、このフラッシュメモリの低速読出モード時の動作を示すタイムチャートである。図１２において、クロック信号ＣＬＫの立ち上がりエッジにおいて外部制御信号ＢＳＤＲＹが「Ｈ」レベルにされ、かつ外部制御信号ＭＳＮが「Ｌ」レベルにされると、読出要求があったと判断して外部アドレス信号ＡＤＤ０〜ＡＤＤｉが取り込まれるとともに、読出動作が開始される（時刻ｔ０）。

外部アドレス信号ＡＤＤ０〜ＡＤＤｉによって指定された制御ゲート線ＣＧＬが「Ｈ」レベルに立ち上げられるとともに、信号ＣＡＤＰが「Ｌ」レベルに立ち下げられる。信号ＣＡＤＰが「Ｌ」レベルに立ち下げられると、フリップフロップ５５がセットされて信号ＲＤＰが「Ｈ」レベルに立ち上げられる。信号ＲＤＰが「Ｈ」レベルに立ち上げられると、信号ＲＤＭが「Ｈ」レベルに立ち上げられるとともに、カウンタ７６のカウント値がインクリメント（＋１）され、信号Ｑ０，Ｑ１は１，０となる。この場合、信号ＣＴは、「Ｌ」レベルに維持される。

信号ＲＤＭが「Ｈ」レベルに立ち上げられると、プリチャージ信号ＰＣ０が所定時間だけ「Ｌ」レベルに立ち下げられ、次いで信号ＳＡＥＦおよびセンスアンプ活性化信号ＳＡＥ０が所定時間だけ「Ｈ」レベルに立ち上げられ、偶数番のセンスアンプＳＡ０，ＳＡ２，…，ＳＡ（ｍ−１）でデータ読出が行なわれる。

また、信号ＳＡＥＦが所定時間だけ「Ｈ」レベルに立ち上げられると、ゲート回路７４の出力信号が所定時間だけ「Ｌ」レベルになり、信号ＲＤＭＦ，ＲＤＭが所定時間だけ「Ｌ」レベルに立ち下げられる。信号ＲＤＭＦが「Ｈ」レベルに立ち上げられると、カウンタ７６のカウント値がインクリメント（＋１）され、信号Ｑ０，Ｑ１は０，１となり、信号ＣＴは「Ｈ」レベルになる。

信号ＲＤＭが「Ｈ」レベルに立ち上げられると、プリチャージ信号ＰＣ１が所定時間だけ「Ｌ」レベルに立ち下げられ、次いで信号ＳＡＥＦおよびセンスアンプ活性化信号ＳＡＥ１が所定時間だけ「Ｈ」レベルに立ち上げられ、奇数番のセンスアンプＳＡ１，ＳＡ３，…，ＳＡｍでデータ読出が行なわれる。これにより、全センスアンプＳＡ１〜ＳＡｍからデータ信号Ｑ０〜Ｑｍが出力される。

また、信号ＳＡＥＦが「Ｈ」レベルに立ち上げられると、信号ＲＤＭが「Ｌ」レベルに立ち下げられ、フリップフロップ５５の入力信号（「Ｌ」レベル）が出力されて信号ＲＤＰが「Ｌ」レベルになり、カウンタ７６がリセットされる。

この実施の形態２では、低速読出モードでは、トランジスタ５のゲートに高電圧Ｖｐｐの代わりに外部電源電圧ＶＣＣを印加し、まず偶数番のセンスアンプＳＡ０，ＳＡ２，…，ＳＡ（ｍ−１）で読出動作を行ない、次に奇数番のセンスアンプＳＡ１，ＳＡ３，…，ＳＡｍで読出動作を行なう。２回の読出動作の各々でソース線ＳＬの電位上昇が発生するが、ソース線ＳＬに放電される電荷量は１回で読出動作を行なう場合の１／２になる。したがって、トランジスタ５のゲートに外部電源電圧ＶＣＣを与えてトランジスタ５の抵抗値が高くなっても、ソース線ＳＬの電位上昇は１回で読出動作を行なう場合と同程度以下になる。また、低速読出モードでは、高電圧Ｖｐｐを発生しないので、チャージポンプ回路１７の消費電流を低減できる。

なお、分割読出動作により外面上、クロック信号ＣＬＫの立ち上がりエッジから見たアクセス時間は遅くなるが、元々、低速読出モードでは動作周波数は低くてよいので、アクセス時間が遅くなることは問題にはならない。また、必要最小限の箇所（ビット線ＢＬからセンスアンプＳＡ）のみ複数回動かすだけなので、リード電流の交流成分増加も最小限に留まる。

また、この実施の形態２では、２回に分けて読出動作を行なったが、３回以上に分けて読出動作を行なってもよい。

[実施の形態３]
図１３は、この発明の実施の形態３によるフラッシュメモリの構成を示す回路ブロック図であって、図１と対比される図である。図１３において、このフラッシュメモリが図１のフラッシュメモリと異なる点は、参照電圧源１６が信号ＩＲＥによって制御され、リード制御回路８０が追加され、センスアンプ制御回路１５がセンスアンプ制御回路８１で置換され、各メモリマットＭＡＴにスイッチ（ＳＷ）８２が追加されている点である。参照電圧源１６は、信号ＩＲＥが「Ｈ」レベルの場合に活性化されて参照電圧ＶＲを生成し、信号ＩＲＥが「Ｌ」レベルの場合は非活性化される。

また、４つのメモリマットＭＡＴ０〜ＭＡＴ３に共通の主電圧線ＭＶＬが設けられ、４つのメモリマットＭＡＴ０〜ＭＡＴ３に対応して副電圧線ＶＬ０〜ＶＬ３が設けられている。主電圧線ＭＶＬの一方端は、参照電圧源１６の出力電圧ＶＲを受ける。各副電圧線ＶＬは、対応のセンスアンプ帯１のセンスアンプＳＡ０〜ＳＡｍを横切るように設けられている。各スイッチ８２は、対応の副電圧線ＶＬの一方端と主電圧線ＭＶＬとの間に接続される。各スイッチ８２は、対応のセンスアンプ制御回路８１の出力信号によって制御され、対応のメモリマットＭＡＴが選択された場合に導通状態にされる。

図１４は、リード制御回路８０の構成を示す回路ブロック図であって、図６と対比される図である。図１４において、リード制御回路８０は、リード制御回路４６にインバータ７０，９７，９８，１０１〜１０３、遅延回路７１，９０、ＡＮＤゲート９９、ゲート回路１００を追加し、ＡＮＤゲート５８，５９を除去したものである。

インバータ７０、遅延回路７１、およびゲート回路７２は、パルス発生回路を構成し、信号ＣＡＤの立下りエッジに応答して遅延回路７１の遅延時間だけ「Ｌ」レベルになる信号ＣＡＤＰを出力する。信号ＣＡＤＰは、フリップフロップ５５のセット端子（／Ｓ）に入力される。フリップフロップ５５の出力信号は、インバータ５６，５７で遅延されて信号ＲＤＰＦとなる。信号ＲＰＤＦは、遅延回路９０とＡＮＤゲート９９の第１入力端子とに入力されるとともに、インバータ１０２，１０３で遅延されて信号ＲＤＰとなる。

遅延回路９０は、リングオシレータ９１、カウンタ９２、デコーダ９３、およびフリップフロップ９４を含む。リングオシレータ９１は、信号ＲＤＰＦが「Ｈ」レベルの場合に活性化され、所定周波数のクロック信号を出力する。カウンタ９２は、リングオシレータ９１の出力クロック信号のパルス数をカウントし、そのカウント値を示す複数ビットの信号を出力する。また、カウンタ９２は、信号ＲＤＰＦの立下りエッジに応答してリセットされる。デコーダ９３は、カウンタ９２の出力信号を受け、カウンタ９２のカウント値が予め定められた値である場合に信号ＤＥを「Ｌ」レベルにする。

フリップフロップ９４は、２つのＮＡＮＤゲート９５，９６を含み、デコーダ９３の出力信号ＤＥの立下りエッジによってセットされて信号ＤＬＹを「Ｈ」レベルにし、信号ＲＤＰＦの立下りエッジによってリセットされて信号ＤＬＹを「Ｌ」レベルにする。信号ＤＬＹは、インバータ９７，９８で遅延されてＡＮＤゲート９９の第２入力端子に入力される。

また、ＡＮＤゲート５４の出力信号は、ＡＮＤゲート９９の第３入力端子に入力される。ＡＮＤゲート９９の出力信号は、ＡＮＤゲート５９の出力信号の代わりにゲート回路６０に入力される。ゲート回路１００およびインバータ１０１は、信号ＬＰＲＤＭの反転信号と信号ＲＤＰＦとの論理和信号ＩＲＥを出力する。信号ＩＲＥは、参照電圧源１６に入力される。通常の読出動作モードでは、外部制御信号ＬＰＲＤＭは「Ｌ」レベルにされるので、信号ＩＲＥは「Ｈ」レベルに固定されて参照電圧源１６が活性化される。信号ＲＤＰ，ＲＤＭは、各センスアンプ制御回路８２に入力される。

図１５は、センスアンプ制御回路８１の構成を示す回路ブロック図であって、図７と対比される図である。図１５において、センスアンプ制御回路８１がセンスアンプ制御回路４７と異なる点は、制御信号発生回路２６からマット選択信号ＭＳｘ（ただし、ｘは０，１，２，または３である）が出力され、ＡＮＤゲート８３およびゲート回路８４が追加されている点である。

マット選択信号ＭＳｘは、アドレス信号ＡＤＤ０〜ＡＤＤｉによってマットＭＡＴｘが選択された場合に「Ｈ」レベルになり、それ以外の場合は「Ｌ」レベルになる信号である。ＡＮＤゲート８３は、信号ＭＳｘ，ＲＤＰの論理積信号を出力する。ゲート回路８４は、信号ＬＰＲＤＭの反転信号とＡＮＤゲート８３の出力信号との論理和信号を出力する。

スイッチ８２は、主電圧線ＭＶＬと対応の副電圧線ＶＬｘ（ただし、ｘは０，１，２，または３である）との間に並列接続されたＰチャネルＭＯＳトランジスタ８５およびＮチャネルＭＯＳトランジスタ８６と、インバータ８７とを含む。ゲート回路８４の出力信号は、トランジスタ８６のゲートに直接入力されるとともに、インバータ８７を介してトランジスタ８５のゲートに入力される。信号ＬＰＲＤＭ，ＲＤＰ，ＭＳｘがともに「Ｈ」レベルの場合は、トランジスタ８５，８６が導通し、参照電圧ＶＲが各センスアンプＳＡに与えられる。また、信号ＬＰＲＤＭが「Ｌ」レベルの場合は、信号ＲＤＰ，ＭＳｘに関係なく、トランジスタ８５，８６が導通し、参照電圧ＶＲが各センスアンプＳＡに与えられる。

図１６は、このフラッシュメモリの低速読出モード時の動作を示すタイムチャートである。図１６において、クロック信号ＣＬＫの立ち上がりエッジにおいて外部制御信号ＢＳＤＲＹが「Ｈ」レベルにされ、かつ外部制御信号ＭＳＮが「Ｌ」レベルにされると、読出要求があったと判断して外部アドレス信号ＡＤＤ０〜ＡＤＤｉが取り込まれるとともに、読出動作が開始される（時刻ｔ０）。

外部アドレス信号ＡＤＤ０〜ＡＤＤｉによって指定された制御ゲート線ＣＧＬが「Ｈ」レベルに立ち上げられるとともに、信号ＣＡＤＰが「Ｌ」レベルに立ち下げられる。信号ＣＡＤＰが「Ｌ」レベルに立ち下げられると、フリップフロップ５５がセットされて信号ＲＤＰＦ，ＲＤＰ，ＩＲＥが「Ｈ」レベルに立ち上げられる。信号ＩＲＥが「Ｈ」レベルに立ち上げられると、参照電圧源１６が活性化される。また、信号ＲＤＰが「Ｈ」レベルに立ち上げられると、選択されたメモリマットＭＡＴのスイッチ８２が導通し、そのスイッチ８２に対応する副電圧線ＶＬの電圧が上昇し始める。

また、信号ＲＤＰＦが「Ｈ」レベルに立ち上げられると、リングオシレータ９１が活性化され、所定時間Ｔｄ後にデコーダ９３の出力信号ＤＥが１クロック周期だけ「Ｌ」レベルに立ち下げられる。時間Ｔｄは、副電圧線ＶＬの電圧が飽和し、安定するために必要な時間に予め設定されている。信号ＤＥが「Ｌ」レベルに立ち下げられると、フリップフロップ９４がセットされ、信号ＤＬＹ，ＲＤＭが「Ｈ」レベルに立ち上げられる。

信号ＲＤＭが「Ｈ」レベルに立ち上げられると、プリチャージ信号ＰＣが所定時間だけ「Ｌ」レベルに立ち下げられ、次いで信号ＳＡＥＦおよびセンスアンプ活性化信号ＳＡＥが所定時間だけ「Ｈ」レベルに立ち上げられ、センスアンプＳＡ０〜ＳＡｍでデータ読出が行なわてデータ信号Ｑ０〜Ｑｍが出力される。また、信号ＳＡＥＦが「Ｌ」レベルに立ち下げられると、信号ＲＤＰＦ，ＲＤＰ，ＩＲＥ，ＲＤＭ，ＤＬＹが「Ｌ」レベルにリセットされる。

この実施の形態３では、低速読出モードでは、参照電流ＩＲが必要な期間のみ参照電圧源１６を活性化させるので、消費電流の低減化を図ることができる。ただし、参照電圧ＶＲの立ち上がりが遅いと、直流電流成分が増加するので、選択されたメモリマットＭＡＴのみに参照電圧ＶＲを供給することにより、参照電圧源１６の負荷を削減し（本実施の形態３では、１／４に削減）、参照電圧ＶＲの立ち上がりを迅速化している。また、参照電圧ＶＲの立ち上がりの途中で読出動作を行なうと、正確な読出動作を行なえないので、クロック信号ＣＬＫの立ち上がりから所定時間経過後にセンスアンプＳＡを活性化させている。

[実施の形態４]
図１７は、この発明の実施の形態４によるフラッシュメモリの構成を示す回路ブロック図であって、図１３と対比される図である。図１７において、このフラッシュメモリが図１３のフラッシュメモリと異なる点は、各副電圧線ＶＬに対応してスイッチ（ＳＷ）１０５が追加され、比較回路１０６が追加され、リード制御回路８０がリード制御回路１０７で置換されている点である。各スイッチ１０５は、対応の副電圧線ＶＬの他方端と比較回路１０６の入力ノード１０６ａとの間に接続され、対応のスイッチ８２と一緒に導通または非導通にされる。

比較回路１０６は、図１８に示すように、電源電圧Ｖｄｄのラインと接地電圧ＧＮＤのラインとの間に直列接続された定電流源１１０およびＮチャネルＭＯＳトランジスタ１１１，１１２と、インバータ１１３とを含む。定電流源１１０は、一定の比較電流ＩＣを流す。トランジスタ１１１のゲート（比較回路１０６の入力ノード１０６ａ）は、スイッチ１０５を介して副電圧線ＶＬに接続される。トランジスタ１１２のゲートは、リード制御回路１０７の出力信号ＲＤＰを受ける。インバータ１１３は、定電流源１１０とトランジスタ１１１の間のノードＮ３の電圧がしきい値電圧よりも低い場合は信号ＩＣＭＰを「Ｈ」レベルにし、ノードＮ３の電圧がしきい値電圧よりも高い場合は信号ＩＣＭＰを「Ｌ」レベルにする。

信号ＲＤＰが「Ｈ」レベルの期間において、選択された副電圧線ＶＬの電圧ＶＲＦが所定の電圧よりも低い場合は、トランジスタ１１１，１１２に流れる参照電流ＩＲが比較電流ＩＣよりも小さくなり、ノードＮ３が「Ｈ」レベルになって信号ＩＣＭＰは「Ｌ」レベルになる。選択された副電圧線ＶＬの電圧ＶＲＦが所定の電圧に到達すると、トランジスタ１１１，１１２に流れる参照電流ＩＲが比較電流ＩＣよりも大きくなり、ノードＮ３が「Ｌ」レベルになって信号ＩＣＭＰは「Ｈ」レベルになる。したがって、信号ＩＣＭＰが「Ｈ」レベルになると、センスアンプＳＡの活性化が可能となる。

図１９は、リード制御回路１０７の構成を示す回路ブロック図であって、図１４と対比される図である。図１９において、リード制御回路１０７がリード制御回路８０と異なる点は、インバータ９７，９８がＡＮＤゲート１１４と置換されている点である。ＡＮＤゲート１１４は、遅延回路９０の出力信号ＤＬＹと比較回路１０６の出力信号ＩＣＭＰとの論理積信号を生成する。ＡＮＤゲート１１４の出力信号は、インバータ９８の出力信号の代わりにＡＮＤゲート９９に入力される。

図２０は、このフラッシュメモリの低速読出モード時の動作を示すタイムチャートである。図２０において、クロック信号ＣＬＫの立ち上がりエッジにおいて外部制御信号ＢＳＤＲＹが「Ｈ」レベルにされ、かつ外部制御信号ＭＳＮが「Ｌ」レベルにされると、読出要求があったと判断して外部アドレス信号ＡＤＤ０〜ＡＤＤｉが取り込まれるとともに、読出動作が開始される（時刻ｔ０）。

外部アドレス信号ＡＤＤ０〜ＡＤＤｉによって指定された制御ゲート線ＣＧＬが「Ｈ」レベルに立ち上げられるとともに、信号ＣＡＤＰが「Ｌ」レベルに立ち下げられる。信号ＣＡＤＰが「Ｌ」レベルに立ち下げられると、フリップフロップ５５がセットされて信号ＲＤＰＦ，ＲＤＰ，ＩＲＥが「Ｈ」レベルに立ち上げられる。信号ＩＲＥが「Ｈ」レベルに立ち上げられると、参照電圧源１６が活性化される。また、信号ＲＤＰが「Ｈ」レベルに立ち上げられると、選択されたメモリマットＭＡＴのスイッチ８２，１０５が導通し、そのスイッチ８２，１０５に対応する副電圧線ＶＬの電圧ＶＲＦが上昇し始める。また、信号ＲＤＰが「Ｈ」レベルに立ち上げられると、比較回路１０６が活性化され、電圧ＶＲＦがまだ低いので、信号ＩＣＭＰが「Ｌ」レベルに立ち下げられる。

また、信号ＲＤＰＦが「Ｈ」レベルに立ち上げられると、リングオシレータ９１が活性化され、所定時間Ｔｄ１後にデコーダ９３の出力信号ＤＥが１クロック周期だけ「Ｌ」レベルに立ち下げられる。時間Ｔｄ１は、副電圧線ＶＬの電圧ＶＲＦが飽和し、安定するために必要な標準の時間に予め設定されている。信号ＤＥが「Ｌ」レベルに立ち下げられると、フリップフロップ９４がセットされ、信号ＤＬＹが「Ｈ」レベルに立ち上げられる。このとき、電圧ＶＲＦが既に所定の電圧に上昇していれば、直ぐに信号ＲＤＭが「Ｈ」レベルに立ち上げられるが、図２０では、電圧ＶＲＦが未だ所定の電圧に到達していないので、電圧ＶＲＦが所定の電圧になるまで待機する。

電圧ＶＲＦが所定の電圧に到達すると、図１８のノードＮ３が「Ｌ」レベルになり、信号ＩＣＭＰが「Ｈ」レベルに立ち上げられ、信号ＲＤＭが「Ｈ」レベルに立ち上げられる。信号ＲＤＭが「Ｈ」レベルに立ち上げられると、プリチャージ信号ＰＣが所定時間だけ「Ｌ」レベルに立ち下げられ、次いで信号ＳＡＥＦおよびセンスアンプ活性化信号ＳＡＥが所定時間だけ「Ｈ」レベルに立ち上げられ、センスアンプＳＡ０〜ＳＡｍでデータ読出が行なわてデータ信号Ｑ０〜Ｑｍが出力される。また、信号ＳＡＥＦが「Ｌ」レベルに立ち下げられると、信号ＲＤＰＦ，ＲＤＰ，ＩＲＥ，ＲＤＭ，ＤＬＹが「Ｌ」レベルにリセットされる。

この実施の形態４では、低速読出モードでは、参照電流ＩＲが必要な期間のみ参照電圧源１６を活性化させるので、消費電流の低減化を図ることができる。ただし、参照電圧ＶＲの立ち上がりが遅いと、直流電流成分が増加するので、選択されたメモリマットＭＡＴのみに参照電圧ＶＲを供給することにより、参照電圧源１６の負荷を削減し（本実施の形態３では、１／４に削減）、参照電圧ＶＲの立ち上がりを迅速化している。

また、参照電圧ＶＲの立ち上がりの途中で読出動作を行なうと、正確な読出動作を行なえないので、参照電圧ＶＲが所定の電圧に到達してからセンスアンプＳＡを活性化させている。すなわち、通常は遅延回路９０の遅延時間Ｔｄ１の範囲内で参照電圧ＶＲが十分立ち上がるが、製造プロセス、電源電圧、温度が想定範囲外に変動した場合、参照電圧ＶＲが遅延時間Ｔｄ１内に立ち上がらない可能性がある。本実施の形態４では、そのような場合でも、正確な読出動作を行なうことができる。

なお、この実施の形態４では、１種類の参照電圧源１６を使用する場合について説明したが、複数種類の参照電圧源が使用されている場合は、複数種類の参照電圧の各々が所定の電圧に到達してからセンスアンプＳＡを活性化させるとよい。

図２１は、実施の形態４の変更例を示す回路ブロック図であって、図１９と対比される図である。図２１において、このフラッシュメモリでは、リード制御回路１０７がリード制御回路１１５で置換される。リード制御回路１１５は、リード制御回路１０７の遅延回路９０およびＡＮＤゲート１１４をフリップフロップ１１６で置換したものである。

フリップフロップ１１６の入力端子（Ｄ）には、電源電圧Ｖｄｄ（「Ｈ」レベル）が印加される。フリップフロップ１１６の出力信号は、ＡＮＤゲート１１４の出力信号の代わりにＡＮＤゲート９９に入力される。信号ＩＣＭＰはフリップフロップ１１６のクロック端子に入力され、信号ＲＤＰＦはフリップフロップ１１６のリセット端子（／Ｒ）に入力される。信号ＩＣＭＰが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、フリップフロップ１１６の出力信号は「Ｈ」レベルになる。したがって、この変更例では、遅延回路９０の遅延時間Ｔｄ１に関係無く、常に、参照電圧ＶＲが所定の電圧になった後にセンスアンプＳＡが活性化される。

[実施の形態５]
図２２は、この発明の実施の形態５によるフラッシュメモリの構成を示す回路ブロック図であって、図１７と対比される図である。図２２において、このフラッシュメモリが図１７のフラッシュメモリと異なる点は、チャージポンプ回路１７が信号ＩＲＥによって制御され、ＡＮＤゲート１２０が追加され、リード制御回路１０７がリード制御回路１２１で置換されている点である。

チャージポンプ回路１７は、参照電圧源１６と同様に、信号ＩＲＥが「Ｈ」レベルの場合に活性化され、信号ＩＲＥが「Ｌ」レベルの場合に非活性化される。また、チャージポンプ回路１７は、高電圧Ｖｐｐが目標電圧よりも低い場合は信号ＰＣＭＰを「Ｌ」レベルにし、高電圧Ｖｐｐが目標電圧に到達した場合は信号ＰＣＭＰを「Ｈ」レベルにする。ＡＮＤゲート１２０は、チャージポンプ回路１７の出力信号ＰＣＭＰと比較回路１０７の出力信号ＩＣＭＰとの論理積信号ＣＭＰＡをリード制御回路１２１に与える。

図２３は、リード制御回路１２１の構成を示す回路ブロック図であって、図１９と対比される図である。図２３において、リード制御回路１２１がリード制御回路１０７と異なる点は、信号ＩＣＭＰの代わりに信号ＣＭＰＡがＡＮＤゲート１１４に入力される点である。したがって、信号ＲＤＭは、高電圧Ｖｐｐが目標電圧に到達し、かつ参照電圧ＶＲが所定の電圧に到達した後に、「Ｈ」レベルに立ち上げられる。

図２４は、このフラッシュメモリの低速読出モード時の動作を示すタイムチャートである。図２４において、クロック信号ＣＬＫの立ち上がりエッジにおいて外部制御信号ＢＳＤＲＹが「Ｈ」レベルにされ、かつ外部制御信号ＭＳＮが「Ｌ」レベルにされると、読出要求があったと判断して外部アドレス信号ＡＤＤ０〜ＡＤＤｉが取り込まれるとともに、読出動作が開始される（時刻ｔ０）。

外部アドレス信号ＡＤＤ０〜ＡＤＤｉによって指定された制御ゲート線ＣＧＬが「Ｈ」レベルに立ち上げられるとともに、信号ＣＡＤＰが「Ｌ」レベルに立ち下げられる。信号ＣＡＤＰが「Ｌ」レベルに立ち下げられると、フリップフロップ５５がセットされて信号ＲＤＰＦ，ＲＤＰ，ＩＲＥが「Ｈ」レベルに立ち上げられる。信号ＩＲＥが「Ｈ」レベルに立ち上げられると、参照電圧源１６およびチャージポンプ回路１７が活性化される。

また、信号ＲＤＰが「Ｈ」レベルに立ち上げられると、選択されたメモリマットＭＡＴのスイッチ８２，１０５が導通し、そのスイッチ８２，１０５に対応する副電圧線ＶＬの電圧ＶＲＦが上昇し始める。また、信号ＲＤＰが「Ｈ」レベルに立ち上げられると、比較回路１０６が活性化され、電圧ＶＲＦが未だ低いので、信号ＩＣＭＰが「Ｌ」レベルに立ち下げられる。また、チャージポンプ回路１７が活性化されると高電圧Ｖｐｐが上昇し始めるが、高電圧Ｖｐｐのレベルが未だ低いので、信号ＰＣＭＰが「Ｌ」レベルに立ち下げられる。また、信号ＩＣＭＰ，ＰＣＭＰの論理積信号ＣＭＰＡも「Ｌ」レベルに立ち下げられる。

また、信号ＲＤＰＦが「Ｈ」レベルに立ち上げられると、リングオシレータ９１が活性化され、所定時間Ｔｄ１後にデコーダ９３の出力信号ＤＥが１クロック周期だけ「Ｌ」レベルに立ち下げられる。時間Ｔｄ１は、副電圧線ＶＬの電圧ＶＲＦが飽和し、安定するために必要な標準の時間に予め設定されている。信号ＤＥが「Ｌ」レベルに立ち下げられると、フリップフロップ９４がセットされ、信号ＤＬＹが「Ｈ」レベルに立ち上げられる。このとき、電圧ＶＲＦ，Ｖｐｐが既に所定の電圧に上昇していれば、直ぐに信号ＲＤＭが「Ｈ」レベルに立ち上げられるが、図２４では、電圧ＶＲＦ，Ｖｐｐが未だ所定の電圧に到達していないので、電圧ＶＲＦ，Ｖｐｐが所定の電圧になるまで待機する。

電圧ＶＲＦが所定の電圧に到達すると、図１８のノードＮ３が「Ｌ」レベルになり、信号ＩＣＭＰが「Ｈ」レベルに立ち上げられる。次いで、高電圧Ｖｐｐが目標電圧に到達すると、信号ＰＣＭＰ，ＣＭＰＡが「Ｈ」レベルに立ち上げられる。信号ＲＤＭが「Ｈ」レベルに立ち上げられると、プリチャージ信号ＰＣが所定時間だけ「Ｌ」レベルに立ち下げられ、次いで信号ＳＡＥＦおよびセンスアンプ活性化信号ＳＡＥが所定時間だけ「Ｈ」レベルに立ち上げられ、センスアンプＳＡ０〜ＳＡｍでデータ読出が行なわてデータ信号Ｑ０〜Ｑｍが出力される。また、信号ＳＡＥＦが「Ｌ」レベルに立ち下げられると、信号ＲＤＰＦ，ＲＤＰ，ＩＲＥ，ＲＤＭ，ＤＬＹが「Ｌ」レベルにリセットされる。

この実施の形態５では、低速読出モードでは、参照電流ＩＲおよび高電圧Ｖｐｐが必要な期間のみ参照電圧源１６およびチャージポンプ回路１７を活性化させるので、消費電流の低減化を図ることができる。ただし、参照電圧ＶＲの立ち上がりが遅いと、直流電流成分が増加するので、選択されたメモリマットＭＡＴのみに参照電圧ＶＲを供給することにより、参照電圧源１６の負荷を削減し（本実施の形態３では、１／４に削減）、参照電圧ＶＲの立ち上がりを迅速化している。

また、参照電圧ＶＲおよび高電圧Ｖｐｐの立ち上がりの途中で読出動作を行なうと、正確な読出動作を行なえないので、参照電圧ＶＲおよび高電圧Ｖｐｐが所定の電圧に到達してからセンスアンプＳＡを活性化させている。すなわち、通常は遅延回路９０の遅延時間Ｔｄ１の範囲内で参照電圧ＶＲおよび高電圧Ｖｐｐが十分立ち上がるが、製造プロセス、電源電圧、温度が想定範囲外に変動した場合、参照電圧ＶＲおよび高電圧Ｖｐｐが遅延時間Ｔｄ１内に立ち上がらない可能性がある。本実施の形態５では、そのような場合でも、正確な読出動作を行なうことができる。

なお、この実施の形態５では、１種類の参照電圧源１６と１種類のチャージポンプ回路１７を使用する場合について説明したが、複数種類の参照電圧源と複数種類のチャージポンプ回路が使用されている場合は、複数種類の参照電圧および複数種類の高電圧の各々がが所定の電圧に到達してからセンスアンプＳＡを活性化させるとよい。

図２５は、実施の形態５の変更例を示す回路ブロック図であって、図２１と対比される図である。図２５において、このフラッシュメモリでは、リード制御回路１２１がリード制御回路１２３で置換される。リード制御回路１１５ではフリップフロップ１１６のクロック端子に信号ＩＣＭＰが入力されるが、リード制御回路１２３ではフリップフロップ１１６のクロック端子に信号ＣＭＰＡが入力される。したがって、この変更例では、常に、参照電圧ＶＲおよび高電圧Ｖｐｐが所定の電圧になった後にセンスアンプＳＡが活性化される。

なお、上記実施の形態１〜５では、スプリットゲート型メモリセルＭＣを備えたフラッシュメモリについて説明したが、本願発明はフローティングゲート型メモリセルＭＣを備えたフラッシュメモリにも適用可能である。すなわち、スプリットゲート型のフラッシュメモリでは、制御ゲート線ＣＧＬおよびメモリゲート線ＭＧＬ間のカップリング容量７によってメモリゲート線ＭＧＬの電位上昇が発生するが、フローティングゲート型のフラッシュメモリでは、隣接する２本のワード線（読出制御線）間のカップリング容量によってワード線の電位上昇が発生する。近年、メモリの高集積化に伴ってワード線のピッチが小さくなっているので、隣接する２本のワード線のうちの一方のワード線から他方のワード線に発生するノイズの影響は増大している。したがって、本願発明をフローティングゲート型のフラッシュメモリに適用することも有効である。

また、上記実施の形態１〜５を適宜組み合わせてもよいことは言うまでもない。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ センスアンプ帯、ＳＡ センスアンプ、ＭＡＴ メモリマット、ＭＢ メモリブロック、ＭＣ メモリセル、２ メモリトランジスタ、３ アクセストランジスタ、ＭＧＬ メモリゲート線、ＣＧＬ 制御ゲート線、ＢＬ ビット線、ＳＬ ソース線、４〜６，３８，３９，８６，１１１，１１２ ＮチャネルＭＯＳトランジスタ、７ カップリング容量、１０ 入力バッファ、１１ 制御回路、１２ プリデコーダ／ＣＧドライバ、１３ アドレスラッチ／デコード回路、１４、１９，２０，２２〜２４，２８，２９ バッファ、１５，４７，６４，８１ センスアンプ制御回路、１６ 参照電圧源、１７ チャージポンプ回路、１８ ＭＧ／ＳＬ制御回路、２１ ＭＧ／ＳＬドライバ、２５ 出力バッファ、２６ 制御信号発生回路、２７ 遅延制御回路、３０，３１，４８ セレクタ、３２〜３７，８５ ＰチャネルＭＯＳトランジスタ、４０，５２，５６，５７，６１，７０，７５，７８，７９、８７，９７，９８，１０１〜１０３，１１３ インバータ、４１ 増幅器、４５，６２，８２，１０５ スイッチ、４６，６３，８０，１０７，１１５，１２１，１２２ リード制御回路、５０，６０，６９Ａ，７２，７４，７７，８４，１００ ゲート回路、５１ ラッチ回路、５３ ＯＲゲート、５４，５８，５９，６５〜６８，８３，９９，１１４ ＡＮＤゲート、５５，９４，１１６ フリップフロップ、７１，９０ 遅延回路、７６，９２ カウンタ、９１ リングオシレータ、９３ デコーダ、６９Ｂ，９５，９６ ＮＡＮＤゲート、ＭＶＬ 主電圧線、ＶＬ 副電圧線、１０６ 比較回路、１１０ 定電流源。

Claims (1)

1. 通常の読出動作を行なう第１の読出モードと、前記第１の読出モードよりも低消費電力で読出動作を行なう第２の読出モードとを有する不揮発性半導体記憶装置であって、
   複数行複数列に配置された複数のメモリセルを含み、前記複数のメモリセルは予め複数のメモリセルグループに分割され、各メモリセルグループは予めＮ個（ただし、Ｎは２以上の整数である）のサブグループに分割され、各サブグループはＭ個（ただし、Ｍは自然数である）のメモリセルを含むメモリブロックと、
   外部アドレス信号に従って前記複数のメモリセルグループのうちのいずれかのメモリセルグループを選択する選択回路と、
   前記第１の読出モード時は、前記選択回路によって選択されたメモリセルグループに属するＮ×Ｍ個のメモリセルからデータを読み出し、前記第２の読出モード時は、前記選択回路によって選択されたメモリセルグループに属する前記Ｎ個のサブグループを１個ずつ順次選択し、選択した各サブグループに属するＭ個のメモリセルからデータを読み出す読出回路とを備え、
   各メモリセルはメモリトランジスタを含み、
   前記メモリブロックは、各メモリトランジスタのソースに接続されたソース線を含み、
   さらに、前記ソース線と基準電圧のラインとの間に接続されたトランジスタと、
   電源電圧よりも高い内部電圧を生成するチャージポンプ回路と、
   前記第１の読出モード時は前記内部電圧を前記トランジスタのゲートに与えて前記トランジスタを導通させ、前記第２の読出モード時は前記電源電圧を前記トランジスタのゲートに与えて前記トランジスタを導通させる切換回路とを備え、
   前記読出回路は、前記選択回路によって選択されたメモリセルのメモリトランジスタのドレインに読出電圧を印加し、そのメモリトランジスタに流れる電流と参照電流とを比較し、比較結果に基づいて前記メモリトランジスタの記憶データを読み出す、不揮発性半導体記憶装置。

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