JP2006202412A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、装置内部での電源電圧の低下を防止し、安定して記憶領域からのデータの読み出しが可能な半導体記憶装置を提供する。
【解決手段】 電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、記憶領域の読み出し時における半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部38と、電圧判定部38の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部45と、を備えている。
【選択図】 図1
【解決手段】 電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、記憶領域の読み出し時における半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部38と、電圧判定部38の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部45と、を備えている。
【選択図】 図1
Description
本発明は、電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置に関し、更に、当該半導体記憶装置を搭載したICモジュールやICカードに関し、特に、これらの消費電力調整機能(パワーマネージメント機能)に関する。
電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域を持つ不揮発性半導体記憶装置の一つとして、例えば、フラッシュメモリが挙げられる。図8に、フラッシュメモリの代表的なセルの構造図を示す。このセルは1セル当たり1ビット(2値)または3値以上のデータ記憶が可能な構成であり、コントロールゲート51、フローティングゲート52、ソース53、ドレイン54からなり、フローティングゲート型電解効果トランジスタと呼ばれる。また、ソース53がある一定数分(例えばブロック)のメモリセルに対して共通に設けられている。このようなメモリセルからなるメモリブロックは、図9に示すように、n×m個のメモリセルをアレイ状に配列し、メモリセル各列のm個のコントロールゲートと各別に接続されたm本のワード線と、メモリセル各行のn個のドレインと各別に接続されたn本のビット線を備えて構成されている。
メモリブロックを用いて構成されるメモリアレイ(メモリアレイブロック)の構成例を図10に示す。各メモリアレイは夫々、図9に示すメモリブロック1からkを備えて構成されている。図10は、メモリブロック1からkにおいて各ワード線を共通に用いる場合を示しており、各ワード線が、各メモリブロックにおいて対応する行のメモリセルのコントロールゲート夫々と接続するように配置してある。
次に、このようなフラッシュメモリの動作について簡単に述べる。メモリセルへのデータの書き込みは、選択されたワード線からコントロールゲートに高電圧(例えば12V)、同様に選択されたビット線からドレインに高電圧(例えば7V)、ソースに低電圧(例えば0V)を印加し、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲートに注入することにより行う。
一方、メモリセルのデータの消去は、コントロールゲートに低電圧(例えば0V)、ドレインに低電圧(例えば0V)、ソースに高電圧(例えば12V)を印加し、フローティングゲート・ソース間に高電界を発生させ、トンネル現象を利用してフローティングゲート内の電子をソース側に引き抜くことにより行う。
フラッシュメモリでは、メモリセルのフローティングゲート内の電子の多寡によってメモリセルを構成するフローティングゲート型電解効果トランジスタの閾値電圧が変化し、書き込み状態で閾値電圧が高く、消去状態で閾値電圧が低くなり、データの記憶が行われる。
更に、メモリセルからのデータの読み出しは、コントロールゲートに高電圧(例えば5V)、同様にドレインに低電圧(例えば1V)、ソースに低電圧(例えば0V)を印加し、この時にビット線に流れる閾値電圧の違いによるメモリセル電流の大小を内部のセンスアンプによって増幅して、データの「1」及び「0」の判定(2値データの場合)を行う。
ここで、書き込み時にドレインの電圧をコントロールゲートよりも低めに設定しているのは、書き込みを行わないメモリセルに対して寄生的な弱い書き込み(ソフトプログラム)を極力防ぐためである。これは、前述のように同じワード線或いは同じビット線に複数のメモリセルが共通して接続されているためである。
これに対し、ブロック選択デコーダを用いることにより、書き込みを行うメモリブロックのみに所望の電圧を印加することで、ソフトプログラムを防ぐ技術がある。
このようなメモリアレイの構成例を図11及び図12に示す。各メモリアレイは夫々、図9に示すメモリブロック1からkを備えて構成される。図11は、各グローバルワード線が、各メモリブロックにおいて、ブロック選択デコーダを介して、対応する行のメモリセルのコントロールゲート夫々と接続するように配置してある。更に、図12は、メモリブロック1からkにおいて各グローバルビット線を共通に用いる場合を示しており、各グローバルビット線が、各メモリブロックにおいて、ブロック選択デコーダを介して、対応する列のメモリセルのドレイン夫々と接続するように配置してある。
例えば、図11の構成において、メモリブロック1内のアドレスに対して書き込みを行う場合は、ブロック選択デコーダ1をイネーブル、他のブロック選択デコーダをディスエーブルにすることにより、メモリブロック1のワード線のみに高電圧を印加することができる。
このように、高信頼性を保ってフラッシュメモリへのデータの書き込み及び消去(以下、両動作を総称して単に「書き換え」と称す)を行うためには、印加する電源電圧の制御やブロック選択デコーダの制御等、非常に複雑な制御を必要とする。そのため最近のフラッシュメモリを搭載した半導体装置には、ユーザの使い勝手を良くするために、ステートマシンと呼ばれる制御回路を内蔵して、ユーザ側から見て自動的に書き換えを実現しているものが多い。
フラッシュメモリの具体的な構成例を図13に示す。フラッシュマクロ20は、メモリアレイ24、昇圧回路30、読み出し・書き込み・消去電圧発生回路21、フラッシュマクロ用制御回路44、センスアンプ25等を備えて構成される。
メモリアレイ24は、図10、図11または図12に示したメモリアレイによって構成される。図10または図12のワード線、または図11のグローバルワード線は、行デコーダ22と、図10または図11のビット線、または図12のグローバルビット線は、列デコーダ23と接続されている。
昇圧回路30は、データの読み出し時及び書き換え時に動作し、当該動作に必要な高電圧を発生する(例えば、読み出し時5V、書き込み及び消去時12V)。昇圧回路30の構成例を図14に示す。図13中の昇圧回路30は、図14中の昇圧回路30である。昇圧回路30は、発振回路36、駆動信号発生回路33、ポンプセル回路34、コンパレータ32、ダイオードチェーン35より構成される。電圧の昇圧はポンプセル回路34を駆動することにより行われる。この駆動信号PCLKは発振回路36の出力信号OSCを基に駆動信号発生回路33により発生される。コンパレータ32の一方には昇圧回路の出力V11よりダイオードチェーン35を介して降圧した電圧V12が入力される。またコンパレータ32の他方には基準電圧発生回路31により発生された電圧V13が入力される。前記基準電圧発生回路31は、電源電圧、温度、製造バラツキに殆ど影響されず一定電圧を出力する。電圧V12の電圧値は昇圧回路が所望の電圧(例えば5V)を出力したときに、電圧V13と同電圧になるようにダイオードチェーンと接続する。例えば、基準電圧回路31の出力電圧を2Vとすれば、ダイオードチェーン35はダイオードを5段にしてグランド(接地電位)側より数えて2段目と3段目の間と接続すれば良い。このとき電圧V12は電圧V11の2/5の電圧となるので2Vになる。コンパレータ32は電圧V12と電圧V13の電圧値を比較し、発振回路36の発振周波数を調節するバイアス信号BIASを出力する。発振周波数は昇圧回路30の出力電圧V11が上がるにつれて低下する。
読み出し・書き込み・消去電圧発生回路21は、昇圧回路30により昇圧された高電圧から、読み出し動作時及び書き換え動作時に必要な高電圧を発生する回路である。例えば、書き込み時のメモリセルのドレインに印加される高電圧(例えば7V)は、前記読み出し・書き込み・消去電圧発生回路21内にあるレギュレータ回路(図示せず)を介して降圧して発生させる。書き込み時のメモリセルのコントロールゲートに印加される電圧は、読み出し・書き込み・消去電圧発生回路21より行デコーダ22とワード線を介して、またドレインに印加される電圧は列デコーダ23とビット線を介して供給される。また、消去時のメモリセルのソースに印加される電圧は、読み出し・書き込み・消去電圧発生回路21より、ソース電圧切り替え回路39を介して供給される。また、制御回路41及び他の周辺回路(例えばセンスアンプ25)の電源(例えばVcc)は、昇圧回路30から生成されるこれら読み出し用電源及び書き換え用電源(例えばVpp)とは分離されている。
ここで、一般的なフラッシュメモリは、全ての動作に必要な電源(以下Vccと称す)と、書き換え動作時にのみ必要な電源(以下Vppと称す)の2種類の電源がある。メモリセルの書き換え動作時には、昇圧回路30により電源電圧Vccから高電圧(電源電圧Vpp)を発生させる。また、メモリセルの読み出し動作時に、例えば、電源電圧Vccが5Vより低い場合には、昇圧回路30により電源電圧Vccを昇圧して用いる。より詳細には、読み出し動作時にメモリセルのコントロールゲートに与えられる5Vは、電源電圧Vccが5Vより低い場合には(例えば3V)、昇圧回路30により高電圧(電源電圧Vpp)を発生させ(例えば5V)、読み出し・書き込み・消去電圧発生回路21内にあるレギュレータ回路(図示せず)にて平滑化し、行デコーダを介して供給される。また、最近のフラッシュメモリには、電源電圧Vccしかないものも発売されている。この場合、昇圧回路30には電源電圧Vccが供給され、電源電圧Vccを昇圧して所望の電圧を発生する。
フラッシュマクロ用制御回路44は、読み出し動作時及び書き換え動作時に、制御バスを介して昇圧回路30、読み出し・書き込み・消去電圧発生回路21、行デコーダ23a、列デコーダ23b、センスアンプ25、アドレスレジスタ27a、基準電圧回路31、読み出しデータレジスタ27b、書き込みデータレジスタ27cを所定のアルゴリズムに基づき制御する。
センスアンプ25は、メモリセルのデータ値の変換を行い、読み出しデータレジスタ27bに格納する。図15に、従来のセンスアンプの構成を示す。センスアンプ25−1から25−16は夫々、1ビットのデータ変換を行う。読み出し動作時、信号SENが高レベル(例えば3V)になると、センスアンプ25−1から25−16がイネーブルになる。尚、センスアンプ25は書き込み及び消去動作のベリファイ時にもイネーブルになる。尚、昇圧回路30と読み出し・書き込み・消去電圧発生回路21は、読み出しタイミング発生回路26によりイネーブルにしても良いが、読み出し動作の高速化のため、読み出し動作時及び読み出し待機時はイネーブルにし、5Vを発生しておく方が望ましい。
続いて、フラッシュメモリの書き換え動作及び読み出し動作について説明する。
先ず、フラッシュメモリの書き換え動作について説明する。フラッシュマクロ用制御回路44は、制御回路41より書き込みデータレジスタ27cに書き込みコマンドまたは消去コマンドが入力されると、昇圧回路30等を制御して、フラッシュメモリの書き換え動作を行う。尚、書き換え動作は、別途専用のレジスタを用意して実行しても構わないが、制御回路41が暴走時に誤書き込みの可能性があるので、2サイクル以上のコマンド方式にする方が好ましい。
詳細には、書き込み動作がスタートすると、先ず、書き込みデータを期待値として書き込みデータレジスタ27cに取り込む。次に、昇圧回路30と読み出し・書き込み・消去電圧発生回路21を順次イネーブル(動作可能)にし、読み出し・書き込み・消去電圧発生回路21が所望の電圧を出力できるまでの時間待ちを行い、電圧検出回路37により、所定ノードの電圧のチェックを行う。電圧レベルが所望の電圧より低い場合(例えば、電源電圧2.7V以下、昇圧回路の出力電圧が8.5V以下)、メモリセルに書き込み電圧の印加を行わず、「書き込み動作失敗」状態とする。前記電圧レベルが所望の電圧に達している場合は、メモリセルに書き込み電圧の印加を行う。続いて、メモリセルのデータ値はセンスアンプ25により、「1」と「0」のデータに変換され、読み出しデータレジスタ27bに格納される。制御回路41は、書き込みデータレジスタ27cと読み出しデータレジスタ27bとの比較を行う。比較結果が不一致の場合には、不一致となったメモリセルに対して、再度書き込み電圧の印加を行い、予め設定された印加回数の最大値 (例えば128回) 以内でベリファイがパスしなかった場合は、読み出し・書き込み・消去電圧発生回路21、昇圧回路30をディセーブル(動作不能)にして動作を終了し、「書き込み動作失敗」状態となる。ベリファイがパスした場合は、読み出し・書き込み・消去電圧発生回路21、昇圧回路30をディセーブル(動作不能)にして動作を終了し、「書き込み動作成功」状態となる。
次に、フラッシュメモリの読み出し動作について説明する。ここでは、電源電圧Vccが3Vの場合について説明する。フラッシュマクロ用制御回路44は、制御回路41よりフラッシュマクロ20に対して、データの読み出しの命令が実行されると、昇圧回路30等を制御して、フラッシュメモリの読み出し動作を行う。
詳細には、読み出し動作がスタートすると、先ず、アドレス信号を制御バスよりアドレスレジスタ27aに取り込む。このアドレス信号により、行デコーダ23a、列デコーダ23b、ブロック選択デコーダ23dを介してフラッシュメモリアレイ24内の所望のメモリセルを選択する。選択されたメモリセルのデータ値は、センスアンプ25により、「1」と「0」のデータに変換され、読み出しデータレジスタ27bに格納され、制御バスに出力される。
次に、供給電力に大きな制限があり、更に供給電力自身が不安定な使用環境での動作を要求される場合の例として、非接触ICカードに搭載されるICモジュールの構成について説明する。非接触ICカードは、スキー場のリフト券や衣料のタグに広く利用され、最近では公共機関の定期券等にも利用されている。代表的な非接触ICカードに搭載されるICモジュールの構成を図16に示す。ICカード用LSIの内部ブロックは、CPUコア40、非接触インターフェイス10、接触インターフェイス60及びアンテナ15からなる。非接触インターフェイス10は、整流回路11、変調回路12、復調回路13、クロック分離回路14、レギュレータ16、レギュレータ17及びプロトコル制御回路18から構成される。接触インターフェイス60は、UART61から構成される。CPUコア40は、通常のマイクロコンピュータの構成と殆ど同じであり制御回路41、ROM42、RAM43及びフラッシュマクロ20からなる。ROM42はプログラムを格納するものであり、RAM43はワーキングメモリとして演算中に使用される。フラッシュマクロ20はプログラムを格納、またはデータを保持するのに使用される。
外部からのアクセスは、アンテナ15より入出力される電磁波を変換することで得られる信号により行われる。メモリへのアクセスはプログラムによって行われる。一般的なICカード用LSIは1チップで構成されており、そのため外部から直接メモリをアクセスすることはできないようになっている。従って、メモリへの不正なアクセスはソフトウエアで制御することができ、メモリ内の情報に対する高い機密性を実現することができる。
次に、非接触ICカードに内装されるICモジュールの基本的動作について説明する。先ず、外部のリーダライタ装置(図示せず)より非接触ICカードの制御信号が電磁波に変換されて与えられる。非接触ICカードが電磁波に変換された制御信号を受信すると、非接触ICカード内部に埋め込まれたアンテナ15により電磁誘導が起きる。電磁誘導により発生した信号は、CPUコア40を動作させるための供給電力、クロック信号、制御信号に変換される。前記電磁誘導により発生した信号は、整流回路11に通すことにより正の電圧に変換され、更にレギュレータ16(Vppを発生)、レギュレータ17(Vccを発生)を介して平滑され、これを電力源としてCPUコア40に供給される。一般的なICモジュールの電源電圧(VppまたはVcc)は5Vまたは3Vである。また、前記電磁誘導により発生した信号は、クロック分離回路14により、内部クロックに変換される。内部クロックの周波数はおよそ1MHz〜15MHzである。更に、前記電磁誘導により発生した信号は、復調回路13を通して、プロトコル制御回路18に入力される。プロトコル制御回路18は、非接触ICカードの通信プロトコル(例えば近傍型非接触ICカードの場合、TypeA、TypeB、TypeC)の制御、及び制御回路41とデータの送受信を行う。制御回路41は、プロトコル制御回路18からのデータに基づき、ROM42、RAM43、フラッシュマクロ20を制御し演算等の処理を行う。CPUマクロコア内で演算された結果は、プロトコル制御回路18を介して、変調回路12により所定の帯域を持った交流信号に変換され、アンテナ15から電磁波が出力される。外部のリーダライタ装置は前記電磁波を受け取り、リーダライタ装置内の復調回路を通して信号に変換し、ICカードとの情報の授受を完了する。
尚、このような従来のフラッシュメモリでは、電源電圧に関係なく一度に書き込むビット数は一定であり、低い電源電圧で動作させる回路では、フラッシュメモリの書き換え動作時等、相対的に高い電源電圧を用いるときに消費電力が大きくなるという問題があった。
これに対し、不揮発性記憶装置の消費電力調整機能(パワーマネージメント機能)に係る技術には、一度に書き込むビット数を電源電圧に応じて変え、電源電圧の高低による消費電力を抑制する半導体記憶装置がある(例えば、特許文献1参照)。
しかしながら、上記特許文献1には、読み出し動作時における電流供給能力の制約や電源電圧の変動等については記載されておらず、電源電圧が変動した場合のきめ細かな対応が困難である。従来、不揮発性半導体記憶装置では、書き換え動作時における消費電力に対し、読み出し動作時における消費電力は小さいと考えられていた。しかし、近年、動作電源電圧が低電圧化する傾向にあり、特に、高速動作や並列処理を行う場合には、読み出し動作時においても、書き換え動作時と同様の問題が顕著になってきている。
具体的には、例えば、上述した非接触ICカードは、リーダライタが発生した磁場にICカードをかざすことで、給電、クロック供給、データ通信を行う。しかし、ICカードのかざし方によっては、ICカードとリーダタイタとの距離が遠くなったり、通信中にも距離が変わる場合がある。このように磁界強度が変動するような条件においては、電流供給能力の安定性が低くなってしまう。このような使用環境下では、電流供給能力を超えて電流を消費する動作、例えば、フラッシュメモリの書き換え動作を行うと、動作開始時には電源電圧が所望の電圧に到達していても、レギュレータ16、17が消費電流負荷に耐えられず、電源電圧の降下を引き起こし、昇圧回路30によって発生される高電圧が所望の電圧レベルまで昇圧できなくなり、書き込み動作が失敗するという場合があった。
同様に、不揮発性半導体記憶装置において、読み出し動作、特に、高速処理や並列処理を行う場合にも消費電流が大きくなり、電源電圧の電流供給能力が低下すると、消費電流が電源電圧の電流供給能力を超えてしまい、昇圧回路30によって発生される高電圧が所望の電圧レベルまで昇圧できなくなり、読み出し動作が失敗するという問題が顕著になってきている。また、揮発性半導体記憶装置においても、不揮発性半導体装置における問題と同様の問題が生じると考えられる。
更に、一般的な非接触ICカードでは、距離が遠くなる等して電源電圧の電力供給能力が低下し、読み出し動作が困難になった場合には、一旦動作を停止し、電圧の回復を待って再度読み出しを行う等の復帰処理を行っている。このことがICカードの利便性を低下させる要因にもなっており、読み出し動作を改善させることが課題となっている。
従って、電流供給能力の安定性が低くなるような動作環境下において、より安定して読み出し動作を行い、復帰処理が行われるのを低減し、要求される処理を確実に行うことができる半導体記憶装置が望まれている。このためには、読み出し動作には影響を与えず、且つ、電流供給能力を超えないよう消費電流のピークを抑制する必要がある。
本発明は、上記問題点に鑑みてなされたものであり、その第1の目的は、電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、装置内部での電源電圧の低下を防止し、安定して記憶領域からのデータの読み出しが可能な半導体記憶装置を提供することにある。また、その第2の目的は、半導体記憶装置を備えてなるICカードにおいて、外部からの電源供給能力に制約がある場合においても、安定して記憶領域からのデータの読み出しが可能なICカードを提供することにある。
この目的を達成するための本発明に係る半導体記憶装置は、電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、前記記憶領域の読み出し時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部と、を備えていることを特徴とする。
また、この目的を達成するための本発明に係る他の半導体記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域を有する半導体記憶装置において、前記記憶領域の読み出し時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部と、を備えていることを特徴とする。
上記何れかの本発明に係る半導体装置は、更に、電源電圧を昇圧して、前記記憶領域の読み出しに必要な電圧を発生する昇圧回路を備えていることを特徴とする。また、前記所定ノードの電圧は、前記昇圧回路の出力電圧であっても良いし、または、電源電圧であっても良いし、または、前記メモリセルに接続する少なくとも1つの信号線電圧であるのも好適である。更に、一度に読み出す前記出力データのビット数が、前記出力データの総ビット数の約数であっても良いし、または、一度に読み出す前記出力データのビット数が、2のべき乗であるのも好適である。更に、前記電圧判定部は、前記所定ノードの電圧を分圧する分圧回路と、一定電圧の基準電圧を出力する基準電圧発生回路と、前記基準電圧発生回路の出力する前記基準電圧と前記分圧回路の出力電圧を比較するコンパレータと、を備えていることを特徴とする。更に、前記コンパレータの比較出力に基づいて、前記記憶領域から読み出した前記出力データを出力するための読み出し回路を制御するのも好ましい。
この目的を達成するための本発明に係るICカードは、上記特徴を有する半導体記憶装置を備えてなることを特徴とする。ここで、ICカードが、非接触で電力給電及び信号通信を行う非接触ICカードである場合、或いは、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションICカードである場合において、上記特徴を有する不揮発性半導体記憶装置を備えてなることがより好ましい。
更に、ICカードがコンビネーションICカードである場合、前記電力給電と前記信号通信の実行方法が非接触型と接触型の違いによって、前記不揮発性半導体記憶装置における前記記憶領域の読み出し時の制御方法を切り替えるように構成するのが好ましい。
本発明に係る半導体記憶装置(以下、適宜「本発明装置」という。)及び本発明装置を備えた本発明に係るICカードの実施の形態につき、図面に基づいて説明する。尚、図13に示す従来のフラッシュメモリと共通する回路、回路要素、信号等には共通の符号を付して説明する。
〈第1実施形態〉
図1に示すように、本発明装置は、フラッシュマクロ20とそのフラッシュマクロ20の電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域であるフラッシュメモリセルアレイ24へのデータの書き込み及び消去を制御するフラッシュマクロ用制御回路44を備えて構成されている。フラッシュマクロ20は、図1に示すように、昇圧回路30、フラッシュメモリセルアレイ24、読み出し・書き込み・消去電圧発生回路21、行デコーダ23a、列デコーダ23b、列セレクタ23c、ブロック選択デコーダ23d、センスアンプ25、アドレスレジスタ27a、読み出しデータレジスタ27b、書き込みデータレジスタ27c、読み出しビット数設定レジスタ27d、基準電圧発生回路31、電源検出回路37、及び、ソース電圧切り替え回路39を備えて構成されている。フラッシュメモリセルアレイ24は、図7に示すフラッシュメモリセルをアレイ状に配列して構成され、図10、図11、図12に例示するようなアレイ構成となっている。フラッシュマクロ用制御回路44は、具体的には、フラッシュメモリセルアレイ24に対する書き換え動作及び読み出し動作を所定のアルゴリズムに従い順次処理するステートマシンでハード的に構成されている。尚、フラッシュマクロ用制御回路44をストアードプログラム方式の所謂小型のマイクロプロセッサでソフト的に構成する形態でも構わない。
図1に示すように、本発明装置は、フラッシュマクロ20とそのフラッシュマクロ20の電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域であるフラッシュメモリセルアレイ24へのデータの書き込み及び消去を制御するフラッシュマクロ用制御回路44を備えて構成されている。フラッシュマクロ20は、図1に示すように、昇圧回路30、フラッシュメモリセルアレイ24、読み出し・書き込み・消去電圧発生回路21、行デコーダ23a、列デコーダ23b、列セレクタ23c、ブロック選択デコーダ23d、センスアンプ25、アドレスレジスタ27a、読み出しデータレジスタ27b、書き込みデータレジスタ27c、読み出しビット数設定レジスタ27d、基準電圧発生回路31、電源検出回路37、及び、ソース電圧切り替え回路39を備えて構成されている。フラッシュメモリセルアレイ24は、図7に示すフラッシュメモリセルをアレイ状に配列して構成され、図10、図11、図12に例示するようなアレイ構成となっている。フラッシュマクロ用制御回路44は、具体的には、フラッシュメモリセルアレイ24に対する書き換え動作及び読み出し動作を所定のアルゴリズムに従い順次処理するステートマシンでハード的に構成されている。尚、フラッシュマクロ用制御回路44をストアードプログラム方式の所謂小型のマイクロプロセッサでソフト的に構成する形態でも構わない。
以下、本発明装置の記憶領域がフラッシュメモリセルアレイ24で構成されている場合を例に、本発明装置の構成並びに動作について説明する。
尚、本発明装置と図13に示す従来の不揮発性半導体記憶装置との具体的な差異は、基準電圧発生回路31と電圧検出回路37で構成される電圧判定部38が、フラッシュメモリセルアレイ24の読み出し動作時及び待機時における本発明装置内の所定ノードの電圧レベルを判定し、読み出しビット数設定レジスタ27dと制御回路41内に設けられた一括読み出し判定部45とが、電圧判定部38の電圧レベルの判定結果に基づいて、夫々一度に同時に読み出すメモリセル数を決定し、読み出しビット数設定レジスタ27dに設定するように構成されている点である。また、センスアンプ25も、読み出しビット数設定レジスタ27dに基づいて、一度に同時にイネーブルになるセンスアンプ数が可変になっている点で従来の不揮発性半導体記憶装置と異なる。以下、所定ノードの電圧レベルの例として電源電圧Vccの場合について説明する。尚、読み出しビット数設定レジスタ27dの動作下限電圧はフラッシュメモリセルアレイ24の読み出し動作下限電圧より低くなるような構成にしておくのが好ましい(例えば2.0V)。
電圧判定部38は、図3に示すように、基準電圧発生回路31と電圧検出回路37とで構成されている。図3中の信号ENは電圧検出回路37の起動信号であり、電圧検出回路37は高レベル(例えばVcc)でイネーブル(動作可能)となり、低レベル(例えば接地電位)でディスエーブル(動作不能)となる。電圧検出回路37は、書き換え動作時、読み出し動作時及び待機時にイネーブルになる。上記以外の動作時において(例えばリセット時)、消費電流低減のためディスエーブルにするのが望ましいが、特に限定するものではなく、必要に応じてディスエーブルにすれば良い。ディスエーブル時には電圧検出回路37の消費電流をなるべく少なくするように、特に抵抗R1及び抵抗R2に貫通電流が流れないようにする。REF信号は基準電圧発生回路31の出力であり、書き換え動作時、読み出し動作時及び待機時に一定電圧(例えば2V)を出力する。VREFは電源電圧Vccを降圧して発生される信号である。本実施形態では、降圧回路は抵抗R1、R2にて構成されている。電源電圧Vccの動作下限電圧が例えば2.7Vのとき、VREFが2Vになるように、抵抗R1と抵抗R2の抵抗比を決定する。抵抗値は電源電圧Vccの電流供給能力が低下しない程度の値に設定する(例えばR1及びR2を流れる電流を数μA程度にする)。本実施形態においては、電圧を降圧する方法として抵抗を使用して分圧したが、ダイオードを使用する等、他の方法で実現するのも好適である。基準電圧発生回路31の出力REFとVREFはコンパレータ32aに入力される。電源電圧Vccが2.7V以下になると、VREFはREFより小さくなり、コンパレータ32aは低レベルの信号DETOUTを出力する。また、電源電圧Vccが2.7V以上の場合には、VREFはREFより大きくなり、コンパレータ32aは高レベルの信号DETOUTを出力する。コンパレータ32aの出力信号DETOUTは、所定ノードの電圧レベルの判定信号として使用される。出力信号DETOUTが低レベルのとき、電源電圧Vccが所望の電圧に達していないと判定して、書き込みビット数または読み出しビット数のチェックを行えば良い。
センスアンプ25は、データの読み出し時、または書き換え動作のベリファイ時に動作し、メモリセルのデータ値を「1」と「0」のデータに変換する。尚、読み出し待機時には消費電力低減のため動作しないのが好ましい。本実施形態では、Vccが3V、読み出しデータ長が16ビット、最小読み出しビット数が4ビットの場合の構成について説明する。更に、ここでは、一度に読み出す読み出しデータのビット数が、読み出しデータの総ビット数16ビットの約数であり、2のべき乗となるように構成する。本実施形態では、一度に読み出す読み出しデータのビット数は、16ビット、8ビット、4ビットの何れかとなるように構成している。
図4に、本発明装置のセンスアンプ25を示す。センスアンプ25は、センスアンプ25−1からセンスアンプ25−16、カウンタ25a、デコーダ25b、及び、その他の論理回路で構成される。センスアンプ25−1からセンスアンプ25−16は夫々1ビットのデータ変換を行う。カウンタ25aは、本実施形態では、減算器であり、読み出しビット数設定レジスタ27dと同じビット長になるような構成にしておく。デコーダ25bは、読み出しビット数設定レジスタ27dの信号SEN_4、SEN_8と、カウンタ25aの信号SCOUNT1、SCOUNT2に基づいてセンスアンプ25−1から25−16を選択するように構成されている。
続いて、本発明装置の記憶領域(フラッシュメモリセルアレイ24)からの読み出し動作について説明する。尚、電圧検出回路37は、読み出し動作の高速化のため待機中にイネーブルにしておく方が望ましいが、読み出し動作開始と同時にイネーブルにしても構わない。本実施形態においては、フラッシュメモリセルアレイ24からのデータ値の読み出しは同時に実施し、センスアンプの動作タイミングをずらすことによって消費電流のピーク値を抑制する。尚、フラッシュメモリセルアレイ24のメモリセルの選択についてもタイミングをずらすように構成しても良い。
制御回路41は、読み出し要求を行う前に、予め一度に同時に読み出しを行うビット数(2値セルの場合はメモリセル数に同じ)の初期設定を行う。即ち、制御回路41は、読み出し単位決定部45によって決定された同時に読み出しを行うビット数を、読み出しビット数設定レジスタ27dに格納する。ここでは、一度に読み出すビット数は、16ビット、8ビット、4ビットの何れかであるので、読み出しビット数設定レジスタ27dのビット長は、2ビットあれば良い。具体的には、一度に読み出しを行うビット数が16ビットの場合、読み出しビット数設定レジスタ27dを00に設定し、8ビットの場合は01に設定し、4ビットの場合は11に設定する。尚、本実施形態では、この値は、一度に読み出すビット数から求められる読み出し回数に対応している。センスアンプ25のカウンタ25aには、一度に読み出しを行うビット数が16ビットの場合は00が入力される。一度に読み出しを行うビット数が8ビットの場合は01が入力され、その後00に遷移する。同様に、一度に読み出しを行うビット数が4ビットの場合は11が入力され、その後、10、10、00の順に遷移する。
制御回路41は、読み出し要求を行う際に、フラッシュメモリセルアレイ24の読み出しを行うアドレスを、制御バスを介してアドレスレジスタ27aに入力する。アドレスレジスタ27aにアドレスが入力されると、これに基づいて、行デコーダ23a、列デコーダ23b、ブロック選択デコーダ23dによりフラッシュメモリアレイ24内の所望のメモリセルが選択される。
センスアンプ25は、制御回路41により読み出し要求が行われると、読み出しビット数設定レジスタ27dに設定されている値をカウンタ25aの初期値として設定する。そして、フラッシュメモリセルアレイ24からのデータ値を「1」と「0」のデータに変換する。変換した読み出しデータを読み出しデータレジスタ27bに格納し、制御バスに出力する。尚、基本的な動作については図16に例示した従来のセンスアンプ25と同様である。
ここで、図5は、デコーダ25bの真理値表を示しており、図6は、デコーダ25bの回路構成例を示している。より詳細には、例えば、一度に読み出すビット数が16ビットの場合は、読み出しビット数設定レジスタ27dの設定値00がカウンタ25aに入力される。これによって、デコーダ25bの出力SEN1からSEN4が高レベルとなり、センスアンプ25−1から25−16が同時に選択され、16ビットのデータの読み出しを行う。この読み出し結果は、読み出しデータレジスタ27bに格納する。
また、一度に読み出すビット数が8ビットの場合は、読み出しビット数設定レジスタ27dの設定値01がカウンタ25aに入力される。これによって、デコーダ25bの出力SEN3及びSEN4が高レベルとなり、センスアンプ25−9から25−16のみが同時に選択され、上位8ビットの読み出しを行う。上位8ビットの読み出し結果は、読み出しデータレジスタ27bに格納する。続いて、カウンタ25aの値が01から00に遷移し、デコーダ25bの出力SEN1及びSEN2が高レベルとなり、センスアンプ25−1から25−8のみが同時に選択され、下位8ビットの読み出しを行う。下位8ビットの読み出し結果は、上位8ビットの読み出し結果と同様に、読み出しデータレジスタ27bに格納する。
同様に、一度に読み出すビット数が4ビットの場合は、読み出しビット数設定レジスタ27dの設定値11がカウンタ25aに入力される。これによって、デコーダ25bの出力SEN4が高レベルとなり、センスアンプ25−13から25−16のみが同時に選択され、上位4ビットの読み出しを行う。上位4ビットの読み出し結果は、読み出しデータレジスタ27bに格納する。同様にして、カウンタ25aの値が00なるまで上位ビットから順次4ビットずつ読み出しを行い、順次読み出しデータレジスタ27bに格納する。
尚、読み出したデータは、読み出しデータレジスタ27bを介すことで、読み出しデータを読み出す際のバス幅を調整することができる。即ち、制御回路41が制御バスを介して読み出しデータレジスタ27bの値を読み出す場合は、16ビット幅(読み出しデータ長)での読み出しが可能となる。
次に、電圧検出回路37により、電源電圧Vccの電圧レベルの低下が検出された場合の動作について説明する。
電圧検出回路37は、読み出し動作時または読み出し待機時、電源電圧Vccの電圧レベルが所望の電圧値(例えば、2.7V)より低いことを検出した場合に、出力信号DETOUTとして、例えば1を出力する。このとき、制御回路41の読み出し単位決定部45は、一度に読み出しを行うビット数を、現在設定されている値が16ビットの場合は、8ビットに設定する。これにより、フラッシュマクロ制御回路44は、読み出しビット数設定レジスタ27dの設定値を01に設定し、再度フラッシュマクロ20に読み出し要求を行う。ここで、カウンタ25aの値を変更するタイミングは、センスアンプ25−1から25−16の夫々が「1」と「0」のデータに変換するのに必要な時間(例えば30nsec)以上を確保する。
このようにして、一度に読み出しを行うビット数を16ビットから8ビットにすることにより、同時に選択されるセンスアンプの数が16から8になるため、センスアンプ25の消費電流のピーク値は約半分になる。センスアンプ25の消費電流は、読み出し電流の大半を占めており、電源電圧Vccの消費電流の約70%であるため、電気的に書き換え可能な記憶領域の読み出し動作時の消費電力を約35%削減することができる。
同様にして、電圧検出回路37により、更に電源電圧Vccの電圧レベルの低下が検出された場合には、読み出し単位決定部45は、一度に読み出しを行うビット数を8ビットから4ビットに設定する。読み出しを行うビット数を4ビットに設定した場合、同時に選択されるセンスアンプの数は4になるため、一度に読み出しを行うビット数が16ビットの場合に比べ、センスアンプ25の消費電流のピーク値を4分の1にすることができ、電気的に書き換え可能な不揮発性記憶領域の読み出し動作時の消費電力を約52.5%削減することができる。このときの消費電流が、電源電圧Vccの電流供給能力以内であれば、電源電圧Vccの降下を引き起こすことなく、不揮発性記憶領域の読み出しを実施することが可能となる。
一度に読み出しを行うビット数として4ビットが設定されている状態で、更に、電圧検出回路37により、電圧レベルが所望の電圧値より低いことが検出された場合は、制御回路41は「読み出し動作失敗」状態として処理を行う。本実施例以外の読み出し動作については従来例と同様である。
尚、本実施形態では、読み出しを行うビット数の最小値が4ビットの場合について説明したが、この最小値は4ビットに限定するものではなく、用途等に応じて適切なビット数を設定する。更に、センスアンプ25−1から25−16の回路構成は、読み出しを行うビット数の最小値に応じて決定すればよい。即ち、本実施形態では、読み出しを行う最小ビット数が4ビットであるため、センスアンプ25内のセンスアンプ25−1からセンスアンプ25−16を4ビット毎に分割する構成としている。そして、一度に読み出すビット数を16ビット、8ビット、4ビットに設定することで、消費電力を夫々1/1、1/2、1/4にすることができる。
また、本実施形態において、一度に読み出しを行うビット数を2のべき乗(本第1実施形態では16ビット、8ビット、4ビット)に設定しているのは、データ長は一般的に、16ビット等、2のべき乗となっているためである。また、読み出しを行うビット数を半分にした場合、ビット数を半分にする前のセンス動作の回数に対し、2倍のセンス動作を行うことで読み出しデータ全体を読み出すことができ、読み出しデータの扱いが特に簡単になるからである。しかし、同時に読み出しを行うビット数を2のべき乗に設定し、更に、電圧降下を検出する毎に読み出しを行うビット数を半分にするという方法に限るものではない。
〈第2実施形態〉
次に、本発明に係る半導体記憶装置の第2実施形態として、フラッシュマクロ20の読み出し動作及び書き換え動作の制御を制御回路41において行う場合について説明する。ここで、図2は、本実施形態における本発明装置の回路構成を示している。
次に、本発明に係る半導体記憶装置の第2実施形態として、フラッシュマクロ20の読み出し動作及び書き換え動作の制御を制御回路41において行う場合について説明する。ここで、図2は、本実施形態における本発明装置の回路構成を示している。
本実施形態では、制御バスとフラッシュマクロ用制御バスとが接続され、アドレスの入力及びデータの読み出しが、前記フラッシュ制御バスを介して行われる。他の動作については、上記第1実施形態と同様である。
〈第3実施形態〉
次に、本発明に係る半導体記憶装置の第3実施形態について説明する。上記第1及び第2実施形態では、電圧検出回路37は電源電圧Vccの電圧レベル、具体的には、電源電圧Vccを降圧した電圧レベルのチェックを行っていたが、本実施形態では、電圧検出回路37が、昇圧回路30の出力電圧V11、具体的には、出力電圧V11を降圧した電圧レベルで電圧レベルのチェックを行うように構成されている。
次に、本発明に係る半導体記憶装置の第3実施形態について説明する。上記第1及び第2実施形態では、電圧検出回路37は電源電圧Vccの電圧レベル、具体的には、電源電圧Vccを降圧した電圧レベルのチェックを行っていたが、本実施形態では、電圧検出回路37が、昇圧回路30の出力電圧V11、具体的には、出力電圧V11を降圧した電圧レベルで電圧レベルのチェックを行うように構成されている。
本実施形態では、図3中のVREFは、昇圧回路30の出力電圧V11を降圧して発生させる電圧レベルとなる。電圧検出回路37自体の回路構成は、第1実施形態と同じであるが、降圧回路において使用する電圧を電源電圧Vccから昇圧回路の出力電圧V11に変更し、抵抗R1と抵抗R2の抵抗比を出力電圧V11の電圧レベルに併せて調整している。例えば、出力電圧V11の動作下限電圧レベルが4.5Vのとき、VREFが2Vになるように、抵抗R1と抵抗R2の抵抗比を決定する。尚、抵抗R1と抵抗R2の抵抗値は、第1及び第2実施形態と同様に、昇圧回路30の電流供給能力が低下しない程度の値に設定する(例えば、R1及びR2を流れる電流を数μA程度にする)。尚、第1及び第2実施形態と同様に、電圧を降圧する方法は、ダイオードを使用する等、他の方法で実現するのも好適である。基準電圧発生回路31の出力REFとVREFはコンパレータ32aに入力される。昇圧回路30の出力電圧V11が4.5V以下になると、VREFはREFより小さくなり、コンパレータ32aは低レベルの信号DETOUTを出力する。また、昇圧回路30の出力電圧V11が4.5V以上の場合には、VREFはREFより大きくなり、コンパレータ32aは高レベルの信号DETOUTを出力する。コンパレータ32aの出力信号DETOUTは、一度に読み出しを行うビット数の判定信号として使用される。他の動作については上記第1実施形態と同様である。
〈第4実施形態〉
次に、本発明に係る半導体記憶装置の第4実施形態について説明する。上記第1及び第2実施形態では、電圧検出回路37は電源電圧Vccの電圧レベル、具体的には、電源電圧Vccを降圧した電圧レベルのチェックを行っていたが、本第4実施形態では、電圧検出回路37が、読み出し・書き込み・消去電圧発生回路21の出力電圧、具体的には、当該出力電圧を降圧した電圧レベルで電圧レベルのチェックを行うようにしても構わない。
次に、本発明に係る半導体記憶装置の第4実施形態について説明する。上記第1及び第2実施形態では、電圧検出回路37は電源電圧Vccの電圧レベル、具体的には、電源電圧Vccを降圧した電圧レベルのチェックを行っていたが、本第4実施形態では、電圧検出回路37が、読み出し・書き込み・消去電圧発生回路21の出力電圧、具体的には、当該出力電圧を降圧した電圧レベルで電圧レベルのチェックを行うようにしても構わない。
本実施形態では、図3中のVREFは、読み出し・書き込み・消去電圧発生回路21の出力電圧を降圧して発生させる電圧レベルとなる。電圧検出回路37自体の回路構成は、第1実施形態と同じであるが、降圧回路において使用する電圧を電源電圧Vccから読み出し・書き込み・消去電圧発生回路21の出力電圧に変更し、抵抗R1と抵抗R2の抵抗比を当該出力電圧の電圧レベルに併せて調整している。例えば、出力電圧の動作下限電圧レベルが4.5Vのとき、VREFが2Vになるように、抵抗R1と抵抗R2の抵抗比を決定する。尚、抵抗R1と抵抗R2の抵抗値は、第1及び第2実施形態と同様に、昇圧回路30の電流供給能力が低下しない程度の値に設定する(例えば、R1及びR2を流れる電流を数μA程度にする)。尚、第1及び第2実施形態と同様に、電圧を降圧する方法は、ダイオードを使用する等、他の方法で実現するのも好適である。基準電圧発生回路31の出力REFとVREFはコンパレータ32aに入力される。読み出し・書き込み・消去電圧発生回路21の出力電圧が4.5V以下になると、VREFはREFより小さくなり、コンパレータ32aは低レベルの信号DETOUTを出力する。また、読み出し・書き込み・消去電圧発生回路21の出力電圧が4.5V以上の場合には、VREFはREFより大きくなり、コンパレータ32aは高レベルの信号DETOUTを出力する。コンパレータ32aの出力信号DETOUTは、一度に読み出しを行うビット数の判定信号として使用される。他の動作については上記第1実施形態と同様である。
〈第5実施形態〉
次に、第5実施形態として、上記第1から第4実施形態に係る半導体記憶装置を備えた本発明に係るICカードについて、図7に基づき説明する。本実施形態のICカードは、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションICカードである。コンビネーションICカードにおいて、外部クロック端子CLKより入力される接触型通信用クロックCLK1の周波数と、アンテナコイル15にて受信された非接触型通信用クロックRFCLKの周波数との違いによって、接触動作か非接触動作かを区別し、一度に読み出すビット数を別途設定する場合について説明する。
次に、第5実施形態として、上記第1から第4実施形態に係る半導体記憶装置を備えた本発明に係るICカードについて、図7に基づき説明する。本実施形態のICカードは、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションICカードである。コンビネーションICカードにおいて、外部クロック端子CLKより入力される接触型通信用クロックCLK1の周波数と、アンテナコイル15にて受信された非接触型通信用クロックRFCLKの周波数との違いによって、接触動作か非接触動作かを区別し、一度に読み出すビット数を別途設定する場合について説明する。
接触動作は、主に銀行カード等の金融系のカードに用いられ、外部クロック端子CLKに入力される接触型通信用クロックの周波数は3.5MHzまたは4.9MHzである。一方、非接触動作は、電車やバス等の交通系のカードに用いられ、非接触型通信用クロックの周波数は13.56MHzである。尚、夫々の周波数は、ICカードにおける通信インターフェイスとして規格化されている。
接触動作か非接触動作かの判定は、本実施形態では、接触型通信用クロックCLK1の周波数と、非接触型通信用クロックRFCLKの周波数とを比較して行う。具体的には、接触型通信用クロックCLK1のパルス数を接触型通信用カウンタ47でカウントし、非接触型通信用クロックRFCLKのパルス数を非接触型通信用カウンタ48でカウントし、何れが先にオーバーフローしたかの情報を切替手段としてのRSフリップフロップ49が保持する。RSフリップフロップ49に保持された情報に基づいて、接触型通信または非接触型通信の何れの通信であるかを判別することができる。制御回路41はRSフリップフロップ49の値により、接触動作か非接触動作かを判定することが可能となる。
制御回路41は、接触動作と判定された場合には、外部電源端子よりVcc及びVppに安定した電源が供給されるので、例えば、一度に読み出しを行うビット数を読み出しデータ長、本実施形態では16ビットに設定する。非接触動作と判定された場合には、例えば、安定性を重視して書き込みビット数を最小読み出しビット数、本実施形態では4ビットに設定する。このように、接触動作と非接触動作とで一度に読み出しを行うビット数を個別に設定することで、接触動作及び非接触動作の何れにおいても安定した読み出し動作を行うことが可能となる。
〈第6実施形態〉
第6実施形態として、上記第1から第4実施形態に係る半導体記憶装置を備えた本発明に係るICカードについて、図7に基づき説明する。本実施形態のICカードは、第5実施形態と同様にコンビネーションICカードである。尚、第5実施形態では、接触型通信用クロックCLK1の周波数と非接触型通信用クロックRFCLKの周波数とを比較して接触動作が非接触動作かを区別したが、本実施形態では、外部リセット端子RSTと、電源電圧の立ち上がりを検出する回路により、接触動作が非接触動作かを区別し、書き込みビット数を別途設定する場合について説明する。
第6実施形態として、上記第1から第4実施形態に係る半導体記憶装置を備えた本発明に係るICカードについて、図7に基づき説明する。本実施形態のICカードは、第5実施形態と同様にコンビネーションICカードである。尚、第5実施形態では、接触型通信用クロックCLK1の周波数と非接触型通信用クロックRFCLKの周波数とを比較して接触動作が非接触動作かを区別したが、本実施形態では、外部リセット端子RSTと、電源電圧の立ち上がりを検出する回路により、接触動作が非接触動作かを区別し、書き込みビット数を別途設定する場合について説明する。
このICカードは、リセット状態時に回路の初期化を行う。非接触動作においては、外部端子からの入力がないため、電源電圧の立ち上がりを検出して回路の初期化を行う。ICカードが電磁波を受け取ると、ICカード内部に埋め込まれたアンテナ15により電磁誘導が起きる。電磁誘導により発生した信号は、整流回路11に通すことにより正の電圧に変換され、更にレギュレータ16、レギュレータ17を介して平滑され、これを電力源としてCPUコア40に供給される。一般的なICモジュールの電源電圧(Vpp及びVcc)は5Vまたは3Vである。電源電圧Vccの立ち上がり検出は、図1中の電圧検出回路37によって行うことができる。例えば、電源電圧が2.0Vより高くなったときに電圧検出回路37から出力される高レベルの出力信号に基づいて、ICカードを一定期間リセット状態にすればよい。接触動作においては、外部リセット端子RSTに低レベルを与えることにより、また、電源電圧Vccの立ち上がりを検出することによりリセット状態となる。外部リセット端子RSTは、非接触動作時には信号が入力されないので、電源電圧(例えばVcc)にプルアップしておく。接触動作におけるリセット解除は、外部リセット端子RSTが高レベルになったときと、電源電圧Vccの立ち上がり後の一定期間の何れか遅い方になる。
本実施形態においては、リセットの状態を格納するレジスタ62を設ける。このレジスタ62は外部リセット端子RSTの電圧レベルが低レベルになったときに「1」となり、電源電圧Vccが、例えば2.0V以下でかつ外部リセット端子RSTが高レベルのとき「0」となる。電源電圧Vccが、例えば2.0V以上のときは、レジスタ62はその値を保持する。即ち、電源電圧Vccが立ち上がり、外部リセット端子RSTが高レベルとなってリセット状態が解除されても、レジスタ62は「1」を保持する。制御回路41はこのレジスタの値により、接触動作か非接触動作かを判定することができる。そして、接触動作と判定された場合には、外部電源端子よりVpp及びVccに安定した電源が供給されるので、例えば、一度に読み出しを行うビット数を読み出しデータ長、本実施形態では16ビットに設定する。非接触動作と判定された場合には、例えば、動作の安定性や動作通信距離の確保等を重視して一度に読み出しを行うビット数を最小読み出しビット数、本実施形態では4ビットに設定する。このように、接触動作と非接触動作とで書き込みビット数を個別に設定することが可能となる。尚、電源電圧の立ち上がりの検出は、電源電圧Vppの場合でも電源電圧Vccの場合と同様の構成で実現することができる。
以上、本発明に係る半導体記憶装置及びこれを用いたICカードにつき説明したが、これらは、上記第1乃至第6実施形態に限定されるものではない。例えば、上記第1乃至第6実施形態では、記憶領域として不揮発性のフラッシュメモリセルアレイ24を用いた例について説明したが、これらに限定されるものではなく、例えば、不揮発性のメモリセルからなる記憶領域として、EEPROMアレイ等、書き換え動作時に昇圧電圧を必要とするものであっても構わない。また、揮発性のメモリセルからなる記憶領域を用いるのも好適である。本発明は、揮発性、不揮発性に拘わらず、メモリセルのデータ値の読み出しをセンスアンプにより行う回路構成の半導体記憶装置に適用可能である。
また、上記第1乃至第6実施形態では、メモリセルは2値データ、つまり、1ビットデータを記憶する場合を例に説明したが、メモリセルは3値以上の多値データを記憶するものであっても構わない。かかる場合は、上記実施形態で説明した読み出し方法とは異なるが、例えば、電源電圧Vccの電圧レベルによって同時に読み出しを行うビット数を適切な値に設定する点は、同様に適用可能である。
また、本発明装置を用いたICカードは、コンビネーションICカード以外に、電力給電及び信号通信を非接触で実行可能な非接触ICカードであってもよい。
更に、本発明装置はICカードに限らず、携帯電話向け等電池駆動で電流供給能力が変化する場合にも本発明を適用することができるのは言うまでも無い。その他、本発明装置及び本発明装置を用いたICカードは、本発明の技術的思想を逸脱しない範囲で、上記第1乃至第6の実施形態に対して、種々変形を施してして実施することができる。
以上詳細に説明したように、本発明によれば、電源供給能力が低い場合、または、不安定な場合でも、電気的に書き換え可能な複数のメモリセルからなる記憶領域の読み出しを安定して確実に行うことができる半導体記憶装置を提供することができる。更に、不揮発性半導体記憶装置を備えてなるICカードにおいて、外部からの電源供給能力に制約がある場合においても、安定して記憶領域へのデータの読み出しが可能なICカードを提供することができる。
10 非接触インターフェイス
11 整流回路
12 変調回路
13 復調回路
14 クロック分離回路
15 アンテナ
16、17 レギュレータ
18 プロトコル制御回路
20 フラッシュマクロ
21 読み出し・書き込み・消去電圧発生回路
23a 行デコーダ
23b 列デコーダ
23c 列セレクタ
23d ブロック選択デコーダ
24 フラッシュメモリセルアレイ
25 センスアンプ
25a カウンタ
25b デコーダ
27a アドレスレジスタ
27b 読み出しデータレジスタ
27c 書き込みデータレジスタ
27d 読み出しビット数設定レジスタ
30 昇圧回路
31 基準電圧発生回路
32、32a コンパレータ
33 駆動信号発生回路
34 ポンプセル回路
35 ダイオードチェーン
36 発振回路
37 電圧検出回路
38 電圧判定部
39 ソース電圧切り替え回路
40 CPUコア
41 制御回路
42 ROM
43 RAM
44 フラッシュマクロ用制御回路
45 読み出し単位決定部
46 接触・非接触判別回路
47 接触型通信用カウンタ
48 非接触型通信用カウンタ
49 RSフリップフロップ
51 コントロールゲート
52 フローティングゲート
53 ソース
54 ドレイン
60 接触インターフェイス
61 UART
62 レジスタ
CLK 外部クロック端子
CLK1 接触型通信用クロック
R1、R2 抵抗
RFCLK 非接触型通信用クロック
RST 外部リセット端子
Vcc、Vpp 電源端子
11 整流回路
12 変調回路
13 復調回路
14 クロック分離回路
15 アンテナ
16、17 レギュレータ
18 プロトコル制御回路
20 フラッシュマクロ
21 読み出し・書き込み・消去電圧発生回路
23a 行デコーダ
23b 列デコーダ
23c 列セレクタ
23d ブロック選択デコーダ
24 フラッシュメモリセルアレイ
25 センスアンプ
25a カウンタ
25b デコーダ
27a アドレスレジスタ
27b 読み出しデータレジスタ
27c 書き込みデータレジスタ
27d 読み出しビット数設定レジスタ
30 昇圧回路
31 基準電圧発生回路
32、32a コンパレータ
33 駆動信号発生回路
34 ポンプセル回路
35 ダイオードチェーン
36 発振回路
37 電圧検出回路
38 電圧判定部
39 ソース電圧切り替え回路
40 CPUコア
41 制御回路
42 ROM
43 RAM
44 フラッシュマクロ用制御回路
45 読み出し単位決定部
46 接触・非接触判別回路
47 接触型通信用カウンタ
48 非接触型通信用カウンタ
49 RSフリップフロップ
51 コントロールゲート
52 フローティングゲート
53 ソース
54 ドレイン
60 接触インターフェイス
61 UART
62 レジスタ
CLK 外部クロック端子
CLK1 接触型通信用クロック
R1、R2 抵抗
RFCLK 非接触型通信用クロック
RST 外部リセット端子
Vcc、Vpp 電源端子
Claims (16)
- 電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、
前記記憶領域の読み出し時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部と、を備えていることを特徴とする半導体記憶装置。 - 電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域を有する半導体記憶装置において、
前記記憶領域の読み出し時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部と、を備えていることを特徴とする半導体記憶装置。 - 電源電圧を昇圧して、前記記憶領域の読み出しに必要な電圧を発生する昇圧回路を備えていることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記所定ノードの電圧は、前記昇圧回路の出力電圧であることを特徴とする請求項3に記載の半導体記憶装置。
- 前記所定ノードの電圧は、電源電圧であることを特徴とする請求項1から3の何れか1項に記載の半導体記憶装置。
- 前記所定ノードの電圧は、前記メモリセルに接続する少なくとも1つの信号線電圧であることを特徴とする請求項1から請求項3の何れか1項に記載の半導体記憶装置。
- 一度に読み出す前記出力データのビット数が、前記出力データの総ビット数の約数であることを特徴とする請求項1から6の何れか1項に記載の半導体記憶装置。
- 一度に読み出す前記出力データのビット数が、2のべき乗であることを特徴とする請求項1から7の何れか1項に記載の半導体記憶装置。
- 前記電圧判定部は、前記所定ノードの電圧を分圧する分圧回路と、一定電圧の基準電圧を出力する基準電圧発生回路と、前記基準電圧発生回路の出力する前記基準電圧と前記分圧回路の出力電圧を比較するコンパレータと、を備えていることを特徴とする請求項1から請求項8の何れか1項に記載の半導体記憶装置。
- 前記コンパレータの比較出力に基づいて、前記記憶領域から読み出した前記出力データを出力するための読み出し回路を制御することを特徴とする請求項9に記載の半導体記憶装置。
- 請求項1から10の何れか1項に記載の半導体記憶装置を備えてなることを特徴とするICカード。
- 非接触で電力給電及び信号通信を行う非接触ICカードであることを特徴とする請求項11に記載のICカード。
- 電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションICカードであることを特徴とする請求項11に記載のICカード。
- 前記電力給電と前記信号通信の実行方法が非接触型と接触型の違いによって、前記半導体記憶装置における前記記憶領域の読み出し時の制御方法を切り替えることを特徴とする請求項13に記載のICカード。
- リセット端子と電源電圧の立ち上がりを検出する電源電圧検出回路を備え、前記非接触型と接触型の違いを、前記リセット端子への信号入力と前記電源電圧検出回路の信号出力の違いによって判定することを特徴とする請求項14に記載のICカード。
- クロック端子とアンテナコイルを備え、前記非接触型と接触型の違いを、前記クロック端子から入力される接触型通信用クロックの周波数と、前記アンテナコイルによって受信された非接触型通信用クロックの周波数との違いによって判定することを特徴とする請求項14に記載のICカード。
Priority Applications (1)
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---|---|---|---|
JP2005013210A JP2006202412A (ja) | 2005-01-20 | 2005-01-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
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JP2005013210A JP2006202412A (ja) | 2005-01-20 | 2005-01-20 | 半導体記憶装置 |
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JP2006202412A true JP2006202412A (ja) | 2006-08-03 |
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ID=36960272
Family Applications (1)
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JP2005013210A Pending JP2006202412A (ja) | 2005-01-20 | 2005-01-20 | 半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2006202412A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010080031A (ja) * | 2008-09-29 | 2010-04-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2011243274A (ja) * | 2010-04-30 | 2011-12-01 | Micron Technology Inc | メモリデバイスに対するインデックスレジスタアクセス |
JP2015130228A (ja) * | 2015-03-09 | 2015-07-16 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
-
2005
- 2005-01-20 JP JP2005013210A patent/JP2006202412A/ja active Pending
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