CN100505099C - 非易失性存储器 - Google Patents

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Abstract

本发明提供一种实现高速数据传送同时保证包含非易失性存储器的卡型存储设备的兼容性的技术。也就是，在包含非易失性存储器的卡型存储设备中，提供多个数据端子，并且接口部件具有用于确定数据端子的电平的电路。多个数据端子的一些或全部与上拉电阻器相连，以上拉到电源电压。当确定电路确定与上拉电阻器相连的数据端子处于打开状态时，确定电路改变数据的总线宽度(位数)。

Description

非易失性存储器
技术领域
本发明涉及一种可以有效地应用于非易失性存储设备的技术，尤其涉及一种可以有效地应用于包含非易失性半导体存储器例如闪速存储器的卡型存储设备的技术。
背景技术
近年来，包含非易失性存储器例如闪速存储器的称作存储卡的卡型存储设备已经广泛用作移动电子设备例如数字照相机的数据存储介质，其中非易失性存储器即使停止电源电压的供给仍然可以储存存储数据。
关于传统存储卡，数据通常在由多媒体卡MultiMediaCard(注册商标)代表的卡和读卡机之间串行输入和输出。考虑的理由是，从制造的观点，难以提供足够数目的外部端子，因为存储卡的尺寸小(与邮票一样小)，并且因为当提供许多端子时端子的间隔变窄，所以实现卡与读卡机之间的电连接变得困难。
发明内容
但是，近年来随着制造技术的发展，提供给存储卡的端子数目已经越来越多。本发明的发明者讨论了通过增加提供给存储卡的数据端子的数目，考虑到并行输入和输出数据而从实现高速数据传送的方法。
结果，显然地端子数目可以增加，但是这里出现一个问题，也就是当卡插入现有读卡机，即使使用具有很多端子的存储卡，而不考虑兼容性，数据读/写是不可能的。
本发明的一个目的在于提供一种技术，其实现高速数据传送，同时保证包含非易失性存储器的卡型存储设备中的兼容性。
本发明的前述和其他目的以及新的特征将从本说明书的描述和附随附图中变得明白。
在本说明书中公开的典型发明将如下来描述。
也就是，包含非易失性存储器的卡型存储设备具有如下结构：多个数据端子(例如，八个端子)被提供，并且用于确定数据端子处的信号电平的电路也提供给接口部件，上拉电阻器也被提供，用于将多个数据端子的全部或一些(例如，四个端子)上拉到电源电压，并且当确定电路确定与上拉电阻器相连的数据端子处于打开状态时，改变数据传送的数据传送速率或总线宽度(并行位数)。
更具体地说，本发明提供一种非易失性存储设备，包括：多个外部端子；被输入数据信号的多个外部数据端子；用于将所述外部数据端子上拉到电源电压的上拉电路；用于检测所述外部数据端子的电位的电平检测电路；用于选择性地获取输入到所述多个外部数据端子的数据信号、然后将数据信号作为预定的总线宽度的数据传送到内部电路的数据传送电路；非易失性存储器；以及控制器，用于控制从所述外部端子输入到所述非易失性存储器内的区域的数据的存储操作，所述存储操作依据从任何所述多个外部端子输入的控制信息，其中当所述控制信息被输入时，所述电平检测电路检测所述多个外部数据端子的预定端子的电位，并且所述数据传送电路根据预定的外部数据端子的电位组合来确定所述总线宽度。
根据本发明的上述非易失性存储设备的实施例，其中总共提供八个端子作为所述外部数据端子，并且提供了四个端子作为所述八个端子的所述预定端子。
根据本发明的上述非易失性存储设备的实施例，其中当所述电平检测电路检测到所述四个外部数据端子的电位都高于预定的电位时，所述数据传送电路获取输入到所述预定的外部数据端子当中任何一个的数据信号，然后将该数据信号传送到内部电路。
根据本发明的上述非易失性存储设备的实施例，其中当所述电平检测电路检测到所述四个外部数据端子的第一端子的电位低于预定的电位时，与当所述四个外部数据端子的电位都高于预定电位时的速率相比，所述数据传送电路以更高的速率来获取输入到所述预定的外部数据端子的任何一个的数据信号，然后将该数据信号传送到内部电路。
根据本发明的上述非易失性存储设备的实施例，其中当所述电平检测电路检测到所述四个外部数据端子的第二端子的电位低于预定的电位时，所述数据传送电路获取输入到除所述预定的外部数据端子之外的四个外部数据端子的数据信号，然后将该数据信号传送到内部电路。
根据本发明的上述非易失性存储设备的实施例，其中当所述电平检测电路检测到所述四个外部数据端子的第三端子的电位低于预先确定电位时，所述数据传送电路获取输入到全部所述八个外部数据端子的数据信号，然后将这些数据信号传送到内部电路。
根据本发明的上述非易失性存储设备的实施例，其中所述八个外部数据端子的任何一个也用作控制信号输入到其上的端子。
根据本发明的上述非易失性存储设备的实施例，其中所述上拉电路形成在与所述控制器相同的半导体芯片上。
根据本发明的上述非易失性存储设备的实施例，还包括用于存储从外部输入的写数据和来自所述非易失性存储器的读数据的易失性存储器。
根据本发明的上述非易失性存储设备的实施例，还包括时标产生电路，其用于通过检测所述控制信号的输入来通知所述电平检测电路的检测时标。根据上述装置，因为传统读卡机不能将信号输入到额外提供给包含许多数据端子的卡型存储设备的数据端子，因为上拉电阻器连接到其上而信号不能输入到其上的数据端子保持被上拉到电源电压。因此，确定电路可以通过检测数据端子的电平来确定打开状态。于是，与传统存储设备的兼容性可以通过基于确定结果确定数据传送速率或数据传送宽度来保证。
此外，当读卡机可以用于包含多个数据端子的存储设备时，在单位时间内传送的数据量可以增加，以通过在数据传送中增加数据传送速率或扩展总线宽度来获得高速数据传送。这里，希望数据端子的电平在命令从外部电路输入的时标处用确定电路来确定。从而，功耗的增加可以通过缩短与上拉电阻器相连的数据端子的电平变化的时间来避免。
这里，更希望外部数据端子当中的任何一个端子用作控制信号输入到其上的共用端子。因此，提供给卡型存储设备的外部端子的数目可以减少，使得能够输入和输出期望位数的数据。还更希望，上拉电阻器在形成控制器的半导体芯片上形成。从而，待安装的元件数目可以减少，并且卡型存储设备的安装密度也可以提高。
附图说明
图1是说明包含使用本发明的非易失性存储器的存储卡结构实例的框图。
图2是说明图1存储卡的主机接口部件的第一实施方案的框图。
图3是在包含插入卡的设备对应于传统MMC的情况下，用于描述第一实施方案存储卡的主机接口部件的操作的时间图。
图4是在包含插入卡的设备对应于高速串行MMC的情况下，用于描述第一实施方案存储卡的主机接口部件的操作的时间图。
图5是在包含插入卡的设备对应于高速4位MMC的情况下，用于描述第一实施方案存储卡的主机接口部件的操作的时间图。
图6是在包含插入卡的设备对应于高速8位MMC的情况下，用于描述第一实施方案存储卡的主机接口部件的操作的时间图。
图7是说明使用本发明的存储卡的主机接口部件第二实施方案的框图；
图8是在包含插入卡的设备对应于高速4位MMC的情况下，用于描述第二实施方案存储卡的主机接口部件的操作的时间图。
具体实施方式
本发明的优选实施方案将参考附随附图来描述。
图1说明包含使用本发明的非易失性存储器的存储卡第一实施方案。
虽然没有特别限制，该实施方案中的存储卡100包括可以同时删除预先确定部件中的数据的闪速存储器110，以及基于从外部电路提供的命令将数据写入到闪速存储器110和从闪速存储器110读出数据的控制器120。闪速存储器110和控制器120分别在不同的半导体芯片上形成为半导体集成电路。存储卡如下来形成：将这两个半导体芯片安装到没有被说明的衬底上，然后用树脂材料塑模整个部件或用陶瓷外壳等容纳整个部件。
此外，在卡的一侧，其提供有外部端子组130，当卡插入外部设备的卡插槽时，该外部端子组130电连接到外部设备一边的电路，以从外部设备向存储卡100提供电源并输入或输出信号。这些外部端子通过在衬底上形成的印刷线路或者焊线连接到作为控制器120的外部端子的基座。闪速存储器110和控制器120可以用印刷线路或者用焊线来连接，在控制器120和闪速存储器110的任何一个安装到另一个之后。
控制器120配置有：用于控制卡的整个操作例如数据传送的微处理器(MPU)121，用于与外部设备交换信号的主机接口部件122，用于与闪速存储器110交换信号的存储器接口部件123，包含用于暂时存储命令和从外部输入的写入数据和从闪速存储器110读出的读出数据的RAM(随机存取存储器)的缓冲存储器124，和用于控制缓冲存储器124的数据读写操作的缓冲控制部件125。缓冲控制部件125也可以提供具有如下功能的纠错码产生电路和纠错电路：为写入闪速存储器110的写入数据产生纠错码并且基于纠错码来检查和校正读出数据。
闪速存储器110配置有：存储器阵列，其中非易失性存储单元以矩阵的形式来分配并且每个非易失性存储单元包含具有浮动栅的绝缘栅型场效应晶体管；用于通过解码从外部输入的地址信号来将存储器阵列中的相应字线设置到选定电平的字解码器；连接到存储器阵列中的位线以保存读出数据和写入数据的数据锁存器；以及用于产生写入和擦除操作所需的高电压的电压升压电路。该闪速存储器110可以被设计，以包括可以依赖于来自MPU 121的指令(命令)来控制数据读写操作的所谓闪速控制器，或者可以被设计不包括闪速控制器，而将闪速控制器的功能提供给缓冲控制部件125或MPU 121。
此外，闪速存储器110也被配置，以根据命令和控制信号来操作。作为有效用于闪速存储器的命令，除读出命令之外，提供有写入命令和擦除命令。另外，作为输入到闪速存储器110的控制信号，提供有片选信号CE，用于指示读写操作的写控制信号WE，用于给出输出时标的输出控制信号OE，系统时钟SC以及用于指示命令输入或地址输入的命令起动信号CDE。这些命令和控制信号从MPU 121等提供。
图1示出提供给称作多媒体卡的传统卡存储器的外部端子。提供给该实施方案存储卡的外部端子的细节在图2中说明。该外部端子将随后描述。
如图1中所示出的，提供给称作多媒体卡(在下文称作MMC)的传统卡存储器的外部端子包括七个端子，也就是指示该卡处于选定状态或起动状态的端子131，从外部设备提供给卡的命令输入到其中的命令端子132，用于接收地电势Vss1，Vss2的两个接地端子133，136，用于接收电源电压Vcc的电源端子134，用于接收时钟信号CK以给出时标的时钟端子135，以及用于输入从外部设备提供给卡的写入数据和输出从卡读出到主机CPU的读出数据的数据端子137。如上所述，当仅提供一个数据端子时，数据串行地输入和输出。
同时，如图2中所说明的，除了提供给传统多媒体卡的外部端子131～137之外，该实施方案的存储卡具有用于数据输入和输出的六个外部端子138～143。另外，用于指示卡处于选定状态或起动状态的端子131也用作输入/输出端子。因此，该实施方案的存储卡总共具有八个用于数据输入和输出的外部端子131，137和138～143。因此，该实施方案的存储卡能够并行地输入和输出最大8位的数据。
图2说明提供在主机接口部件122中的电路中与本发明有关的元件和电路块。
如图2中所说明的，该实施方案的存储卡的数据输入/输出端子131，137～143经由上拉电阻器R0～R7与电源电压Vcc相连，并且也具有用于检测外部端子的电平的电平检测电路221，用于给出检测时标的时标产生电路222，和通过依赖来自电平检测电路221的控制信号改变数据总线宽度来进行数据传送的数据传送电路223。电平检测电路221可以由具有适当逻辑阈值的逻辑门电路例如反相器来形成或者由将参考电压与输入电压相比较的比较器来形成。
与上拉电阻器R0～R7相连的外部端子131，137～143中的四个端子140～143的电势输入到电平检测电路221，并且电平检测电路221在从时标产生电路222提供的信号的时标处检测端子140～143的电势是处于高电平还是低电平，然后依赖检测的电平产生控制信号并将该控制信号提供给数据传送电路223。
时标产生电路222由一次脉冲产生电路构成。当命令从外部设备输入到端子132时，该时标产生电路222产生控制脉冲CMD_PULSE，然后将该控制信号提供给电平检测电路221。输入到其他外部端子131，137～139的信号直接提供给数据传送电路223。输入到外部端子132的命令CMD也提供给MPU 121。
这里，从外部设备输入到卡的命令包括例如：用于指示从卡中读出数据的读出命令，用于指示将数据写入卡中的写入命令，和用于指示将卡的内部状态设置成初始状态的复位命令。在该实施方案中，时标产生电路222被配置以即使输入任何命令都产生控制脉冲CMD_PULSE，但是也可以配置时标产生电路222以仅当输入预先确定的命令例如读出命令或写入命令时产生控制脉冲CMD_PULSE。上拉电阻器R0～R7也可以作为外部元件来提供，但是在该实施方案中，这些电阻器提供在控制器芯片120中。从而，卡的组装密度可以增加。
当接收到一次脉冲CMD_PULSE时，电平检测电路221依赖外部端子140～143的电势状态，将指示以一位(串行数据传送)或四位(4位并行数据传送)或4位和8位(4位并行数据或8位并行数据传送)为单位处理写入数据或读出数据的控制信号输出到数据传送电路223。在4位数据的情况下，数据经由外部端子131，137～139输入和输出。在8位数据的情况下，数据经由外部端子131，137～139输入和输出。
虽然没有特别限制，在该实施方案中，从电平检测电路221提供给数据传送电路223的控制信号包括模式选择信号MDSL以及用于指示总线宽度的起动信号MMC1EN，MMC4EN，MMC8EN。
数据传送电路223由数据闩锁电路和串/并转换电路等构成，并且响应来自电平检测电路221的控制信号而操作。作为数据闩锁电路和串/并转换电路的可选电路，电路例如数据选择器可以被提供。指示数据传送方向，也就是来自外部端子的写入数据的取装或从闪速存储器110读出的读出数据的输出的信号W/R依赖从MPU 121输入的命令提供给数据传送电路223。
这里，数据传送电路223也可以具有如下功能：在转换成16位或32位数据之后，将依赖内部总线的结构而输入的4位或8位数据传送到缓冲控制部件125，或者执行逆转换。也就是，内部总线决不仅局限于8位。
表格1说明外部端子140～143的状态、用电平检测电路221确定的操作模式和数据传送电路223中设置的数据总线宽度之间关系的实例。
[表格1]
Figure C200310123756D00121
如表格1中所说明的，当外部端子140～143的所有电势都是高电平时，在确定传统MMC模式时电平检测电路221将指示仅从外部端子137获取数据信号的控制信号输出到数据传送电路223。更具体地说，模式选择信号MDSLT设置成高电平，而起动信号MMC1EN，MMC4EN，MMC8EN全部都设置成低电平。
此外，当外部端子140～143的所有电势都处于低电平时，电平检测电路221确定高速MMC模式，并且将指示仅从外部端子137高速获取数据信号的控制信号输出到数据传送电路223。更具体地说，模式选择信号MDSLT和起动信号MMC1EN设置成高电平，而起动信号MMC4EN和MMC8EN设置成低电平。
此外，当在外部端子140～143当中端子142(DAT6)的电势处于高电平时，电平检测电路221确定高速4位MMC模式，并且将指示从外部端子131，137～139并行获取4位数据信号的控制信号输出到数据传送电路223。更具体地说，模式选择信号MDSLT和起动信号MMC4EN设置成高电平，而起动信号MMC1EN和MMC8EN设置成低电平。
此外，当在外部端子140～143当中端子143(DAT7)的电势处于高电平时，电平检测电路221确定高速8位MMC模式，并且将指示从外部端子131，137～143并行获取8位数据信号的控制信号输出到数据传送电路223。更具体地说，模式选择信号MDSLT和起动信号MMC8EN设置成高电平，而起动信号MMC1EN和MMC4EN设置成低电平。
上面的表格1仅说明一种实例，并且当外部端子140(DAT4)或141(DAT5)的电势为高电平时，电平检测电路221确定高速8位MMC模式或高速4位MMC模式也是可能的。此外，当外部端子140(DAT4)～143(DAT7)的两个或三个电势为高电平时，电平检测电路221确定高速8位MMC模式或高速4位MMC模式。总之，外部端子140(DAT4)～143(DAT7)的电势组合与模式之间的关系可以自由地设置，除传统MMC模式以外。
接下来，如上所述配置的第一实施方案存储卡的操作将使用时间图图3～图6来描述。
当存储卡插入到外部设备的插槽并且命令从外部设备输入到卡的外部端子132时，产生控制脉冲CMD_PULSE(时标t1)，如图3中所示。在存储卡所插入的外部设备的卡插槽对应于仅具有图1中所示七个外部端子的传统MMC时，外部端子138～143保持未连接。因此，这些端子用上拉电阻器R1～R7设置到高电平(电源电压Vcc)。
因此，电平检测电路221检测到外部端子140～143的所有电势处于高电平，并且将连接设备确定为对应于传统MMC的外部设备。因此，提供给数据传送电路223的信号MDSLT和MMC1EN～MMC8EN当中仅有信号MDSLT从低电平改变到高电平(图3的时标t2)。
当从连接的外部设备输入的命令是写入命令时，数据传送电路223通过接收这种命令而开始获取从外部端子137串行输入的数据(DTA0)(时标t3)。此外，当从连接的外部设备输入的命令是读出命令时，数据传送电路223将从闪速存储器110读出的数据作为串行数据输出到端子131。在这种情况下，数据基于当前输入到外部端子135的时钟信号CLK来输入和输出。
接下来，存储卡所插入的外部设备的插槽被提供并对应于除了提供给传统MMC的七个外部端子之外具有外部端子138～143的卡。当在低电平电势从外部设备输入到所有外部端子140～143的情况下输入命令时，电平检测电路221检测到外部端子140～143的电势为低电平，并且将外部设备确定为对应于高速MMC，并将提供给数据传送电路223的信号MDSLT，MMC1EN～MMC8EN当中的信号MDSLT和MMC1EN从低电平改变到高电平(图4的时标t12)。
当接收到这些信号时，数据传送部件223开始获取或输出从外部端子137串行输入的数据(DAT0)(时标t13)。在这种情况下，如从图3和图4的时段T1将了解，与传统类型的MMC数据的数据获取或输出相比，数据获取或输出以更高的速率来进行。
接下来，因为存储卡所插入的外部设备的插槽对应于除提供给传统类型卡的七个外部端子之外具有外部端子138～143的卡，当低电平电势从外部设备输入到外部端子140～143当中的端子140，141，143时，仅端子142的电势用上拉电阻器R6设置到高电平(电源电压Vcc)。
当在该情况下从外部设备输入命令时，电平检测电路221检测到外部端子142的电势为高电平而外部端子140，141，143的电势为低电平并将外部设备确定为对应于高速4位MMC。从而，电平检测电路221将提供给数据传送电路223的信号MDSLT和MMC1EN～MMC8EN当中的信号MDSLT和MMC4EM从低电平改变到高电平(图5的时标22)。
当从连接的外部设备输入的命令是写入命令时，当接收到该命令时数据传送电路223开始从外部端子131和137～139获取4位并行数据(时标t23)。此外，当输入的命令是读出命令时，从闪速存储器110读出的数据作为4位并行数据输出到端子131和137～139。
接下来，存储卡所插入的外部设备的插槽对应于除提供给传统类型卡的七个外部端子之外具有外部端子138～143的卡。因此，当低电平电势从外部设备输入到外部端子140～143当中的端子140～142时，仅端子143的电势用上拉电阻器R7设置到高电平(电源电压Vcc)。
当在该情况下从外部设备输入命令时，电平检测电路221检测到外部端子143的电势为高电平而外部端子140，141，142的电势为低电平，并且将外部设备确定为对应于高速8位MMC以将提供给数据传送电路223的信号MDSLT和MMC1EN～MMC8EN当中的信号MDSLT和MMC8EN从低电平改变到高电平(图6的时标32)。
当从连接的外部设备输入的命令是写入命令时，数据传送电路223开始从外部端子131和137～143获取8位并行数据(时标t33)。此外，当输入命令是读出命令时，从闪速存储器110读出的数据作为8位并行数据输出到端子131和137～143。
接下来，本发明存储卡的第二实施方案将参考图7和图8来描述。
第二实施方案和第一实施方案之间的差别在于：在第一实施方案中，电平检测电路221从四个外部端子140～143的状态确定操作模式，而在第二实施方案中，电平检测电路221从八个外部端子131，137～143的状态确定操作模式。因此，在第二实施方案中，除了外部端子140～143的电势之外，外部端子131，137～139的电势也输入到电平检测电路221。另外，电平检测电路221依赖这些端子的状态来产生八个信号DAT7EN～DAT0EN，这些信号指示到端子的输入的有效性，然后将这些信号提供该数据传送电路223。
因此，第二实施方案的存储卡产生以下优点：除了串行数据传送、4位并行传送和8位并行传送之外，期望位数的数据传送例如2位并行传送、3位并行传送和6位并行传送也是可能的，并且用于数据输入和输出的端子可以从端子131，137～143中随意地确定。
图8说明当如上所述配置的第二实施方案存储卡的端子131，137～139的电势设置到低电平，而端子140～143的电势设置到高电平时的操作时标。在该实施方案中，当输入命令时，电平检测电路221通过检测外部端子131，137～143的电势状态来确定外部设备的类型。
如图8中所说明的，当输入命令时，外部端子131，137～143的电势DAT0～DAT7当中的DAT0～DAT3的电势为低电平而DAT4～DAT7的电势为高电平时，电平检测电路221仅将送往数据传送电路223的信号DAT7EN～DAT0EN当中的信号DAT3EN～DAT0EN改变到有效电平(例如高电平)，以便通知数据传送电路223端子132，137～139的数据DAT0～DAT3是有效的而端子140～143的数据DAT4～DAT7是无效的。
因此，当输入命令是写入命令时，数据传送电路223仅获取数据DAT0～DAT3并且将数据传送给缓冲控制部件123。另外，当输入命令是读出命令时，从闪速存储器110读出的数据作为4位并行数据输出到端子131，137～139。
本发明已基于其优选实施方案来实际描述，但是本发明绝不仅限于这些实施方案，而必然允许不背离其权利要求书的范围内的许多改变和修改。例如，在实施方案中，本发明已应用于多媒体卡(MMC)，但是本发明也可以应用于称作SMC(安全移动卡)的存储卡和其他规范的存储卡，其具有防止作品例如音乐内容的非法复制的类似规范和改进的安全性。另外，控制器芯片120的结构并不仅限于图1的结构，即使芯片控制器120不包括例如缓冲存储器124和缓冲控制部件125，它也是容许的。
在上面的描述中，作为背景本发明已主要应用于包括作为主要应用领域的闪速存储器的存储卡，但是本发明绝不限于此。也就是，本发明也可以用于包括EEPROM芯片或其他非易失性存储器芯片的存储卡，或者应用于其中多个非易失性存储器和控制LSI可以安装到印制导线衬底上的存储器模块。
简要地，本发明可以提供下面的效果。
也就是，根据本发明，可以实现高速数据传送，同时保证包括非易失性存储器的卡型存储设备的兼容性。

Claims (10)

1.一种非易失性存储设备，包括：
多个外部端子；
被输入数据信号的多个外部数据端子；
用于将所述外部数据端子上拉到电源电压的上拉电路；
用于检测所述外部数据端子的电位的电平检测电路；
用于选择性地获取输入到所述多个外部数据端子的数据信号、然后将数据信号作为预定的总线宽度的数据传送到内部电路的数据传送电路；
非易失性存储器；以及
控制器，用于控制从所述外部端子输入到所述非易失性存储器内的区域的数据的存储操作，所述存储操作依据从任何所述多个外部端子输入的控制信息，
其中当所述控制信息被输入时，所述电平检测电路检测所述多个外部数据端子的预定端子的电位，并且所述数据传送电路根据预定的外部数据端子的电位组合来确定所述总线宽度。
2.根据权利要求1的非易失性存储设备，其中总共提供八个端子作为所述多个外部数据端子，并且提供了四个端子作为所述八个端子的所述预定端子。
3.根据权利要求2的非易失性存储设备，其中当所述电平检测电路检测到所述四个外部数据端子的电位都高于预定的电位时，所述数据传送电路获取输入到所述预定的外部数据端子当中任何一个的数据信号，然后将该数据信号传送到内部电路。
4.根据权利要求3的非易失性存储设备，其中当所述电平检测电路检测到所述四个外部数据端子的第一端子的电位低于预定的电位时，与当所述四个外部数据端子的电位都高于预定电位时的速率相比，所述数据传送电路以更高的速率来获取输入到所述预定的外部数据端子的任何一个的数据信号，然后将该数据信号传送到内部电路。
5.根据权利要求4的非易失性存储设备，其中当所述电平检测电路检测到所述四个外部数据端子的第二端子的电位低于预定的电位时，所述数据传送电路获取输入到除所述预定的外部数据端子之外的四个外部数据端子的数据信号，然后将该数据信号传送到内部电路。
6.根据权利要求5的非易失性存储设备，其中当所述电平检测电路检测到所述四个外部数据端子的第三端子的电位低于预先确定电位时，所述数据传送电路获取输入到全部所述八个外部数据端子的数据信号，然后将这些数据信号传送到内部电路。
7.根据权利要求6的非易失性存储设备，其中所述八个外部数据端子的任何一个也用作控制信号输入到其上的端子。
8.根据权利要求7的非易失性存储设备，其中所述上拉电路形成在与所述控制器相同的半导体芯片上。
9.根据权利要求8的非易失性存储设备，还包括用于存储从外部输入的写数据和来自所述非易失性存储器的读数据的易失性存储器。
10.根据权利要求9的非易失性存储设备，还包括时标产生电路，其用于通过检测所述控制信号的输入来通知所述电平检测电路的检测时标。
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