JP5026058B2 - スイッチング動作速度を増加させるブースト回路を含む高電圧スイッチ回路およびこれを含むフラッシュメモリ装置 - Google Patents

スイッチング動作速度を増加させるブースト回路を含む高電圧スイッチ回路およびこれを含むフラッシュメモリ装置 Download PDF

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Description

この発明は、半導体装置に関し、特に、高電圧スイッチ回路およびこれを含むフラッシュメモリ装置に関する。
一般に、高電圧を使用する半導体メモリ装置は、高電圧スイッチ回路を含む。高電圧スイッチ回路は、スイッチ制御電圧に応答して、半導体メモリ装置の内部回路のうち高電圧を必要とする内部回路への高電圧の供給を行い、または高電圧の供給動作を停止する。図１は、従来の高電圧スイッチ回路を示す図であり、図１を参照すると、高電圧スイッチ回路１０は、イネーブル制御回路１１、高電圧スイッチ１２、およびブースト回路１３を含む。イネーブル制御回路１１と高電圧スイッチ１２のそれぞれは、高電圧用ＮＭＯＳトランジスタで実現できる。以下において、イネーブル制御回路１１と高電圧スイッチ１２のそれぞれは、ＮＭＯＳトランジスタとして参照される。ブースト回路１３は、ＮＭＯＳトランジスタＮ１、Ｎ２とキャパシタＣ１、Ｃ２を含む。
次に、高電圧スイッチ回路１０の動作過程を簡略に説明する。まず、イネーブル信号ＥＮが電圧ＶＣＣレベルでイネーブルされると、ＮＭＯＳトランジスタ１１が出力ノードＯＵＴに電圧ＶＣＣ−Ｖｔｈ１（Ｖｔｈ１は、ＮＭＯＳトランジスタ１１のしきい値電圧）を供給する。その結果、出力ノードＯＵＴで電圧ＶＣＣ−Ｖｔｈ１レベルのスイッチ制御電圧ＶＯが発生する。ＮＭＯＳトランジスタＮ１は、スイッチ制御電圧ＶＯに応答してターンオンされ、電圧ＶＣＣ−Ｖｔｈ１−Ｖｔｈ２（Ｖｔｈ２は、ＮＭＯＳトランジスタＮ１のしきい値電圧）レベルで内部出力電圧ＶＩＮＴを出力する。この際、クロック信号ＣＬＫが論理ハイ（例えば、電圧ＶＣＣ）レベルでキャパシタＣ１に入力される。その結果、キャパシタＣ１が連結されたノードＡで、下記の式［数１］で表わされる前記内部出力電圧ＶＩＮＴが発生する。
Figure 0005026058
ここに、ＣC１はＣ１のキャパシタンス、ＣS１はＣＥのキャパシタンスを表し、ＣＥはノードＡに存在する寄生キャパシタである。
図１において、クロック信号ＣＬＫが論理「ハイ」になるとき、反転されたクロック信号ＣＬＫＢは論理「ロー」（例えば、電圧ＶＳＳ）になる。その後、ノードＡにダイオード接続された(diode connected)ＮＭＯＳトランジスタＮ２が内部出力電圧ＶＩＮＴに応答してターンオンされ、内部出力電圧ＶＩＮＴを出力ノードＯＵＴに出力する。ここで、ＮＭＯＳトランジスタＮ２は、低電圧用トランジスタで実現できる。したがって、ＮＭＯＳトランジスタＮ２のしきい値電圧は、ＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈ２より一層小さいため、ＮＭＯＳトランジスタＮ２による内部出力電圧ＶＩＮＴの降下は、無視することができる。一方、反転されたクロック信号ＣＬＫＢが論理ハイのＶＣＣレベルでキャパシタＣ２に入力される。その結果、キャパシタＣ２が連結された出力ノードＯＵＴのスイッチ制御電圧ＶＯは、内部出力電圧ＶＩＮＴと反転されたクロック信号ＣＬＫＢの電圧ＶＣＣによって、下記の式［数２］で表わされるようにブーストされる。
Figure 0005026058
ここに、ＣC２はＣ２のキャパシタンス、ＣS２はＣＦのキャパシタンスを表し、ＣＦは出力ノードＯＵＴに存在する寄生キャパシタである。
図２において、反転されたクロック信号ＣＬＫＢが論理ハイになるとき、クロック信号ＣＬＫは論理ローになる。その後、増加したスイッチ制御電圧ＶＯは、ＮＭＯＳトランジスタＮ１のゲートにさらに入力される。その後、ＮＭＯＳトランジスタ１２が完全にターンオンされる程度に大きい電圧、すなわち、ＶＰＰ＋Ｖｔｈ３（ただし、ＶＰＰ≫ＶＣＣであり、Ｖｔｈ３はＮＭＯＳトランジスタ１２のしきい値電圧である）レベルで、スイッチ制御電圧ＶＯがブーストされるまで、高電圧スイッチ回路１０は上述した動作を繰り返し行う。スイッチ制御電圧ＶＯが電圧ＶＰＰ＋Ｖｔｈ３になると、ＮＭＯＳトランジスタ１２が完全にターンオンされ、受信された電圧ＶＰＰをそのまま高電圧ＨＶＯＵＴとして出力する。
ブースト回路１３に含まれるＮＭＯＳトランジスタＮ１は、高電圧ＶＰＰを受信するので、高電圧トランジスタで実現されるべきである。しかし、低電圧トランジスタのしきい値電圧に比べて高電圧トランジスタのしきい値電圧が一層大きいので、ＮＭＯＳトランジスタＮ１が高電圧トランジスタで実現されると、ＮＭＯＳトランジスタＮ１によって降下(drop)する電圧は低電圧トランジスタによって降下する電圧より一層さらに大きい。このようにＮＭＯＳトランジスタＮ１によって降下する電圧が増加する場合、内部出力電圧ＶＩＮＴの増加量が減少するので、スイッチ制御電圧ＶＯがブーストされる速度が減少する。結局、イネーブル信号ＥＮがイネーブルされた時点から高電圧スイッチ回路１０（すなわち、ＮＭＯＳトランジスタ１２）が完全にターンオンされるまでかかる時間Ｔ２が増加する。また、ＮＭＯＳトランジスタＮ１のドレインに入力される電圧ＶＰＰが増加すると、ＮＭＯＳトランジスタＮ１、Ｎ２のボディ効果(body effect)によって、ＮＭＯＳトランジスタＮ１、Ｎ２のしきい値電圧が過度に増加して、スイッチ制御電圧ＶＯが正常的にブーストされない場合が発生しうる。この場合、前記高電圧スイッチ回路１０は、正常にスイッチング動作を実行することができない。また、高電圧スイッチ回路１０では、出力ノードＯＵＴのスイッチ制御電圧ＶＯが反転されたクロック信号ＣＬＫＢによって直接ブーストされる。したがって、図２に示すように、スイッチ制御電圧ＶＯは、反転されたクロック信号ＣＬＫＢがトグル(toggle)することにより発生するノイズ成分を含む。スイッチ制御電圧ＶＯのノイズ成分は、高電圧ＨＶＯＵＴに直接影響を及ぼし、図２から分かるように、高電圧ＨＶＯＵＴもノイズ成分を含む。一方、高電圧ＨＶＯＵＴのノイズ成分を減らすために、クロック信号ＣＬＫと前記反転されたクロック信号ＣＬＫＢの振幅が減少することもある。ところが、クロック信号ＣＬＫと反転されたクロック信号ＣＬＫＢの振幅が減少すると、スイッチ制御電圧ＶＯのブースト速度が減少して高電圧スイッチ回路１０の動作速度が低下してしまう。
そこで、この発明の目的は、クロスカップルド(cross-coupled)タイプのブースト回路によってスイッチ制御電圧を高速でブーストさせることにより、スイッチング動作速度を増加させ、出力される高電圧のノイズ成分を減少させることが可能な高電圧スイッチ回路を提供することにある。
この発明の他の目的は、クロスカップルドタイプのブースト回路によってスイッチ制御電圧を高速でブーストさせることにより、スイッチング動作速度を増加させ、出力される高電圧のノイズ成分を減少させることが可能な高電圧スイッチ回路を含むフラッシュメモリ装置を提供することにある。
上記技術的課題を解決するために、この発明の一観点による高電圧スイッチング回路は、イネーブル制御回路、フィードバック回路、ブースト回路および高電圧スイッチを備えて構成される。イネーブル制御回路は、イネーブル信号に応答して、出力ノードを設定された電圧にプリチャージする。フィードバック回路は、出力ノードがプリチャージされるとき、出力ノードで発生するスイッチ制御電圧に応答して、入力ノードにフィードバック電圧を供給する。ブースト回路は、クロック信号に応答してフィードバック電圧をブーストし、ブースト電圧を出力ノードに出力することにより、スイッチ制御電圧を増加させる。高電圧スイッチは、スイッチ制御電圧に応答してオンまたはオフされ、オンされるときに高電圧を受信して出力する。好ましくは、ブースト回路は、クロスカップルド(cross-coupled)タイプの複数の増幅回路を含む。
上記技術的課題を達成するために、この発明の他の観点による高電圧スイッチング回路は、イネーブル制御回路、フィードバック回路、ブースト回路および高電圧スイッチを備えて構成される。イネーブル制御回路は、イネーブル信号に応答して、出力ノードを設定された電圧にプリチャージする。フィードバック回路は、出力ノードがプリチャージされるとき、出力ノードで発生するスイッチ制御電圧に応答して、入力ノードにフィードバック電圧を供給する。ブースト回路は、クロック信号に応答してフィードバック電圧をブーストし、ブースト電圧を出力ノードに出力することにより、スイッチ制御電圧を増加させる。高電圧スイッチは、スイッチ制御電圧に応答してオンまたはオフされ、オンされるときに高電圧を受信して出力する。好ましくは、ブースト回路は、クロースカップルドタイプの複数の増幅回路を含む。
上記他の技術的課題を達成するために、この発明に係るフラッシュメモリ装置は、複数のメモリセルブロック、Ｘデコーダ、複数のブロック選択部、複数のゲート回路、第１ポンプ、第２ポンプ、電圧選択回路、第１高電圧スイッチ回路、および第２高電圧スイッチ回路を備えて構成される。複数のメモリセルブロックは、ローカルワードラインとビットラインを共有する複数のメモリセルをそれぞれ含む。Ｘデコーダは、ロウアドレス信号をデコードし、第１デコード信号と第２デコード信号を出力する。複数のブロック選択部は、第１デコード信号にそれぞれ応答して、複数のブロック選択信号をそれぞれ出力する。複数のゲート回路は、複数のブロック選択信号にそれぞれ応答して、グローバルドレイン選択ライン、グローバルソース選択ラインおよびグローバルワードラインを、メモリセルブロックのローカルドレイン選択ライン、ローカルソース選択ラインおよびローカルワードラインにそれぞれ連結する。第１ポンプは、プログラム命令に応答してプログラム電圧を発生する。第２ポンプは、プログラム命令に応答してプログラムパス電圧を発生する。電圧選択回路は、第２デコード信号に応答して、グローバルワードラインの少なくとも一つを選択し、その選択されたグローバルワードラインにプログラム電圧を供給し、残りのグローバルワードラインにプログラムパス電圧を供給する。第１高電圧スイッチ回路は、イネーブル制御信号とクロック信号に応答して、プログラム電圧を電圧選択回路に供給する。第２高電圧スイッチ回路は、イネーブル制御信号とクロック信号に応答して、プログラムパス電圧を電圧選択回路に供給する。好ましくは、複数のブロック選択部のそれぞれは、ブロックスイッチおよび第３高電圧スイッチ回路を含む。ブロックスイッチは、プログラム電圧を受信し、ブロックスイッチ制御電圧に応答して、複数のブロック選択信号のいずれか一つをプログラム電圧よりさらに大きい電圧レベル、またはプログラム電圧よりさらに小さい電圧レベルで出力する。第３高電圧スイッチ回路は、プログラム電圧を受信し、第１デコード信号のいずれか一つとクロック信号に応答して、プログラム電圧をブロックスイッチ制御電圧として出力する。好ましくは、第１〜第３高電圧スイッチ回路のそれぞれは、クロスカップルドタイプの増幅回路を含むブースト回路を含む。
上述したように、この発明に係る高電圧スイッチ回路とこれを含むフラッシュメモリ装置は、クロスカップルドタイプのブースト回路によってスイッチ制御電圧を高速でブーストさせることにより、スイッチング動作速度を増加させ、出力される高電圧のノイズ成分を減少させることができる。
以下、添付図面を参照して、この発明の好適な実施例を説明する。なお、この発明は、下記に説明する実施例に限定されるものではなく、互いに異なる様々な形に実現することができる。以下の実施例は、この発明の開示を完全にし、当該技術分野における通常の知識を有する者にこの発明の範疇を完全に知らせるために提供されるものである。
図３は、この発明の第１実施例に係る高電圧スイッチ回路を示す図である。図３を参照すると、高電圧スイッチ回路１００は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック回路１３０、およびブースト回路１４０を含む。イネーブル制御回路１１０は、イネーブル信号ＥＮに応答して、出力ノードＤＯＵＴを設定された電圧にプリチャージする。好ましくは、イネーブル制御回路１１０は、高電圧用ＮＭＯＳトランジスタで実現できる。以下、イネーブル制御回路１１０は、ＮＭＯＳトランジスタとして参照される。ＮＭＯＳトランジスタ１１０のドレインにはイネーブル信号ＥＮが入力され、そのゲートには内部電圧ＶＣＣが入力され、そのソースは出力ノードＤＯＵＴに連結されている。ＮＭＯＳトランジスタ１１０は、イネーブル信号ＥＮが内部電圧ＶＣＣレベルでイネーブルされるとき、出力ノードＤＯＵＴに設定された電圧ＶＣＣ−Ｖｔ１（Ｖｔ１は、ＮＭＯＳトランジスタ１１０のしきい値電圧）を供給する。その結果、出力ノードＤＯＵＴで設定された電圧ＶＣＣ−Ｖｔ１レベルのスイッチ制御電圧ＶＣＴＬが発生する。また、ＮＭＯＳトランジスタ１１０は、イネーブル信号ＥＮがグラウンド電圧ＶＳＳ（図示せず）でディスエーブルされるとき、出力ノードＤＯＵＴをグラウンド電圧ＶＳＳにディスチャージする。
高電圧スイッチ１２０は、スイッチ制御電圧ＶＣＴＬに応答してオンまたはオフされる。高電圧スイッチ１２０は、高電圧用ＮＭＯＳトランジスタで実現できる。以下、高電圧スイッチ１２０は、ＮＭＯＳトランジスタとして参照される。ＮＭＯＳトランジスタ１２０のドレインには高電圧ＶＰＰが入力され、そのゲートにはスイッチ制御電圧ＶＣＴＬが入力される。好ましくは、スイッチ制御電圧ＶＣＴＬが電圧ＶＰＰ＋Ｖｔ２（Ｖｔ２は、ＮＭＯＳトランジスタ１２０のしきい値電圧）になるとき、ＮＭＯＳトランジスタ１２０が完全にターンオンされるため、高電圧ＶＰＰをそのまま高電圧ＶＨとして自己のソースに出力する。
フィードバック回路１３０は、出力ノードＤＯＵＴが設定された電圧ＶＣＣ−Ｖｔ１にプリチャージされるとき、スイッチ制御電圧ＶＣＴＬに応答して、入力ノードＤＩＮにフィードバック電圧ＶＦＢを供給する。フィードバック回路１３０は、高電圧用ＮＭＯＳトランジスタで実現できる。以下、フィードバック回路１３０は、ＮＭＯＳトランジスタとして参照される。ＮＭＯＳトランジスタ１３０のドレインには高電圧ＶＰＰが入力され、そのゲートにはスイッチ制御電圧ＶＣＴＬが入力され、そのソースは入力ノードＤＩＮに連結されている。ＮＭＯＳトランジスタ１３０は、スイッチ制御電圧ＶＣＴＬに応答してターンオンまたはターンオフされ、ターンオンされるとき、スイッチ制御電圧ＶＣＴＬと高電圧ＶＰＰによって決定されるフィードバック電圧ＶＦＢを入力ノードＤＩＮに出力する。ブースト回路１４０は、クロースカップルドタイプの増幅回路１４１とキャパシタＣ１１、Ｃ１２を含む。増幅回路１４１は、スイッチＮＭ１、ＮＭ２、ＰＭ１、ＰＭ２を含む。好ましくは、スイッチＮＭ１、ＮＭ２のそれぞれは、低電圧用ＮＭＯＳトランジスタで実現でき、スイッチＰＭ１、ＰＭ２のそれぞれは、低電圧用ＰＭＯＳトランジスタで実現できる。以下、スイッチＮＭ１、ＮＭ２のそれぞれは、ＮＭＯＳトランジスタとして参照され、スイッチＰＭ１、ＰＭ２のそれぞれは、ＰＭＯＳトランジスタとして参照される。ＮＭＯＳトランジスタＮＭ１、ＮＭ２のドレインは、入力ノードＤＩＮに連結される。ＮＭＯＳトランジスタＮＭ１、ＮＭ２のソースは、ブーストノードＢＮ１、ＢＮ２にそれぞれ連結される。ＮＭＯＳトランジスタＮＭ１のゲートは、ブーストノードＢＮ２に連結される。ＮＭＯＳトランジスタＮＭ１は、ブーストノードＢＮ２のブースト電圧Ｖ２に応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタＮＭ２のゲートは、ブーストノードＢＮ１に連結される。ＮＭＯＳトランジスタＮＭ２は、ブーストノードＢＮ１のブースト電圧Ｖ１に応答してターンオンまたはターンオフされる。
ＰＭＯＳトランジスタＰＭ１、ＰＭ２のドレインは、出力ノードＤＯＵＴに連結され、そのドレインは、ブーストノードＢＮ１、ＢＮ２にそれぞれ連結される。ＰＭＯＳトランジスタＰＭ１のゲートは、ブーストノードＢＮ２に連結される。ＰＭＯＳトランジスタＰＭ１は、ブースト電圧Ｖ２に応答してターンオンまたはターンオフされる。ＰＭＯＳトランジスタＰＭ２のゲートは、ブーストノードＢＮ１に連結される。ＰＭＯＳトランジスタＰＭ２は、ブースト電圧Ｖ１に応答してターンオンまたはターンオフされる。
キャパシタＣ１１は、ブーストノードＢＮ１に連結され、クロック信号ＣＬＫに応答して充電または放電動作する。好ましくは、クロック信号ＣＬＫが電圧ＶＣＣレベルでイネーブルされるとき、キャパシタＣ１１が充電され、クロック信号ＣＬＫがグラウンド電圧ＶＳＳレベルでディスエーブルされるとき、キャパシタＣ１１が放電される。
キャパシタＣ１２は、ブーストノードＢＮ２に連結され、反転されたクロック信号ＣＬＫＢに応答して充電または放電動作する。好ましくは、反転されたクロック信号ＣＬＫＢが電圧ＶＣＣレベルでイネーブルされるとき、キャパシタＣ１２が充電され、反転されたクロック信号ＣＬＫＢがグラウンド電圧ＶＳＳレベルでディスエーブルされるとき、キャパシタＣ１２が放電される。クロック信号ＣＬＫと反転されたクロック信号ＣＬＫＢは、互いに相補的(complementary)（逆極生）である。
次に、高電圧スイッチ回路１０１の動作過程をより詳しく説明する。まず、イネーブル信号ＥＮがイネーブルされると、イネーブル制御回路１１０が出力ノードＤＯＵＴに電圧ＶＣＣ−Ｖｔ１を供給する。その結果、出力ノードＤＯＵＴで電圧ＶＣＣ−Ｖｔ１レベルのスイッチ制御電圧ＶＣＴＬが発生する。ＮＭＯＳトランジスタ１２０、１３０は、スイッチ制御電圧ＶＣＴＬに応答して、若干ターンオンされる。この際、ＮＭＯＳトランジスタ１２０が出力する高電圧ＶＨと、ＮＭＯＳトランジスタ１３０が出力するフィードバック電圧ＶＦＢは、下記の式［数３］で表わされる。
Figure 0005026058
ここに、Ｖｔ３はＮＭＯＳトランジスタ１３０のしきい値電圧を表す。
一方、図４に示されるように、クロック信号ＣＬＫは、電圧ＶＣＣレベルでイネーブルされ、反転されたクロック信号ＣＬＫＢは、グラウンド電圧ＶＳＳレベルでディスエーブルされる。クロック信号ＣＬＫに応答してキャパシタＣ１１が充電動作し、反転されたクロック信号ＣＬＫＢに応答してキャパシタＣ１２が放電動作する。その結果、ブーストノードＢＮ２のブースト電圧Ｖ２は、グラウンド電圧ＶＳＳになる。ブースト電圧Ｖ２にそれぞれ応答して、ＮＭＯＳトランジスタＮＭ１がターンオフされ、ＰＭＯＳトランジスタＰＭ１がターンオンされる。ＮＭＯＳトランジスタＮＭ１がターンオフ状態であるので、フィードバック電圧ＶＦＢは、ブーストノードＢＮ１に供給されない。この際、ブーストノードＢＮ１のブースト電圧Ｖ１は、下記の式［数４］で表わされる。
Figure 0005026058
ここに、ＣH１はＣｌ１のキャパシタンス、ＣI１はＣＰ１のキャパシタンスをそれぞれ表し、ＣＰ１は前記ブーストノードＢＮ１に存在する寄生キャパシタである。
ＰＭＯＳトランジスタＰＭ１は、ブースト電圧Ｖ１を出力ノードＤＯＵＴに出力する。その結果、スイッチ制御電圧ＶＣＴＬがブースト電圧Ｖ１だけ増加する。また、ブースト電圧Ｖ１にそれぞれ応答して、ＮＭＯＳトランジスタＮＭ２がターンオンされ、ＰＭＯＳトランジスタＰＭ２がターンオフされる。ＮＭＯＳトランジスタＮＭ２は、入力ノードＤＩＮから受信されるフィードバック電圧ＶＦＢをブーストノードＢＮ２に出力する。ＮＭＯＳトランジスタＮＭ２は、低電圧用トランジスタであって、ＮＭＯＳトランジスタＮＭ２によるフィードバック電圧ＶＦＢの降下は無視できる。結局、フィードバック電圧ＶＦＢと反転されたクロック信号ＣＬＫＢの電圧ＶＣＣによってブースト電圧Ｖ２がブーストされ、そのブーストされたブースト電圧Ｖ２は、下記の式［数５］で表わされる。
Figure 0005026058
ここに、ＣH２はＣｌ２のキャパシタンス、ＣI２はＣＰ２のキャパシタンスをそれぞれ表し、ＣＰ２はブーストノードＢＮ２に存在する寄生キャパシタである。
その後、クロック信号ＣＬＫがディスエーブルされ、反転されたクロック信号ＣＬＫＢがイネーブルされる。クロック信号ＣＬＫに応答してキャパシタＣ１１が放電動作し、反転されたクロック信号ＣＬＫＢに応答してキャパシタＣ１２が充電動作する。その結果、第１ブースト電圧Ｖ１がグラウンド電圧ＶＳＳになる。第１ブースト電圧Ｖ１に応答してＮＭＯＳトランジスタＮＭ２がターンオフされ、フィードバック電圧ＶＦＢをブーストノードＢＮ２に供給する動作を停止する。また、第１ブースト電圧Ｖ１に応答してＰＭＯＳトランジスタＰＭ２がターンオンされ、ブースト電圧Ｖ２を出力ノードＤＯＵＴに出力する。その結果、スイッチ制御電圧ＶＣＴＬがブースト電圧Ｖ２だけ増加する。
一方、ブースト電圧Ｖ２がブーストされるにつれて、ブースト電圧Ｖ２に応答して、ＮＭＯＳトランジスタＮＭ１がターンオンされ、ＰＭＯＳトランジスタＰＭ１がターンオフされる。ＮＭＯＳトランジスタＮＭ１は、フィードバック電圧ＶＦＢをブーストノードＢＮ１に供給する。ここで、フィードバック電圧ＶＦＢは、以前にＮＭＯＳトランジスタＮＭ２がターンオンされてブーストノードＢＮ２に供給されたときより、ブースト電圧Ｖ２だけ増加した状態である。その理由は、ＰＭＯＳトランジスタＰＭ２がブースト電圧Ｖ２を出力ノードＤＯＵＴに出力するためである。言い換えれば、スイッチ制御電圧ＶＣＴＬが増加するのに比例してＮＭＯＳトランジスタ１３０のターンオン抵抗が減少するので、スイッチ制御電圧ＶＣＴＬが増加するほど、フィードバック電圧ＶＦＢが増加する。
一方、クロック信号ＣＬＫがさらにイネーブルされ、反転されたクロック信号ＣＬＫＢがディスエーブルされる。反転されたクロック信号ＣＬＫＢに応答してキャパシタＣ１２が放電動作し、クロック信号ＣＬＫに応答してキャパシタＣ１１が充電動作する。その結果、ブーストノードＢＮ２のブースト電圧Ｖ２がグラウンド電圧ＶＳＳになる。ブースト電圧Ｖ２に応答してＮＭＯＳトランジスタＮＭ１がターンオフされ、フィードバック電圧ＶＦＢの供給動作を停止する。また、ブースト電圧Ｖ２に応答してＰＭＯＳトランジスタＰＭ１がターンオンされる。
その結果、ブーストノードＢＮ１のブースト電圧Ｖ１は、フィードバック電圧ＶＦＢとクロック信号ＣＬＫの電圧ＶＣＣによってさらにブーストされ、このときのブースト電圧Ｖ１は、下記の式［数６］で表わされる。
Figure 0005026058
上記式［数６］に前記式［数３］〜［数５］を代入すると、ブースト電圧Ｖ１は、下記の式［数７］で表わされる。
Figure 0005026058
上記式［数７］から分かるように、前記式［数４］で表わされるブースト電圧Ｖ１より式［数７］で表わされるブースト電圧Ｖ１の方がさらに増加している。
その後、クロック信号ＣＬＫと反転されたクロック信号ＣＬＫＢとが交互にイネーブルされるごとに、ブースト電圧Ｖ１、Ｖ２が交互に増加されて出力ノードＤＯＵＴに出力されるので、図４に示されるように、スイッチ制御電圧ＶＣＴＬが段々と増加していく。例えば、クロック信号ＣＬＫがイネーブルされるとき、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ１がターンオンされ、ブースト電圧Ｖ２を増加させる。また、反転されたクロック信号ＣＬＫＢがイネーブルされるとき、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ２がターンオンされ、ブースト電圧Ｖ１を増加させる。結局、ブースト回路１４０によってスイッチ制御電圧ＶＣＴＬが段々と増加して電圧「ＶＰＰ＋Ｖｔ２」になるとき、ＮＭＯＳトランジスタ１２０が完全にターンオンされ、高電圧ＶＰＰをそのまま高電圧ＶＨとして自己のソースに出力する。
一方、イネーブル信号ＥＮがグラウンド電圧ＶＳＳでディスエーブルされるとき、ＮＭＯＳトランジスタ１１０が出力ノードＤＯＵＴをグラウンド電圧ＶＳＳにディスチャージする。その結果、スイッチ制御電圧ＶＣＴＬがグラウンド電圧ＶＳＳレベルになる。スイッチ制御電圧ＶＣＴＬに応答して、ＮＭＯＳトランジスタ１２０、１３０が全てターンオフされる。したがって、高電圧スイッチ回路１０１が高電圧ＶＰＰのスイッチング動作を停止する。
上述したように、クロースカップルドタイプの増幅回路１４１は、スイッチ制御電圧ＶＣＴＬを短時間で急激に増加させることができる。したがって、高電圧スイッチ回路１０１の動作速度を増加させることができる。また、ブースト回路１４０において、出力ノードＤＯＵＴにクロック信号ＣＬＫまたは反転されたクロック信号ＣＬＫＢが入力されないので、図５から分かるように、スイッチ制御電圧ＶＣＴＬのノイズ成分を減少させることができる。その結果、高電圧スイッチ回路１０１が出力する高電圧ＶＨのノイズ成分が減少する。
このような高電圧スイッチ回路１０１の効果は、図２と図５のグラフを比較すれば、さらに明らかになる。図５は、図３に示した高電圧スイッチ回路の動作によるブースト制御電圧と出力電圧の変化を示すグラフである。図５を参照すると、イネーブル信号ＥＮがイネーブルされた後、スイッチ制御電圧ＶＣＴＬが設定された電圧「ＶＰＰ＋Ｖｔ２」になるのにかかる時間は、「Ｔ１」である。図２を参照すると、イネーブル信号ＥＮがイネーブルされた後、スイッチ制御電圧Ｖ０が設定された電圧ＶＰＰ＋Ｖｔｈ３になるのにかかる時間は、「Ｔ２」である。したがって、ブースト回路１４０がスイッチ制御電圧ＶＣＴＬを設定された電圧ＶＰＰ＋Ｖｔ２にブーストするのにかかる時間が減少することが分かる。したがって、高電圧スイッチ回路１０１は、高速でスイッチング動作を行うことができる。
図６は、この発明の第２実施例に係る高電圧スイッチ回路を示す図である。図６を参照すると、高電圧スイッチ回路１０２は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック回路１３０、ブースト回路１４０、および電圧リミッタ１５０を備えて構成されている。高電圧スイッチ回路１０２の構成および具体的な動作は、図３を参照して上述した高電圧スイッチ回路１０１の場合と大部分において同様であるので、この実施例では、高電圧スイッチ回路１０１と１０２の差異点を中心として説明する。高電圧スイッチ回路１０１と１０２の間の差異点は、高電圧スイッチ回路１０２が電圧リミッタ１５０をさらに備えて構成されていることである。電圧リミッタ１５０は、出力ノードＤＯＵＴに連結され、スイッチ制御電圧ＶＣＴＬが過度にブーストされたとき、スイッチ制御電圧ＶＣＴＬがリミット電圧（例えば、ＶＰＰ＋Ｖｔ２）レベルに抑えられるように、スイッチ制御電圧ＶＣＴＬを減少させる。電圧リミッタ１５０は、出力ノードＤＯＵＴと高電圧入力ノードＨＩＮとの間に直列に連結されたダイオードＤ１〜ＤＫ（Ｋは整数）を含む。好ましくは、ダイオードＤ１〜ＤＫのそれぞれは、高電圧用ＮＭＯＳトランジスタをダイオード接続したもので実現できる。以下、ダイオードＤ１〜ＤＫのそれぞれは、ＮＭＯＳトランジスタとして参照される。ＮＭＯＳトランジスタＤ１のゲートとドレインは、出力ノードＤＯＵＴにダイオード接続される。また、ＮＭＯＳトランジスタＤ２〜ＤＫのゲートとドレインは、各一つ前のＮＭＯＳトランジスタＤ１〜Ｄ（Ｋ−１）のソースにそれぞれダイオード接続される。例えば、ＮＭＯＳトランジスタＤ２のゲートとドレインは、ＮＭＯＳトランジスタＤ１のソースにダイオード接続される。また、ＮＭＯＳトランジスタＤＫのソースは、高電圧入力ノードＨＩＮに連結される。スイッチ制御電圧ＶＣＴＬが過度に増加してリミット電圧よりさらに大きくなると、ＮＭＯＳトランジスタＤ１〜ＤＫがターンオンされる。ＮＭＯＳトランジスタＤ１〜ＤＫは、ターンオンされるとき、出力ノードＤＯＵＴから高電圧入力ノードＨＩＮに電流パスを形成し、スイッチ制御電圧ＶＣＴＬを減少させる。高電圧スイッチ１２０は、高電圧入力ノードＨＩＮを介して高電圧ＶＰＰを受信する。以上説明したように、高電圧スイッチ回路１０２が電圧リミッタ１５０を含むことにより、スイッチ制御電圧ＶＣＴＬが無用に増加する現象を減少させることができる。
図７は、この発明の第３実施例に係る高電圧スイッチ回路を示す図である。図７を参照すると、高電圧スイッチ回路１０３は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック回路１３０およびブースト回路１６０を含む。高電圧スイッチ回路１０３の構成および具体的な動作は、図３から分かるように、上述した高電圧スイッチ回路１０１の場合と基本的には同様であるので、この実施例では、高電圧スイッチ回路１０１と１０３の差異点を中心として説明する。高電圧スイッチ回路１０１と１０３の間の差異点は、高電圧スイッチ回路１０３のブースト回路１６０が複数のキャパシタＣＡ１〜ＣＡＮ、ＣＢ１〜ＣＢＮ（Ｎは整数）と複数の増幅回路ＢＳＴ１〜ＢＳＴＮ（Ｎは整数）を含むことである。キャパシタＣＡ１〜ＣＡＮは、増幅回路ＢＳＴ１〜ＢＳＴＮのブーストノードＮＡ１〜ＮＡＮ（Ｎは整数）にそれぞれ連結されている。キャパシタＣＡ１〜ＣＡＮは、クロック信号ＣＬＫにそれぞれ応答して充電または放電動作する。キャパシタＣＡ１〜ＣＡＮがそれぞれ充電されるごとに、ブーストノードＮＡ１〜ＮＡＮのブースト電圧ＶＡ１〜ＶＡＮがぞれぞれ増加する。キャパシタＣＢ１〜ＣＢＮは、増幅回路ＢＳＴ１〜ＢＳＴＮのブーストノードＮＢ１〜ＮＢＮ（Ｎは整数）にそれぞれ連結されている。キャパシタＣＢ１〜ＣＢＮは、反転されたクロック信号ＣＬＫＢにそれぞれ応答して充電または放電動作する。キャパシタＣＢ１〜ＣＢＮがそれぞれ充電されるごとに、ブーストノードＮＢ１〜ＮＢＮのブースト電圧ＶＢ１〜ＶＢＮがそれぞれ増加する。増幅回路ＢＳＴ１〜ＢＳＴＮのそれぞれの構成および具体的な動作説明は、図３を参考して上述した前記増幅回路１４１のと同様であるので、説明の重複を避けるため、省略する。ブースト回路１６０は、複数の増幅回路ＢＳＴ１〜ＢＳＴＮを含むので、ブースト回路１４０に比べてスイッチ制御電圧ＶＣＴＬを迅速に増加させることができる。その結果、高電圧スイッチ回路１０１の場合に比べて、高電圧スイッチ回路１０３の動作速度は、より一層向上する。
図８は、この発明の第４実施例に係る高電圧スイッチ回路を示す図である。図８を参照すると、高電圧スイッチ回路１０４は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック回路１３０、ブースト回路１６０および電圧リミッタ１５０をそなえてされている。イネーブル制御回路１１０、高電圧スイッチ１２０およびフィードバック回路１３０の構成および具体的な動作は、図３を参照して上述した高電圧スイッチ回路１０１のと同様であるので、これらについての詳細な説明は、省略する。また、ブースト回路１６０は、図７を参照して上述したのと同様であり、電圧リミッタ１５０は、図６を参照して上述したのと同様であるので、説明の重複を避けるため、これらについての説明は、省略する。
図９は、この発明の第５実施例に係る高電圧スイッチ回路を示す図である。図９を参照すると、高電圧スイッチ回路１０５は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック回路１３０およびブースト回路１７０を備えて構成されている。高電圧スイッチ回路１０５の構成および具体的な動作は、図３を参照して上述した高電圧スイッチ回路１０１のと同様であるので、この実施例では、高電圧スイッチ回路１０１と１０５の間の差異点を中心として説明する。高電圧スイッチ回路１０１と１０５の間の差異点は、ブースト回路１７０の増幅回路１７１が追加のスイッチＮＭ３、ＮＭ４、ＰＭ３、ＰＭ４をさらに含むことである。増幅回路１７１は、クロスカップルドタイプである。増幅回路１７１は、スイッチＮＭ１〜ＮＭ４、ＰＭ１〜ＰＭ４を含む。好ましくは、スイッチＮＭ１〜ＮＭ４のそれぞれは、低電圧用ＮＭＯＳトランジスタで実現できる。スイッチＰＭ１〜ＰＭ４のそれぞれは、低電圧用ＰＭＯＳトランジスタで実現できる。スイッチＮＭ１、ＮＭ２、ＰＭ１、ＰＭ２の構成および動作は、図３を参照して上述したのと同様であるので、これらについての詳細な説明は、省略する。以下、スイッチＮＭ３、ＮＭ４のそれぞれは、ＮＭＯＳトランジスタとして参照され、スイッチＰＭ３、ＰＭ４のそれぞれは、ＰＭＯＳトランジスタとして参照される。ＮＭＯＳトランジスタＮＭ３のドレインは、ブーストノードＢＮ１に連結され、そのゲートにはブースト電圧Ｖ２が入力され、そのソースはＮＭＯＳトランジスタＮＭ１のボディおよび自己のボディに連結される。ＮＭＯＳトランジスタＮＭ３は、ブースト電圧Ｖ２に応答してターンオンまたはターンオフされ、ターンオンされるとき、ブーストノードＢＮ１のブースト電圧Ｖ１をＮＭＯＳトランジスタＮＭ１のボディおよび自己のボディに供給する。より詳しくは、反転されたクロック信号ＣＬＫＢがイネーブルされてＮＭＯＳトランジスタＮＭ１がターンオンされるとき、ＮＭＯＳトランジスタＮＭ３がブースト電圧Ｖ１をＮＭＯＳトランジスタＮＭ１のボディおよび自己のボディに供給する。反転されたクロック信号ＣＬＫＢがイネーブルされるとき、クロック信号ＣＬＫがディスエーブルされるので、ブーストノードＢＮ１のブースト電圧Ｖ１が最小に減少する。結局、ＮＭＯＳトランジスタＮＭ１がターンオンされるとき、ＮＭＯＳトランジスタＮＭ３によってＮＭＯＳトランジスタＮＭ１のボディは、ブースト電圧Ｖ１レベル（すなわち、最小の電圧ＶＳＳレベル）になるので、ＮＭＯＳトランジスタＮＭ１のしきい値電圧が増加する現象を減少させることができる。例えば、ＮＭＯＳトランジスタＮＭ１のボディの電圧がそのソースの電圧より小さい場合、ボディ効果によってＮＭＯＳトランジスタＮＭ１のしきい値電圧が引き続き増加して、ＮＭＯＳトランジスタＮＭ１が動作しないこともある。ＮＭＯＳトランジスタＮＭ４のドレインはブーストノードＢＮ２に連結され、そのゲートにはブースト電圧Ｖ１が入力され、そのソースはＮＭＯＳトランジスタＮＭ２のボディおよび自己のボディに連結される。ＮＭＯＳトランジスタＮＭ４の動作は、ＮＭＯＳトランジスタＮＭ３と同様であるので、説明の重複を避けるため、これについての詳細な説明は、省略する。
ＰＭＯＳトランジスタＰＭ３のソースはブーストノードＢＮ１に連結され、そのゲートにはブースト電圧Ｖ２が入力され、そのドレインはＰＭＯＳトランジスタＰＭ１のボディおよび自己のボディに連結されている。ＰＭＯＳトランジスタＰＭ３は、ブースト電圧Ｖ２に応答してターンオンまたはターンオフされ、ターンオンされたとき、ブースト電圧Ｖ１をＰＭＯＳトランジスタＰＭ１のボディおよび自己のボディに供給する。より詳しくは、反転されたクロック信号ＣＬＫＢがディスエーブルされてＰＭＯＳトランジスタＰＭ１がターンオンされたとき、ＰＭＯＳトランジスタＰＭ３がブースト電圧Ｖ１をＰＭＯＳトランジスタＰＭ１のボディおよび自己のボディに供給する。反転されたクロック信号ＣＬＫＢがディスエーブルされるとき、クロック信号ＣＬＫがイネーブルされるので、ブーストノードＢＮ１のブースト電圧Ｖ１が増加する。このとき、ブースト電圧Ｖ１は、以前にＮＭＯＳトランジスタＮＭ１がターンオンされるにつれて、式［数６］に表されているように、増加された状態にある。結局、ＰＭＯＳトランジスタＰＭ１がターンオンされたとき、ＰＭＯＳトランジスタＰＭ３によってＰＭＯＳトランジスタＰＭ１のボディはブースト電圧Ｖ１レベルになるので、ＰＭＯＳトランジスタＰＭ１のしきい値電圧が増加する現象を減少させることができる。例えば、ＰＭＯＳトランジスタＰＭ１のボディの電圧がそのドレインの電圧より小さい場合、ボディ効果によってＰＭＯＳトランジスタＰＭ１のしきい値電圧が引き続き増加し、ＰＭＯＳトランジスタＰＭ１が動作しないこともある。ＰＭＯＳトランジスタＰＭ４のソースは、ブーストノードＢＮ２に連結され、そのゲートにはブースト電圧Ｖ１が入力され、そのドレインはＰＭＯＳトランジスタＰＭ２のボディおよび自己のボディに連結されている。ＰＭＯＳトランジスタＰＭ４の動作は、ＰＭＯＳトランジスタＰＭ３のと同様であるので、説明の重複を避けるために、これについての詳細な説明は、省略する。上述したように、ＮＭＯＳトランジスタＮＭ３、ＮＭ４およびＰＭＯＳトランジスタＰＭ３、ＰＭ４がＮＭＯＳトランジスタＮＭ１、ＮＭ２およびＰＭＯＳトランジスタＰＭ１、ＰＭ２のしきい値電圧が増加する現象（すなわち、ボディ効果による現象）を減少させるので、ブースト回路１４０に比べてブースト回路１７０がスイッチ制御電圧ＶＣＴＬを迅速に増加させることができる。結果的に、高電圧スイッチ回路１０１に比べて、高電圧スイッチ回路１０５の動作速度をさらに増加させることができる。
図１０は、この発明の第６実施例に係る高電圧スイッチ回路を示す図である。図１０を参照すると、高電圧スイッチ回路１０６は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック回路１３０、ブースト回路１７０および電圧リミッタ１５０を備えて構成されている。イネーブル制御回路１１０、高電圧スイッチ１２０およびフィードバック回路１３０の構成および具体的な動作は、図３を参照して上述した高電圧スイッチ回路１０１のそれと同様であるので、これらについての詳細な説明は、省略する。また、ブースト回路１７０は、図９を参考して上述したのと同様であり、電圧リミッタ１５０は、図６を参照して上述したのと同様であるので、説明の重複を避けるために、これらについての説明は、省略する。
図１１は、この発明の第７実施例に係る高電圧スイッチ回路を示す図である。図１１を参照すると、高電圧スイッチ回路１０７は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック回路１３０およびブースト回路１８０を含む。高電圧スイッチ回路１０７の構成および具体的な動作は、図９を参照して上述した高電圧スイッチ回路１０５の場合と同様であるので、この実施例では、高電圧スイッチ回路１０５と１０７の間の差異点を中心として説明する。高電圧スイッチ回路１０５と１０７の間の差異点は、高電圧スイッチ回路１０７のブースト回路１８０が複数のキャパシタＣＡ１〜ＣＡＮ、ＣＢ１〜ＣＢＮと複数の増幅回路ＢＳＴ１〜ＢＳＴＮを含むことである。キャパシタＣＡ１〜ＣＡＮ、ＣＢ１〜ＣＢＮの構成および動作は、高電圧スイッチ回路１０３のキャパシタＣＡ１〜ＣＡＮ、ＣＢ１〜ＣＢＮの場合と同様である。増幅回路ＢＳＴ１〜ＢＳＴＮのそれぞれの構成および具体的な動作説明は、図９を参照して上述した増幅回路１７１の場合と同様であるので、これらについての詳細な説明は、省略する。ブースト回路１８０が複数の増幅回路ＢＳＴ１〜ＢＳＴＮを含むので、ブースト回路１７０に比べて、ブースト回路１８０は、スイッチ制御電圧ＶＣＴＬを迅速に増加させることができる。結果的に、高電圧スイッチ回路１０５に比べて、高電圧スイッチ回路１０７の動作速度をさらに増加させることができる。
図１２は、この発明の第８実施例に係る高電圧スイッチ回路を示す図である。図１２を参照すると、高電圧スイッチ回路１０８は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック１３０、ブースト回路１８０および電圧リミッタ１５０を備えて構成されている。イネーブル制御回路１１０、高電圧スイッチ１２０およびフィードバック回路１３０の構成および具体的な動作は、図３を参照して上述した高電圧スイッチ回路１０１の場合と同様であるので、これについての詳細な説明は、省略する。また、ブースト回路１８０は、図１１を参照して上述したのと同様であり、電圧リミッタ１５０は、図６を参照して上述したのと同様であるので、説明の重複を避けるため、これらについての詳細な説明は、省略する。
図１３は、この発明の第９実施例に係るフラッシュメモリ装置を概略的に示す図である。図面の簡略化のために、図１３ではフラッシュメモリ装置の内部構成要素のうちこの実施例と関連した部分のみを示し、残りの部分の図示は、省略する。図１３を参照すると、フラッシュメモリ装置２０１は、メモリセルアレイ２１０、Ｘデコーダ２２０、複数のブロック選択部ＢＳ１〜ＢＳＭ（Ｍは整数）、複数のゲート回路ＰＧ１〜ＰＧＭ（Ｍは整数）、第１ポンプ２３０、第２ポンプ２４０、電圧選択回路２６０および高電圧スイッチ回路１０１、２５０を備えて構成されている。メモリセルアレイ２１０は、複数のメモリセルブロックＭＣＢ１〜ＭＣＢＭ（Ｍは整数）を含む。複数のメモリセルブロックＭＣＢ１〜ＭＣＢＭのそれぞれは、ローカルワードラインＷＬ１１〜ＷＬ１ＪとビットラインＢＬ１〜ＢＬＴ（Ｔは整数）を共有する複数のメモリセルＭ１１１〜Ｍ１ＪＴを含む。Ｘデコーダ２２０は、ロウアドレス信号ＲＡＤＤをデコードし、第１デコード信号ＷＥＮ１〜ＷＥＮＭ（Ｍは整数）と第２デコード信号ＲＤＥＣを出力する。複数のブロック選択部ＢＳ１〜ＢＳＭは、第１デコード信号ＷＥＮ１〜ＷＥＮＭにそれぞれ応答して、複数のブロック選択信号ＢＳＥＬ１〜ＢＳＥＬＭ（Ｍは整数）をそれぞれ出力する。さらに詳しくは、複数のブロック選択部ＢＳ１〜ＢＳＭのそれぞれは、ブロックスイッチ（ＢＷ１〜ＢＷＭのいずれか一つ）と高電圧スイッチ回路（ＨＷ１〜ＨＷＭのいずれか一つ）を含む。複数のブロック選択部ＢＳ１〜ＢＳＭの構成および具体的な動作は互いに同様であるので、ブロック選択部ＢＳ１の構成および動作を中心として説明すると、次のとおりである。ブロック選択部ＢＳ１は、ブロックスイッチＢＷ１と高電圧スイッチ回路ＨＷ１を含む。ブロックスイッチＢＷ１は、プログラム電圧ＶＰＧＭを受信し、ブロックスイッチ制御電圧ＶＣ１に応答して、ブロック選択信号ＢＳＥＬ１をプログラム電圧ＶＰＧＥＭよりさらに大きい電圧レベルで、またはプログラム電圧ＶＰＧＭよりさらに小さい電圧レベルで出力する。高電圧スイッチ回路ＨＷ１は、プログラム電圧ＶＰＧＭを受信し、第１デコード信号ＷＥＮ１とクロック信号ＣＬＫ、ＣＬＫＢに応答して、プログラム電圧ＶＰＧＭをブロックスイッチ電圧ＶＣ１として出力する。例えば、第１デコード信号ＷＥＮ１がイネーブルされるとき、高電圧スイッチ回路ＨＷ１がオンされ、プログラム電圧ＶＰＧＭをブロックスイッチ制御電圧ＶＣ１として出力する。第１デコード信号ＷＥＮ１がディスエーブルされるとき、高電圧スイッチ回路ＨＷ１がターンオフされる。一方、高電圧スイッチ回路ＨＷ１がプログラム電圧ＶＰＧＭをブロックスイッチ制御電圧ＶＣ１として出力するとき、ブロックスイッチＢＷ１は、ブロック選択信号ＢＳＥＬ１をプログラム電圧ＶＰＧＥＭよりさらに大きい電圧レベルで出力する。また、高電圧スイッチ回路ＨＷ１がターンオフされるとき、ブロックスイッチＢＷ１は、ブロック選択信号ＢＳＥＬ１をプログラム電圧ＶＰＧＥＭよりさらに小さい電圧レベルで出力する。
複数のゲート回路ＰＧ１〜ＰＧＭのそれぞれは、ブロック選択信号ＢＳＥＬ１〜ＢＳＥＬＭのそれぞれに応答して、グローバルドレイン選択ラインＧＤＳＬ、グローバルソース選択ラインＧＳＳＬおよびグローバルワードラインＧＷＬ１〜ＧＷＬＪを、メモリセルブロックＭＣＢ１〜ＭＣＢＭのローカルドレイン選択ラインＤＳＬ、ローカルソース選択ラインＳＳＬおよび前記ローカルワードラインＷＬ１１〜ＷＬ１Ｊにそれぞれ連結する。複数のゲート回路ＰＧ１〜ＰＧＭの構成および動作は、互いに類似である。例えば、ゲート回路ＰＧ１は、ＮＭＯＳトランジスタＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１を含む。ＮＭＯＳトランジスタＧＤ１は、グローバルドレイン選択ラインＧＤＳＬとローカルドレイン選択ラインＤＳＬとの間に連結され、ブロック選択信号ＢＳＥＬ１に応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタＧ１１〜Ｇ１Ｊは、グローバルワードラインＧＷＬ１〜ＧＷＬＪとローカルワードラインＷＬ１１〜ＷＬ１Ｊとの間にそれぞれ連結され、ブロック選択信号ＢＳＥＬ１に応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタＧＳ１は、グローバルソース選択ラインＧＳＳＬとローカルソース選択ラインＳＳＬとの間に連結され、ブロック選択信号ＢＳＥＬ１に応答してターンオンまたはターンオフされる。
第１ポンプ２３０は、プログラム命令ＰＧＭに応答してプログラム電圧ＶＰＧＭを発生する。第２ポンプ２４０は、プログラム命令ＶＰＧＭに応答してプログラムパス電圧ＶＰＡＳＳを発生する。電圧選択回路２６０は、第２デコード信号ＲＤＥＣに応答して、グローバルワードラインＧＷＬ１〜ＧＷＬＪのうち少なくとも一つを選択し、その選択されたグローバルワードラインにプログラム電圧ＶＰＧＭを供給し、残りのグローバルワードラインにプログラムパス電圧ＶＰＡＳＳを供給する。
高電圧スイッチ回路１０１は、イネーブル制御信号ＧＷＥＮとクロック信号ＣＬＫ、ＣＬＫＢに応答して、プログラム電圧ＶＰＧＭを電圧選択回路２６０に供給する。例えば、イネーブル制御信号ＧＷＥＮがイネーブルされるとき、高電圧スイッチ回路１０１がターンオンされ、プログラム電圧ＶＰＧＭを電圧選択回路２６０に供給する。また、イネーブル制御信号ＧＷＥＮがディスエーブルされるとき、高電圧スイッチ回路１０１がターンオフされ、プログラム電圧ＶＰＧＭの供給動作を停止する。高電圧スイッチ回路１０１は、イネーブル制御回路１１０、高電圧スイッチ１２０、フィードバック回路１３０およびブースト回路１４０を含む。高電圧スイッチ回路１０１の構成および具体的な動作は、図３を参照して上述したのと同様であるので、説明の重複を避けるため、これについての詳細な説明は、省略する。
高電圧スイッチ回路２５０は、イネーブル制御信号ＧＷＥＮとクロック信号ＣＬＫ、ＣＬＫＢに応答して、プログラムパス電圧ＶＰＡＳＳを電圧選択回路２６０に供給する。例えば、イネーブル制御信号ＧＷＥＮがイネーブルされるとき、高電圧スイッチ回路２５０がターンオンされ、プログラムパス電圧ＶＰＡＳＳを電圧選択回路２６０に供給する。また、イネーブル制御信号ＧＷＥＮがディスエーブルされるとき、高電圧スイッチ回路２５０がターンオフされ、プログラムパス電圧ＶＰＡＳＳの供給動作を停止する。ここで、高電圧スイッチ回路２５０（ＨＷ１〜ＨＷＭ）のそれぞれは、高電圧スイッチ回路１０１と同様に実現できる。
次に、フラッシュメモリ装置１０１のプログラム動作過程を簡略に説明する。まず、プログラム命令ＰＧＭに応答して、第１ポンプ２３０がプログラム電圧ＶＰＧＭを発生し、第２ポンプ２４０がプログラムパス電圧ＶＰＡＳＳを発生する。Ｘデコーダ２２０がロウアドレス信号ＲＡＤＤをデコードし、第１デコード信号ＷＥＮ１〜ＷＥＮＭと第２デコード信号ＲＤＥＣを出力する。例えば、Ｘデコーダ２２０が第１デコード信号ＷＥＮ１をイネーブルさせ、第１デコード信号ＷＥＮ２〜ＷＥＮＭをディスエーブルさせるとき、高電圧スイッチ回路ＨＷ１が第１デコード信号ＷＥＮ１とクロック信号ＣＬＫ、ＣＬＫＢに応答してターンオンされ、高電圧スイッチ回路ＨＷ２〜ＨＷＭがターンオフされる。その結果、高電圧スイッチ回路ＨＷ１がプログラム電圧ＶＰＧＭを受信し、ブロックスイッチ制御電圧ＶＣ１として出力する。ブロックスイッチＢＷ１は、プログラム電圧ＶＰＧＭとブロックスイッチ制御電圧ＶＣ１に基づいて、プログラム電圧ＶＰＧＥＭよりさらに大きい電圧レベルを有するブロック選択信号ＢＳＥＬ１を出力する。ブロック選択信号ＢＳＥＬ１に応答して、ゲート回路ＰＧ１のＮＭＯＳトランジスタＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１が全てターンオンされ、グローバルドレイン選択ラインＧＤＳＬ、グローバルソース選択ラインＧＳＳＬおよびグローバルワードラインＧＷＬ１〜ＧＷＬＪを、メモリセルブロックＭＣＢ１のローカルドレイン選択ラインＤＳＬ、ローカルソース選択ラインＳＳＬおよびローカルワードラインＷＬ１１〜ＷＬ１Ｊにそれぞれ連結する。
一方、イネーブル制御信号ＧＷＥＮがイネーブルされると、イネーブル制御信号ＧＷＥＮとクロック信号ＣＬＫ、ＣＬＫＢに応答して、高電圧スイッチ回路１０１、２５０がターンオンされる。その結果、高電圧スイッチ回路１０１、２５０がプログラム電圧ＶＰＧＭとプログラムパス電圧ＶＰＡＳＳを電圧選択回路２６０にそれぞれ出力する。電圧選択回路２６０は、第２デコード信号ＲＤＥＣに応答して、グローバルワードラインＧＷＬ１〜ＧＷＬＪの少なくとも一つ（例えば、ＧＷＬ１）を選択し、その選択されたグローバルワードラインＧＷＬ１にプログラム電圧ＶＰＧＭを供給し、残りのグローバルワードラインＧＷＬ２〜ＧＷＬＪにプログラムパス電圧ＶＰＡＳＳを供給する。結果的に、メモリセルブロックＭＣＢ１のローカルワードラインＷＬ１１に連結されたメモリセルＭ１１１〜Ｍ１１Ｔからなるページがプログラムされる。高電圧スイッチ回路１０１、２５０（ＨＷ１〜ＨＷＭ）が高速でスイッチング動作を実行することができるので、フラッシュメモリ装置２０１のプログラム動作速度を向上させることができる。
図１４は、この発明の第１０実施例に係るフラッシュメモリ装置を概略的に示す図である。図１４を参照すると、フラッシュメモリ装置２０２は、メモリセルアレイ２１０、Ｘデコーダ２２０、複数のブロック選択部ＢＳ１〜ＢＳＭ（Ｍは整数）、複数のゲート回路ＰＧ１〜ＰＧＭ（Ｍは整数）、第１ポンプ２３０、第２ポンプ２４０、電圧選択回路２６０および高電圧スイッチ回路１０２、２５０を備えて構成されている。フラッシュメモリ装置２０２の構成および具体的な動作は、図１３を参照して上述した前記フラッシュメモリ装置２０１の場合と同様であるので、この実施例では、フラッシュメモリ装置２０１と２０２の間の差異点を中心として説明する。フラッシュメモリ装置２０１と２０２の間の差異点は、高電圧スイッチ回路１０２が電圧リミッタ１５０をさらに含むことである。高電圧スイッチ回路１０２の構成および具体的な動作は、図６を参考して上述した高電圧スイッチ回路１０２の場合と同様である。ここで、高電圧スイッチ回路２５０（ＨＷ１〜ＷＨＭ）のそれぞれは、高電圧スイッチ回路１０２または１０１と同様に実現できる。
図１５は、この発明の第１１実施例に係るフラッシュメモリ装置を概略的に示す図である。図１５を参照すると、フラッシュメモリ装置２０３は、メモリセルアレイ２１０、Ｘデコーダ２２０、複数のブロック選択部ＢＳ１〜ＢＳＭ（Ｍは整数）、複数のゲート回路ＰＧ１〜ＰＧＭ（Ｍは整数）、第１ポンプ２３０、第２ポンプ２４０、電圧選択回路２６０および高電圧スイッチ回路１０３、２５０を備えて構成されている。フラッシュメモリ装置２０３の構成および具体的な動作は、図１３を参照して上述した前記フラッシュメモリ装置２０１の場合と同様であるので、この実施例では、フラッシュメモリ装置２０１と２０３の間の差異点を中心として説明する。フラッシュメモリ装置２０１と２０３の間の差異点は、高電圧スイッチ回路１０３のブースト回路１６０が複数のキャパシタＣＡ１〜ＣＡＮ、ＣＢ１〜ＣＢＮ（Ｎは整数）と複数の増幅回路ＢＳＴ１〜ＢＳＴＮ（Ｎは整数）を含むことである。高電圧スイッチ回路１０３の構成および具体的な動作は、図７を参考して上述した前記高電圧スイッチ回路１０３の場合と同様である。ここで、高電圧スイッチ回路２５０（ＨＷ１〜ＨＷＭ）のそれぞれは、高電圧スイッチ回路１０１〜１０３のいずれか一つと同様に実現できる。
図１６は、この発明の第１２実施例に係るフラッシュメモリ装置を概略的に示す図である。図１６を参照すると、フラッシュメモリ装置２０４は、メモリセルアレイ２１０、Ｘデコーダ２２０、複数のブロック選択部ＢＳ１〜ＢＳＭ（Ｍは整数）、複数のゲート回路ＰＧ１〜ＰＧＭ（Ｍは整数）、第１ポンプ２３０、第２ポンプ２４０、電圧選択回路２６０および高電圧スイッチ回路１０４、２５０を備えて構成されている。フラッシュメモリ装置２０４の構成および具体的な動作は、図１５を参照して上述した前記フラッシュメモリ装置２０１の場合と同様であるので、この実施例では、フラッシュメモリ装置２０３と２０４の間の差異点を中心として説明する。フラッシュメモリ装置２０３と２０４の間の差異点は、高電圧スイッチ回路１０４が電圧リミッタ１５０をさらに含むことである。高電圧スイッチ回路１０４の構成および具体的な動作は、図８を参照して上述した前記高電圧スイッチ回路１０４の場合と同様である。ここで、高電圧スイッチ回路２５０（ＨＷ１〜ＨＷＭ）のそれぞれは、高電圧スイッチ回路１０１〜１０４のいずれか一つと同様に実現できる。
図１７は、この発明の第１３実施例に係るフラッシュメモリ装置を概略的に示す図である。図１７を参照すると、フラッシュメモリ装置２０５は、メモリセルアレイ２１０、Ｘデコーダ２２０、複数のブロック選択部ＢＳ１〜ＢＳＭ（Ｍは整数）、複数のゲート回路ＰＧ１〜ＰＧＭ（Ｍは整数）、第１ポンプ２３０、第２ポンプ２４０．電圧選択回路２６０および高電圧スイッチ回路１０５、２５０を備えて構成されている。フラッシュメモリ装置２０５の構成および具体的な動作は、図１３を参照して上述した前記フラッシュメモリ装置２０１の場合と同様であるので、この実施例では、フラッシュメモリ装置２０１と２０５の間の差異点を中心として説明する。フラッシュメモリ装置２０１と２０５の間の差異点は、高電圧スイッチ回路１０５においてブースト回路１７０の増幅回路１７１が追加のスイッチＮＭ３、ＮＭ４、ＰＭ３、ＰＭ４をさらに含むことである。高電圧スイッチ回路１０５の構成および具体的な動作は、図９を参照して上述した前記高電圧スイッチ回路１０５の場合と同様である。ここで、高電圧スイッチ回路２５０（ＨＷ１〜ＨＷＭ）のそれぞれは、高電圧スイッチ回路（１０１〜１０５のいずれか一つ）と同様に実現できる。
図１８は、この発明の第１４実施例に係るフラッシュメモリ装置を概略的に示す図である。図１８を参照すると、フラッシュメモリ装置２０６は、メモリセルアレイ２１０、Ｘデコーダ２２０、複数のブロック選択部ＢＳ１〜ＢＳＭ（Ｍは整数）、複数のゲート回路ＰＧ１〜ＰＧＭ（Ｍは整数）、第１ポンプ２３０、第２ポンプ２４０、電圧選択回路２６０および高電圧スイッチ回路１０６、２５０を備えて構成されている。フラッシュメモリ装置２０６の構成および具体的な動作は、図１７を参照して上述した前記フラッシュメモリ装置２０５の場合と同様であるので、この実施例では、フラッシュメモリ装置２０５と２０６の間の差異点を中心として説明する。フラッシュメモリ装置２０５と２０６の間の差異点は、高電圧スイッチ回路１０６が電圧リミッタ１５０をさらに含むことである。高電圧スイッチ回路１０６の構成および具体的な動作は、図１０を参照して上述した前記高電圧スイッチ回路１０６の場合と同様である。ここで、高電圧スイッチ回路２５０（ＨＷ１〜ＨＷＭ）のそれぞれは、高電圧スイッチ回路（１０１〜１０６のいずれか一つ）と同様に実現できる。
図１９は、この発明の第１５実施例に係るフラッシュメモリ装置を概略的に示す図である。図１９を参照すると、フラッシュメモリ装置２０７は、メモリセルアレイ２１０、Ｘデコーダ２２０、複数のブロック選択部ＢＳ１〜ＢＳＭ（Ｍは整数）、複数のゲート回路ＰＧ１〜ＰＧＭ（Ｍは整数）、第１ポンプ２３０、第２ポンプ２４０、電圧選択回路２６０および高電圧スイッチ回路１０７、２５０を備えて構成されている。フラッシュメモリ装置２０７の構成および具体的な動作は、図１７を参照して上述した前記フラッシュメモリ装置２０５の場合と同様であるので、この実施例では、フラッシュメモリ装置２０５と２０７の間の差異点を中心として説明する。フラッシュメモリ装置２０５と２０７の間の差異点は、高電圧スイッチ回路１０７のブースト回路１８０が複数のキャパシタＣＡ１〜ＣＡＮ、ＣＢ１〜ＣＢＮ（Ｎは整数）と複数の増幅回路ＢＳＴ１〜ＢＳＴＮ（Ｎは整数）を含むことである。高電圧スイッチ回路１０７の構成および具体的な動作は、図１１を参照して上述した前記高電圧スイッチ回路１０７の場合と同様である。ここで、高電圧スイッチ回路２５０（ＨＷ１〜ＨＷＭ）のそれぞれは、高電圧スイッチ回路（１０１〜１０７のいずれか一つ）と同様に実現できる。
図２０は、この発明の第１６実施例に係るフラッシュメモリ装置を概略的に示す図である。図２０を参照すると、フラッシュメモリ装置２０８は、メモリセルアレイ２１０、Ｘデコーダ２２０、複数のブロック選択部ＢＳ１〜ＢＳＭ（Ｍは整数）、複数のゲート回路ＰＧ１〜ＰＧＭ（Ｍは整数）、第１ポンプ２３０、第２ポンプ２４０、電圧選択回路２６０および高電圧スイッチ回路１０８、２５０を備えて構成されている。フラッシュメモリ装置２０８の構成および具体的な動作は、図１９を参照して上述した前記フラッシュメモリ装置２０７の場合と同様であるので、この実施例では、フラッシュメモリ装置２０７と２０８の間の差異点を中心として説明する。フラッシュメモリ装置２０７と２０８の間の差異点は、高電圧スイッチ回路１０８が電圧リミッタ１５０をさらに含むことである。高電圧スイッチ回路１０８の構成および具体的な動作は、図１２を参照して上述した前記高電圧スイッチ回路１０８の場合と同様である。ここで、高電圧スイッチ回路２５０（ＨＷ１〜ＨＷＭ）のそれぞれは、高電圧スイッチ回路１０１〜１０８のいずれか一つと同様に実現できる。以上、説明したように、フラッシュメモリ装置２０１〜２０８に含まれる高電圧スイッチ回路１０１〜１０８、２５０（ＨＷ１〜ＨＷＭ）が高速でスイッチング動作を行うことができるので、フラッシュメモリ装置２０１のプログラム動作速度を向上させることができる。以上に説明した実施例では、フラッシュメモリ装置のプログラム動作のための構成要素およびその動作を中心として説明したが、上述の各実施例は、高電圧のスイッチング動作を行う一つのフラッシュメモリ装置の消去動作または読出し動作などの様々な動作にも適用することができる。
以上、この発明の技術的思想は、好適な実施例で具体的に説明したが、これらの実施例は、この発明を説明するためのものに過ぎず、制限するためのものではない。また、この発明は、当該技術分野における通常の知識を有する者であれば、この発明の技術的思想の範囲内において様々な態様の実施が可能であることを理解することができよう。
従来の高電圧スイッチ回路の構成を示す回路図である。 図１に示した高電圧スイッチ回路の動作におけるブースト制御電圧と出力電圧の時間的変化を示すグラフである。 この発明の第１実施例に係る高電圧スイッチ回路を示す回路図である。 図３に示した高電圧スイッチ回路の動作に関連した信号のタイミング波形図である。 図３に示した高電圧スイッチ回路の動作によるブースト制御電圧と出力電圧の時間的変化を示すグラフである。 この発明の第２実施例に係る高電圧スイッチ回路を示す回路図である。 この発明の第３実施例に係る高電圧スイッチ回路を示す回路図である。 この発明の第４実施例に係る高電圧スイッチ回路を示す回路図である。 この発明の第５実施例に係る高電圧スイッチ回路を示す回路図である。 この発明の第６実施例に係る高電圧スイッチ回路を示す回路図である。 この発明の第７実施例に係る高電圧スイッチ回路を示す回路図である。 この発明の第８実施例に係る高電圧スイッチ回路を示す回路図である。 この発明の第９実施例に係るフラッシュメモリ装置を概略的に示す回路図である。 この発明の第１０実施例に係るフラッシュメモリ装置を概略的に示す回路図である。 この発明の第１１実施例に係るフラッシュメモリ装置を概略的に示す回路図である。 この発明の第１２実施例に係るフラッシュメモリ装置を概略的に示す回路図である。 この発明の第１３実施例に係るフラッシュメモリ装置を概略的に示す回路図である。 この発明の第１４実施例に係るフラッシュメモリ装置を概略的に示す回路図である。 この発明の第１５実施例に係るフラッシュメモリ装置を概略的に示す回路図である。 この発明の第１６実施例に係るフラッシュメモリ装置を概略的に示す回路図である。
符号の説明
１０１〜１０８、２５０、ＨＷ１〜ＨＷＭ … 高電圧スイッチ回路
１１０ … イネーブル制御回路
１２０ … 高電圧スイッチ
１３０ … フィードバック回路
１４０、１６０〜１８０ … ブースト回路
１５０ … 電圧リミッタ
１４１、１７１、ＢＳＴ１〜ＢＳＴＮ … 増幅回路
２０１〜２０８ … フラッシュメモリ装置
２１０ … メモリセルアレイ
２２０ … Ｘデコーダ
２３０ … 第１ポンプ
２４０ … 第２ポンプ

Claims (53)

  1. イネーブル信号に応答して、出力ノードを設定された電圧にプリチャージするイネーブル制御回路と、
    前記出力ノードがプリチャージされるとき、前記出力ノードで発生するスイッチ制御電圧に応答して、入力ノードにフィードバック電圧を供給するフィードバック回路と、
    クロック信号に応答して前記フィードバック電圧をブーストし、ブースト電圧を前記出力ノードに出力することにより、前記スイッチ制御電圧を増加させるブースト回路と、
    前記出力ノードに連結され、前記スイッチ制御電圧が過度にブーストされるとき、前記スイッチ制御電圧がリミット電圧レベルに維持されるように、前記スイッチ制御電圧を減少させる電圧リミッタと、
    前記スイッチ制御電圧に応答してオンまたはオフされ、オンされたときに高電圧を受信して出力する高電圧スイッチとを備えてなり、
    前記ブースト回路は、クロスカップルドタイプの増幅回路を含むことを特徴とする、
    高電圧スイッチ回路。
  2. 請求項１に記載の高電圧スイッチ回路において、
    前記イネーブル制御回路は、内部電圧が入力されるゲート、前記イネーブル信号が入力されるドレインおよび前記出力ノードに連結されるソースを有する高電圧用ＮＭＯＳトランジスタを含み、
    前記内部電圧は、前記設定された電圧より大きくて前記高電圧より小さい
    ことを特徴とする高電圧スイッチ回路。
  3. 請求項１に記載の高電圧スイッチ回路において、
    前記フィードバック回路は、前記高電圧が入力されるドレイン、前記スイッチ制御電圧が入力されるゲートおよび前記入力ノードに連結されるソースを有する高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  4. 請求項１に記載の高電圧スイッチ回路において、
    前記高電圧スイッチは、前記高電圧が入力されるドレインと前記スイッチ制御電圧が入力されるゲートを含み、完全にターンオンされるとき、前記高電圧を自己のソースに出力する高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  5. 請求項１に記載の高電圧スイッチ回路において、
    前記クロック信号は、互いに相補的な第１クロック信号および第２クロック信号を含み、
    前記ブースト回路は、第１ブーストノードに連結され、前記第１クロック信号に応答して充電または放電動作する第１キャパシタと、第２ブーストノードに連結され、前記第２クロック信号に応答して充電または放電動作する第２キャパシタとを含み、
    前記第１キャパシタが充電されるごとに、前記第１ブーストノードの第１ブースト電圧が第１電圧単位で増加し、前記第２キャパシタが充電されるごとに、前記第２ブーストノードの第２ブースト電圧が第２電圧単位で増加し、
    前記ブースト電圧は、前記第１ブースト電圧または第２ブースト電圧である
    ことを特徴とする高電圧スイッチ回路。
  6. 請求項５に記載の高電圧スイッチ回路において、
    前記第１電圧は、前記フィードバック電圧と、前記第１クロック信号の電圧および前記第１ブーストノードのカップリングキャパシタンスによって決定され、
    前記第２電圧は、前記フィードバック電圧と、前記第２クロック信号の電圧および前記第２ブーストノードのカップリングキャパシタンスによって決定され、
    前記第１ブーストノードのカップリングキャパシタンスは、前記第１キャパシタのキャパシタンスと、前記第１ブーストノードに存在する第１寄生キャパシタのキャパシタンスによって決定され、
    前記第２ブーストノードのカップリングキャパシタンスは、前記第２キャパシタのキャパシタンスと、前記第２ブーストノードに存在する第２寄生キャパシタのキャパシタンスによって決定される
    ことを特徴とする高電圧スイッチ回路。
  7. 請求項５に記載の高電圧スイッチ回路において、
    前記増幅回路は、前記入力ノードを介して前記フィードバック電圧を受信するとき、前記フィードバック電圧と前記第１クロック信号および第２クロック信号の電圧に基づいて、前記第１ブースト電圧および第２ブースト電圧を交互に増幅し、その増幅された前記第１ブースト電圧または第２ブースト電圧を前記ブースト電圧として前記出力ノードに出力する
    ことを特徴とする高電圧スイッチ回路。
  8. 請求項５に記載の高電圧スイッチ回路において、
    前記増幅回路は、
    前記入力ノードと前記第１ブーストノードとの間に連結され、前記第２ブースト電圧に応答してターンオンまたはターンオフされる第１スイッチと、
    前記入力ノードと前記第２ブーストノードとの間に連結され、前記第１ブースト電圧に応答してターンオンまたはターンオフされる第２スイッチと、
    前記第１ブーストノードと前記出力ノードとの間に連結され、前記第２ブースト電圧に応答してターンオンまたはターンオフされる第３スイッチと、
    前記第２ブーストノードと前記出力ノードとの間に連結され、前記第１ブースト電圧に応答してターンオンまたはターンオフされる第４スイッチとを含む
    ことを特徴とする高電圧スイッチ回路。
  9. 請求項８に記載の高電圧スイッチ回路において、
    前記第１スイッチおよび第２スイッチのそれぞれは、低電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  10. 請求項８に記載の高電圧スイッチ回路において、
    前記第３スイッチおよび第４スイッチのそれぞれは、低電圧用ＰＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  11. 請求項１に記載の高電圧スイッチ回路において、
    前記高電圧スイッチは、高電圧入力ノードを介して前記高電圧を受信し、
    前記電圧リミッタは、前記出力ノードと前記高電圧入力ノードとの間に連結される少なくとも一つのダイオードを含む
    ことを特徴とする高電圧スイッチ回路。
  12. 請求項１１に記載の高電圧スイッチ回路において、
    前記少なくとも一つのダイオードは、前記出力ノードにダイオード接続されたゲートおよびドレインと前記高電圧入力ノードに連結されたソースを含む高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  13. 請求項９に記載の高電圧スイッチ回路において、
    前記増幅回路は、
    前記第２ブースト電圧に応答して、前記第１ブースト電圧を前記第１スイッチに含まれる第１ＮＭＯＳトランジスタのボディに供給する第５スイッチと、
    前記第１ブースト電圧に応答して、前記第２ブースト電圧を前記第２スイッチに含まれる第２ＮＭＯＳトランジスタのボディに供給する第６スイッチとをさらに含む
    ことを特徴とする高電圧スイッチ回路。
  14. 請求項１０に記載の高電圧スイッチ回路において、
    前記増幅回路は、
    前記第２ブースト電圧に応答して、前記第１ブースト電圧を前記第３スイッチに含まれる第１ＰＭＯＳトランジスタのボディに供給する第５スイッチと、
    前記第１ブースト電圧に応答して、前記第２ブースト電圧を前記第４スイッチに含まれる第２ＰＭＯＳトランジスタのボディに供給する第６スイッチとをさらに含む
    ことを特徴とする高電圧スイッチ回路。
  15. 請求項１に記載の高電圧スイッチ回路において、
    前記イネーブル制御回路は、前記イネーブル信号がイネーブルされるとき、前記出力ノードを前記設定された電圧にプリチャージし、前記イネーブル信号がディスエーブルされるとき、前記出力ノードをグラウンド電圧にディスチャージし、
    前記フィードバック回路は、前記出力ノードがディスチャージされるときに前記フィードバック電圧の供給動作を停止し、
    前記高電圧スイッチは、前記出力ノードがディスチャージされるときにオフされる
    ことを特徴とする高電圧スイッチ回路。
  16. イネーブル信号に応答して、出力ノードを設定された電圧にプリチャージするイネーブル制御回路と、
    前記出力ノードがプリチャージされるとき、前記出力ノードで発生するスイッチ制御電圧に応答して、入力ノードにフィードバック電圧を供給するフィードバック回路と、
    クロック信号に応答して前記フィードバック電圧をブーストし、ブースト電圧を前記出力ノードに出力することにより、前記スイッチ制御電圧を増加させるブースト回路と、
    前記出力ノードに連結され、前記スイッチ制御電圧が過度にブーストされるとき、前記スイッチ制御電圧がリミット電圧レベルに維持されるように、前記スイッチ制御電圧を減少させる電圧リミッタと、
    前記スイッチ制御電圧に応答してオンまたはオフされ、オンされるときに高電圧を受信して出力する高電圧スイッチとを備えてなり、
    前記ブースト回路は、クロスカップルドタイプの複数の増幅回路を含むことを特徴とする、
    高電圧スイッチ回路。
  17. 請求項１６に記載の高電圧スイッチ回路において、
    前記イネーブル制御回路は、内部電圧が入力されるゲート、前記イネーブル信号が入力されるドレインおよび前記出力ノードに連結されるソースを有する高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  18. 請求項１６に記載の高電圧スイッチ回路において、
    前記フィードバック回路は、前記高電圧が入力されるドレイン、前記スイッチ制御電圧が入力されるゲートおよび前記入力ノードに連結されるソースを有する高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  19. 請求項１６に記載の高電圧スイッチ回路において、
    前記高電圧スイッチは、前記高電圧が入力されるドレインと前記スイッチ制御電圧が入力されるゲートを含み、完全にターンオンされるとき、前記高電圧を自己のソースに出力する高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  20. 請求項１６に記載の高電圧スイッチ回路において、
    前記クロック信号は、相補的な第１クロック信号および第２クロック信号を含み、
    前記複数の増幅回路は、前記入力ノードと前記出力ノードとの間に直列に連結される第１〜第Ｎ（Ｎは整数）増幅回路を含み、
    前記ブースト回路は、前記第１〜第Ｎ増幅回路の第１ブーストノードにそれぞれ連結され、前記第１クロック信号に応答してそれぞれ充電または放電動作する第１キャパシタと、前記第１〜第Ｎ増幅回路の第２ブーストノードにそれぞれ連結され、前記第２クロック信号に応答してそれぞれ充電または放電動作する第２キャパシタとを含む
    ことを特徴とする高電圧スイッチ回路。
  21. 請求項２０に記載の高電圧スイッチ回路において、
    前記第１キャパシタのそれぞれが充電されるごとに、前記第１ブーストノードの第１ブースト電圧が増加し、前記第２キャパシタのそれぞれが充電されるごとに、前記第２ブーストノードの第２ブースト電圧が増加し、
    前記ブースト電圧は、前記第Ｎ増幅回路の前記第１ブースト電圧または第２ブースト電圧である
    ことを特徴とする高電圧スイッチ回路。
  22. 請求項２１に記載の高電圧スイッチ回路において、
    前記第１増幅回路の前記第１ブースト電圧は、前記フィードバック電圧と、前記第１クロック信号の電圧および前記第１増幅回路の前記第１ブーストノードのカップリングキャパシタンスによって決定され、前記第１増幅回路の前記第２ブースト電圧は、前記フィードバック電圧と、前記第２クロック信号の電圧および前記第１増幅回路の前記第２ブーストノードのカップリングキャパシタンスによって決定され、
    前記第２〜第Ｎ増幅回路の前記第１ブースト電圧のそれぞれは、前記第１〜第（Ｎ−１）増幅回路のそれぞれの前記第１ブースト電圧または第２ブースト電圧と、前記第１クロック信号の電圧および前記第２〜第Ｎ増幅回路の前記第１ブーストノードのそれぞれのカップリングキャパシタンスによって決定され、
    前記第２〜第Ｎ増幅回路の前記第２ブースト電圧のそれぞれは、前記第１〜第（Ｎ−１）増幅回路のそれぞれの前記第１ブースト電圧または第２ブースト電圧と、前記第２クロック信号の電圧および前記第２〜第Ｎ増幅回路の前記第２ブーストノードのそれぞれのカップリングキャパシタンスによって決定され、
    前記第１ブーストノードのそれぞれのカップリングキャパシタンスは、前記第１キャパシタのそれぞれのキャパシタンスと、前記第１ブーストノードのそれぞれに存在する第１寄生キャパシタのキャパシタンスによって決定され、前記第２ブーストノードのそれぞれのカップリングキャパシタンスは、前記第２キャパシタのそれぞれのキャパシタンスと、前記第２ブーストノードのそれぞれに存在する第２寄生キャパシタのキャパシタンスによって決定される
    ことを特徴とする高電圧スイッチ回路。
  23. 請求項２１に記載の高電圧スイッチ回路において、
    前記第１〜第Ｎ増幅回路は、第１〜第Ｎ入力ノードと第１〜第Ｎ出力ノードをそれぞれ含み、前記入力ノードは、前記第１入力ノードであり、前記出力ノードは、前記第Ｎ出力ノードであり、
    前記第１〜第Ｎ増幅回路のそれぞれは、
    前記第１〜第Ｎ入力ノードのいずれか一つと前記第１ブーストノードのいずれか一つとの間に連結され、前記第２ブースト電圧のいずれか一つに応答してターンオンまたはターンオフされる第１スイッチと、
    前記第１〜第Ｎ入力ノードのいずれか一つと前記第２ブーストノードのいずれか一つとの間に連結され、前記第１ブースト電圧のいずれか一つに応答してターンオンまたはターンオフされる第２スイッチと、
    前記第１〜第Ｎ出力ノードのいずれか一つと前記第１ブーストノードのいずれか一つとの間に連結され、前記第２ブースト電圧のいずれか一つに応答してターンオンまたはターンオフされる第３スイッチと、
    前記第１〜第Ｎ出力ノードのいずれか一つと前記第２ブーストノードのいずれか一つとの間に連結され、前記第１ブースト電圧のいずれか一つに応答してターンオンまたはターンオフされる第４スイッチとを含む
    ことを特徴とする高電圧スイッチ回路。
  24. 請求項２３に記載の高電圧スイッチ回路において、
    前記第１スイッチおよび第２スイッチのそれぞれは、低電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  25. 請求項２３に記載の高電圧スイッチ回路において、
    前記第３スイッチおよび第４スイッチのそれぞれは、低電圧用ＰＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  26. 請求項１６に記載の高電圧スイッチ回路において、
    前記高電圧スイッチは、高電圧入力ノードを介して前記高電圧を受信し、
    前記電圧リミッタは、前記出力ノードと前記高電圧入力ノードとの間に連結された少なくとも一つのダイオードを含む
    ことを特徴とする高電圧スイッチ回路。
  27. 請求項２６に記載の高電圧スイッチ回路において、
    前記少なくとも一つのダイオードは、前記出力ノードにダイオード接続されたゲートおよびドレインと、前記高電圧入力ノードに連結されたソースを含む高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とする高電圧スイッチ回路。
  28. 請求項２３に記載の高電圧スイッチ回路において、
    前記第１スイッチは、前記第１〜第Ｎ入力ノードのいずれか一つに連結されるドレイン、前記第１ブーストノードのいずれか一つに連結されるソースおよび前記第２ブースト電圧のいずれか一つが入力されるゲートを含む第１ＮＭＯＳトランジスタを含み、
    前記第２スイッチは、前記第１〜第Ｎ入力ノードのいずれか一つに連結されるドレイン、前記第２ブーストノードのいずれか一つに連結されるソースおよび前記第１ブースト電圧のいずれか一つが入力されるゲートを含む第２ＮＭＯＳトランジスタを含み、
    前記第１〜第Ｎ増幅回路のそれぞれは、前記第２ブースト電圧のいずれか一つに応答して、前記第１ブースト電圧のいずれか一つを前記第１ＮＭＯＳトランジスタのボディに供給する第５スイッチと、前記第１ブースト電圧のいずれか一つに応答して、前記第２ブースト電圧のいずれか一つを前記第２ＮＭＯＳトランジスタのボディに供給する第６スイッチとをさらに含む
    ことを特徴とする高電圧スイッチ回路。
  29. 請求項２３に記載の高電圧スイッチ回路において、
    前記第３スイッチは、前記第１〜第Ｎ出力ノードのいずれか一つに連結されるドレイン、前記第１ブーストノードのいずれか一つに連結されるソースおよび前記第２ブースト電圧のいずれか一つが入力されるゲートを含む第１ＰＭＯＳトランジスタを含み、
    前記第４スイッチは、前記第１〜第Ｎ出力ノードのいずれか一つに連結されるドレイン、前記第２ブーストノードのいずれか一つに連結されるソースおよび前記第１ブースト電圧のいずれか一つが入力されるゲートを含む第２ＰＭＯＳトランジスタを含み、
    前記第１〜第Ｎ増幅回路それぞれは、前記第２ブースト電圧のいずれか一つに応答して、前記第１ブースト電圧のいずれか一つを前記第１ＰＭＯＳトランジスタのボディに供給する第５スイッチと、前記第１ブースト電圧のいずれか一つに応答して、前記第２ブースト電圧のいずれか一つを前記第２ＰＭＯＳトランジスタのボディに供給する第６スイッチとをさらに含む
    ことを特徴とする高電圧スイッチ回路。
  30. 請求項１６に記載の高電圧スイッチ回路において、
    前記イネーブル制御回路は、前記イネーブル信号がイネーブルされるとき、前記出力ノードを前記設定された電圧にプリチャージし、前記イネーブル信号がディスエーブルされるとき、前記出力ノードをグラウンド電圧にディスチャージし、
    前記フィードバック回路は、前記出力ノードがディスチャージされるときに前記フィードバック電圧の供給動作を停止し、
    前記高電圧スイッチは、前記出力ノードがディスチャージされるときにオフされる
    ことを特徴とする高電圧スイッチ回路。
  31. ローカルワードラインとビットラインを共有する複数のメモリセルをそれぞれ含む複数のメモリセルブロックと、
    ロウアドレス信号をデコードし、第１デコード信号と第２デコード信号を出力するＸデコーダと、
    前記第１デコード信号にそれぞれ応答して、前記複数のブロック選択信号をそれぞれ出力する複数のブロック選択部と、
    前記複数のブロック選択信号にそれぞれ応答して、グローバルドレイン選択ライン、グローバルソース選択ラインおよびグローバルワードラインを前記メモリセルブロックのローカルドレイン選択ライン、ローカルソース選択ラインおよび前記ローカルワードラインにそれぞれ連結する複数のゲート回路と、
    プログラム命令に応答してプログラム電圧を発生する第１ポンプと、
    前記プログラム命令に応答してプログラムパス電圧を発生する第２ポンプと、
    前記第２デコード信号に応答して、前記グローバルワードラインの少なくとも一つを選択し、その選択されたグローバルワードラインに前記プログラム電圧を供給し、残りのグローバルワードラインに前記プログラムパス電圧を供給する電圧選択回路と、
    イネーブル制御信号とクロック信号に応答して前記プログラム電圧を前記電圧選択回路に供給する第１高電圧スイッチ回路と、
    前記イネーブル制御信号と前記クロック信号に応答して前記プログラムパス電圧を前記電圧選択回路に供給する第２高電圧スイッチ回路とを備えてなり、
    前記複数のブロック選択部のそれぞれは、前記プログラム電圧を受信し、ブロックスイッチ制御電圧に応答して、前記複数のブロック選択信号のいずれか一つを前記プログラム電圧よりさらに大きい電圧レベル、または前記プログラム電圧よりさらに小さい電圧レベルで出力するブロックスイッチと、前記プログラム電圧を受信し、前記第１デコード信号のいずれか一つと前記クロック信号に応答して、前記プログラム電圧を前記ブロックスイッチ制御電圧として出力する第３高電圧スイッチ回路とを含み、
    前記第１〜第３高電圧スイッチ回路のそれぞれは、前記イネーブル制御信号または前記第１デコード信号のいずれか一つに応答して、出力ノードを設定された電圧にプリチャージするイネーブル制御回路と、前記出力ノードがプリチャージされるとき、前記出力ノードで発生するスイッチ制御電圧に応答して、入力ノードにフィードバック電圧を供給するフィードバック回路と、前記クロック信号に応答して前記フィードバック電圧をブーストし、ブースト電圧を前記出力ノードに出力することにより、前記スイッチ制御電圧を増加させるブースト回路と、前記スイッチ制御電圧に応答してオンまたはオフされ、オンされたときに前記プログラム電圧、または前記プログラムパス電圧、または前記ブロックスイッチ制御電圧を受信して出力する高電圧スイッチとを含み、
    前記ブースト回路は、クロスカップルドタイプの増幅回路、および前記出力ノードに連結され、前記スイッチ制御電圧が過度にブーストされるとき、前記スイッチ制御電圧がリミット電圧レベルに維持されるように、前記スイッチ制御電圧を減少させる電圧リミッタを含むことを特徴とする、
    フラッシュメモリ装置。
  32. 請求項３１に記載のフラッシュメモリ装置において、
    前記イネーブル制御回路は、内部電圧が入力されるゲート、前記イネーブル制御信号または前記第１デコード信号のいずれか一つが入力されるドレインおよび前記出力ノードに連結されるソースを有する高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  33. 請求項３１に記載のフラッシュメモリ装置において、
    前記フィードバック回路は、前記プログラム電圧または前記プログラムパス電圧が入力されるドレイン、前記スイッチ制御電圧が入力されるゲートおよび前記入力ノードに連結されるソースを有する高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  34. 請求項３１に記載のフラッシュメモリ装置において、
    前記高電圧スイッチは、前記プログラム電圧または前記プログラムパス電圧が入力されるドレインと、前記スイッチ制御電圧が入力されるゲートとを含み、完全にターンオンされたとき、前記プログラム電圧または前記プログラムパス電圧を自己のソースに出力する高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  35. 請求項３１に記載のフラッシュメモリ装置において、
    前記クロック信号は、相補的な第１クロック信号および第２クロック信号を含み、
    前記ブースト回路は、第１ブーストノードに連結され、前記第１クロック信号に応答して充電または放電動作する第１キャパシタと、前記第２ブーストノードに連結され、前記第２クロック信号に応答して充電または放電動作する第２キャパシタとをさらに含み、
    前記第１キャパシタが充電されるごとに、前記第１ブーストノードの第１ブースト電圧が第１電圧単位で増加し、前記第２キャパシタが充電されるごとに、前記第２ブーストノードの第２ブースト電圧が第２電圧単位で増加する
    ことを特徴とするフラッシュメモリ装置。
  36. 請求項３５に記載のフラッシュメモリ装置において、
    前記第１電圧は、前記フィードバック電圧と、前記第１クロック信号の電圧および前記ブーストノードのカップリングキャパシタンスによって決定され、
    前記第２電圧は、前記フィードバック電圧と、前記第２クロック信号の電圧および前記第２ブーストノードのカップリングキャパシタンスによって決定され、
    前記第１ブーストノードのカップリングキャパシタンスは、前記第１キャパシタのキャパシタンスと、前記第１ブーストノードに存在する第１寄生キャパシタのキャパシタンスによって決定され、
    前記第２ブーストノードのカップリングキャパシタンスは、前記第２キャパシタのキャパシタンスと、前記第２ブーストノードに存在する第２寄生キャパシタンスによって決定される
    ことを特徴とするフラッシュメモリ装置。
  37. 請求項３５に記載のフラッシュメモリ装置において、
    前記フィードバック回路が、前記入力ノードに前記フィードバック電圧を供給するとき、前記増幅回路は、前記フィードバック電圧と前記第１クロック信号および第２クロック信号の電圧に基づいて、前記第１ブースト電圧および第２ブースト電圧を交互に増加し、その増加された前記第１ブースト電圧または第２ブースト電圧を前記ブースト電圧として前記出力ノードに出力する
    ことを特徴とするフラッシュメモリ装置。
  38. 請求項３５に記載のフラッシュメモリ装置において、
    前記増幅回路は、
    前記入力ノードと前記第１ブーストノードとの間に連結され、前記第２ブースト電圧に応答してターンオンまたはターンオフされる第１スイッチと、
    前記入力ノードと前記第２ブーストノードとの間に連結され、前記第１ブースト電圧に応答してターンオンまたはターンオフされる第２スイッチと、
    前記第１ブーストノードと前記出力ノードとの間に連結され、前記第２ブースト電圧に応答してターンオンまたはターンオフされる第３スイッチと、
    前記第２ブーストノードと前記出力ノードとの間に連結され、前記第１ブースト電圧に応答してターンオンまたはターンオフされる第４スイッチとを含む
    ことを特徴とするフラッシュメモリ装置。
  39. 請求項３８に記載のフラッシュメモリ装置において、
    前記第１スイッチおよび第２スイッチのそれぞれは、低電圧用ＮＭＯＳトラジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  40. 請求項３８に記載のフラッシュメモリ装置において、
    前記第３スイッチおよび第４スイッチのそれぞれは、低電圧用ＰＭＯＳトラジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  41. 請求項３１に記載のフラッシュメモリ装置において、
    前記高電圧スイッチは、高電圧入力ノードを介して前記プログラム電圧または前記プログラムパス電圧を受信し、
    前記電圧リミッタは、前記出力ノードと前記高電圧入力ノードとの間に連結された少なくとも一つのダイオードを含む
    ことを特徴とするフラッシュメモリ装置。
  42. 請求項４１に記載のフラッシュメモリ装置において、
    前記少なくとも一つのダイオードは、前記出力ノードにダイオード接続されたゲートおよびドレインと、前記高電圧入力ノードに連結されたソースとを含む高電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  43. 請求項３９に記載のフラッシュメモリ装置において、
    前記増幅回路は、前記第２ブースト電圧に応答して、前記第１ブースト電圧を前記第１スイッチに含まれる第１ＮＭＯＳトランジスタのボディに供給する第５スイッチと、前記第１ブースト電圧に応答して、前記第２ブースト電圧を前記第２スイッチに含まれる第２ＮＭＯＳトランジスタのボディに供給する第６スイッチとをさらに含む
    ことを特徴とするフラッシュメモリ装置。
  44. 請求項４０に記載のフラッシュメモリ装置において、
    前記増幅回路は、前記第２ブースト電圧に応答して、前記第１ブースト電圧を前記第３スイッチに含まれる第１ＰＭＯＳトランジスタのボディに供給する第５スイッチと、前記第１ブースト電圧に応答して、前記第２ブースト電圧を前記第４スイッチに含まれる第２ＰＭＯＳトランジスタのボディに供給する第６スイッチとをさらに含む
    ことを特徴とするフラッシュメモリ装置。
  45. 請求項３５に記載のフラッシュメモリ装置において、
    前記ブースト回路は、前記増幅回路と前記出力ノードとの間に直列に連結される第１〜第Ｎ（Ｎは整数）追加増幅回路と、前記第１〜第Ｎ追加増幅回路の第３ブーストノードにそれぞれ連結され、前記第１クロック信号に応答してそれぞれ充電または放電動作する第３キャパシタと、前記第１〜第Ｎ追加増幅回路の第４ブーストノードにそれぞれ連結され、前記第２クロック信号に応答してそれぞれ充電または放電動作する第４キャパシタとをさらに含む
    ことを特徴とするフラッシュメモリ装置。
  46. 請求項４５に記載のフラッシュメモリ装置において、
    前記第３キャパシタのそれぞれが充電されるごとに、前記第３ブーストノードの第３ブースト電圧のそれぞれが増加し、前記第４キャパシタのそれぞれが充電されるごとに、前記第４ブーストノードの第４ブースト電圧のそれぞれが増加し、
    前記ブースト電圧は、前記第Ｎ追加増幅回路の前記第３ブースト電圧または第４ブースト電圧である
    ことを特徴とするフラッシュメモリ装置。
  47. 請求項４６に記載のフラッシュメモリ装置において、
    前記第１追加増幅回路の第３ブースト電圧は、前記第１または第２ブースト電圧と、前記第１クロック信号の電圧および前記第１追加増幅回路の第３ブーストノードのカップリングキャパシタンスによって決定され、前記第１追加増幅回路の前記４ブースト電圧は、前記第１または第２ブースト電圧と、前記第２クロック信号の電圧および前記第１追加増幅回路の第４ブーストノードのカップリングキャパシタンスによって決定され、
    前記第２〜第Ｎ増幅回路の前記第３ブースト電圧のそれぞれは、前記第１〜第（Ｎ−１）増幅回路のそれぞれの前記第３または第４ブースト電圧と、前記第１クロック信号の電圧および前記第２〜第Ｎ増幅回路の前記第３ブーストノードのそれぞれのカップリングキャパシタンスによって決定され、
    前記第２〜第Ｎ増幅回路の前記第４ブースト電圧のそれぞれは、前記第１〜第（Ｎ−１）増幅回路のそれぞれの前記第３ブースト電圧または第４ブースト電圧と、前記第２クロック信号の電圧及び前記第２〜第４Ｎ増幅回路の前記第４ブーストノードのそれぞれのカップリングキャパシタンスによって決定され、
    前記第３ブーストノードのそれぞれのカップリングキャパシタンスは、前記第３キャパシタのそれぞれのキャパシタンスと、前記第３ブーストノードのそれぞれに存在する第３寄生キャパシタのキャパシタンスによって決定され、前記第４ブーストノードのそれぞれのカップリングキャパシタンスは、前記第４キャパシタのそれぞれのキャパシタンスと、前記第４ブーストノードのそれぞれに存在する第４寄生キャパシタのキャパシタンスによって決定される
    ことを特徴とするフラッシュメモリ装置。
  48. 請求項４６に記載のフラッシュメモリ装置において、
    前記第１〜第Ｎ増幅回路は、第１〜第Ｎ入力ノードと第１〜第Ｎ出力ノードをそれぞれ含み、前記出力ノードは前記第Ｎ出力ノードであり、
    前記第１〜第Ｎ増幅回路それぞれは、
    前記第１〜第Ｎ入力ノードのいずれか一つと前記第３ブーストノードのいずれか一つとの間に連結され、前記第４ブースト電圧のいずれか一つに応答してターンオンまたはターンオフされる第１スイッチと、
    前記第１〜第Ｎ入力ノードのいずれか一つと前記第４ブーストノードのいずれか一つとの間に連結され、前記第３ブースト電圧のいずれか一つに応答してターンオンまたはターンオフされる第２スイッチと、
    前記第１〜第Ｎ出力ノードのいずれか一つと前記第３ブーストノードのいずれか一つとの間に連結され、前記第４ブースト電圧のいずれか一つに応答してターンオンまたはターンオフされる第３スイッチと、
    前記第１〜第Ｎ出力ノードのいずれか一つと前記第４ブーストノードのいずれか一つとの間に連結され、前記第３ブースト電圧のいずれか一つに応答してターンオンまたはターンオフされる第４スイッチとを含む
    ことを特徴とするフラッシュメモリ装置。
  49. 請求項４８に記載のフラッシュメモリ装置において、
    前記第１スイッチおよび第２スイッチのそれぞれは、低電圧用ＮＭＯＳトランジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  50. 請求項４８に記載のフラッシュメモリ装置において、
    前記第３スイッチおよび第４スイッチのそれぞれは、低電圧用ＰＭＯＳトランジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  51. 請求項４８に記載のフラッシュメモリ装置において、
    前記第１スイッチは、前記第１〜第Ｎ入力ノードのいずれか一つに連結されるドレイン、前記第３ブーストノードのいずれか一つに連結されるソースおよび前記第４ブースト電圧のいずれか一つが入力されるゲートを含む第１ＮＭＯＳトランジスタを含み、
    前記第２スイッチは、前記第１〜第Ｎ入力ノードのいずれか一つに連結されるドレイン、前記第４ブーストノードのいずれか一つに連結されるソースおよび前記第３ブースト電圧のいずれか一つが入力されるゲートを含む第２ＮＭＯＳトランジスタを含み、
    前記第１〜第Ｎ増幅回路のそれぞれは、
    前記第４ブースト電圧のいずれか一つに応答して、前記第３ブースト電圧のいずれか一つを前記第１ＮＭＯＳトランジスタのボディに供給する第５スイッチと、
    前記第３ブースト電圧のいずれか一つに応答して、前記第４ブースト電圧のいずれか一つを前記第２ＮＭＯＳトランジスタのボディに供給する第６スイッチとをさらに含む
    ことを特徴とするフラッシュメモリ装置。
  52. 請求項４８に記載のフラッシュメモリ装置において、
    前記第３スイッチは、前記第１〜第Ｎ出力ノードのいずれか一つに連結されるドレイン、前記第３ブーストノードのいずれか一つに連結されるソースおよび前記第４ブースト電圧のいずれか一つが入力されるゲートを含む第１ＰＭＯＳトランジスタを含み、
    前記第４スイッチは、前記第１〜第Ｎ出力ノードのいずれか一つに連結されるドレイン、前記第４ブーストノードのいずれか一つに連結されるソースおよび前記第３ブースト電圧のいずれか一つが入力されるゲートを含む第２ＰＭＯＳトランジスタを含み、
    前記第１〜第Ｎ増幅回路のそれぞれは、
    前記第４ブースト電圧のいずれか一つに応答して、前記第３ブースト電圧のいずれか一つを前記第１ＰＭＯＳトランジスタのボディに供給する第５スイッチと、
    前記第３ブースト電圧のいずれか一つに応答して、前記第４ブースト電圧のいずれか一つを前記第２ＰＭＯＳトランジスタのボディに供給する第６スイッチとをさらに含む
    ことを特徴とするフラッシュメモリ装置。
  53. 請求項３１に記載のフラッシュメモリ装置において、
    前記イネーブル制御回路は、前記イネーブル制御信号がイネーブルされるとき、前記出力ノードを前記設定された電圧にプリチャージし、前記イネーブル制御信号がディスエーブルされるとき、前記出力ノードをグラウンド電圧にディスチャージし、
    前記フィードバック回路は、前記出力ノードがディスチャージされるときに前記フィードバック電圧の供給動作を停止し、
    前記高電圧スイッチは、前記出力ノードがディスチャージされるときにオフされる
    ことを特徴とするフラッシュメモリ装置。
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