KR102520454B1 - 차동 바이폴라 구조에 기반하는 펄스 부스트 장치 - Google Patents

차동 바이폴라 구조에 기반하는 펄스 부스트 장치 Download PDF

Info

Publication number
KR102520454B1
KR102520454B1 KR1020210164502A KR20210164502A KR102520454B1 KR 102520454 B1 KR102520454 B1 KR 102520454B1 KR 1020210164502 A KR1020210164502 A KR 1020210164502A KR 20210164502 A KR20210164502 A KR 20210164502A KR 102520454 B1 KR102520454 B1 KR 102520454B1
Authority
KR
South Korea
Prior art keywords
transistor
input line
switching circuit
output terminal
line
Prior art date
Application number
KR1020210164502A
Other languages
English (en)
Inventor
아룹
신연재
이정협
Original Assignee
재단법인대구경북과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인대구경북과학기술원 filed Critical 재단법인대구경북과학기술원
Priority to KR1020210164502A priority Critical patent/KR102520454B1/ko
Application granted granted Critical
Publication of KR102520454B1 publication Critical patent/KR102520454B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/53—Generators characterised by the type of circuit or by the means used for producing pulses by the use of an energy-accumulating element discharged through the load by a switching device controlled by an external signal and not incorporating positive feedback
    • H03K3/57—Generators characterised by the type of circuit or by the means used for producing pulses by the use of an energy-accumulating element discharged through the load by a switching device controlled by an external signal and not incorporating positive feedback the switching device being a semiconductor device
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

본 발명은 펄스 부스트 장치에 관한 것으로, 일실시예에 따른 펄스 부스트 장치는 전원전압 라인, 제1 입력 라인 및 제2 입력 라인과 연결되는 제1 스위칭 회로와, 제1 입력 라인 및 제2 입력 라인 각각과 제1 스위칭 회로 사이에 구비되는 복수의 커패시터를 구비하는 제1 부스트부와, 접지 라인, 제1 입력 라인 및 제2 입력 라인과 연결되는 제2 스위칭 회로와, 제1 입력 라인 및 제2 입력 라인 각각과 제2 스위칭 회로 사이에 구비되는 복수의 커패시터를 구비하는 제2 부스트부 및 제1 부스트부와 제2 부스트부 사이에 구비되고, 제1 입력 라인과 제2 입력 라인을 통해 제1 스위칭 회로와 제2 스위칭 회로에 인가되는 입력 신호에 따라 제1 제어 신호와 제2 제어 신호를 각각 출력하는 제1 출력 단자와 제2 출력 단자를 포함하는 출력부를 포함한다.

Description

차동 바이폴라 구조에 기반하는 펄스 부스트 장치{APPARATUS FOR BOOSTING PULSE BASED ON DIFFERENTIAL BIPOLAR STRUCTURE}
본 발명은 펄스 부스트 장치에 관한 것으로, 보다 상세하게는 차동 바이폴라 구조에 기반하는 펄스 부스트 장치의 기술적 사상에 관한 것이다.
펄스 부스트 장치는 스위치드 커패시터 증폭기(switched-capacitor amplifier)와 같은 저전압 아날로그 애플리케이션을 사용하는 MOS 스위치의 게이트-소스 전압을 제어하는 펄스의 스윙을 증가시키는 데 사용되고 있다.
여기서, MOS 스위치의 ON 저항(ON resistance)은 종횡비(aspect ratio; W/L)와 스위치 제어 게이트-소스 오버드라이브 전압(일반적으로, Vdd-Vth)에 반비례하며, 저전압 회로에서 전원전압(Vdd)이 낮기 때문에 ON 저항을 줄이는 유일한 방법으로 종횡비(W/L)를 높이는 방법이 고려되고 있다.
그러나, 종횡비가 크면 전하 주입 및 회로 성능에 영향을 미치는 추가 기생 커패시턴스와 같은 바람직하지 않은 효과가 발생되며, 펄스 부스트 장치를 사용하면 스위치 제어 전압을 전원전압 이상으로 높일 수 있으므로 사용자는 주어진 ON 저항에 대해 더 작은 스위치 크기를 사용할 수 있다.
한편, CMOS 스위치는 더 낮은 신호 스윙 종속 ON 저항 변동(lower signal-swing dependent ON resistance variation)을 제공하여 비선형성을 줄일 수 있으므로 NMOS 스위치 또는 PMOS 스위치보다 선호되고 있다.
그러나, CMOS 스위치를 사용하는 저전압 회로에서 기존의 펄스 부스트 회로는 NMOS 스위치를 켜기 위한 게이트 전압만 제공하여, CMOS 스위치를 보다 효과적으로 제어하지 못하고 있다.
미국등록특허 제1,110,8321호, "HIGH-EFFICIENCY PULSE WIDTH MODULATION FOR SWITCHING POWER CONVERTERS" 한국등록특허 제10-0870429호, "내부 전압 생성 회로"
본 발명은 CMOS 스위치를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 단자 각각에 제어 신호를 제공하는 펄스 부스트 장치를 제공하고자 한다.
또한, 본 발명은 부스트된 차동 제어 신호를 생성하는 펄스 부스트 장치를 제공하고자 한다.
또한, 본 발명은 동일한 전원전압(Vdd) 레벨 내에서 더 높은 부스팅 비율로 제어 신호를 생성하는 펄스 부스트 장치를 제공하고자 한다.
본 발명의 일실시예에 따른 펄스 부스트 장치는 전원전압 라인, 제1 입력 라인 및 제2 입력 라인과 연결되는 제1 스위칭 회로와, 제1 입력 라인 및 제2 입력 라인 각각과 제1 스위칭 회로 사이에 구비되는 복수의 커패시터를 구비하는 제1 부스트부와, 접지 라인, 제1 입력 라인 및 제2 입력 라인과 연결되는 제2 스위칭 회로와, 제1 입력 라인 및 제2 입력 라인 각각과 제2 스위칭 회로 사이에 구비되는 복수의 커패시터를 구비하는 제2 부스트부 및 제1 부스트부와 제2 부스트부 사이에 구비되고, 제1 입력 라인과 제2 입력 라인을 통해 제1 스위칭 회로와 제2 스위칭 회로에 인가되는 입력 신호에 따라 제1 제어 신호와 제2 제어 신호를 각각 출력하는 제1 출력 단자와 제2 출력 단자를 포함하는 출력부를 포함할 수 있다.
일측에 따르면, 출력부는 제1 출력 단자가 CMOS 스위치를 구성하는 NMOS 트랜지스터의 게이트 단자에 연결되고, 제2 출력 단자가 CMOS 스위치를 구성하는 PMOS 트랜지스터의 게이트 단자에 연결될 수 있다.
일측에 따르면, 제1 출력 단자 및 제2 출력 단자 각각은 전원전압 라인을 통해 인가되는 제1 하이 레벨의 전압 보다 2배 높은 제2 하이 레벨의 전압과, 접지 라인을 통해 인가되는 제1 로우 레벨의 전압 보다 낮은 제2 로우 레벨의 전압 사이를 기설정된 주기마다 스윙하는 제1 제어 신호 및 제2 제어 신호를 출력할 수 있다.
일측에 따르면, 제1 부스트부는 제2 입력 라인과 제1 스위칭 회로 사이에 구비되는 제1 커패시터 및 제1 입력 라인과 제1 스위칭 회로 사이에 구비되는 제3 커패시터를 포함할 수 있다.
또한, 제2 부스트부는 제2 입력 라인과 제2 스위칭 회로 사이에 구비되는 제2 커패시터 및 제1 입력 라인과 제2 스위칭 회로 사이에 구비되는 제4 커패시터를 포함할 수 있다.
일측에 따르면, 제1 부스트부는 제1 시간 구간에서 제1 입력 라인으로 제1 하이 레벨의 전압이 인가되면, 제1 스위칭 회로의 동작에 따라 제1 커패시터가 제1 하이 레벨의 전압으로 충전될 수 있다.
또한, 제2 부스트부는 제1 시간 구간에서 제1 입력 라인으로 제1 하이 레벨의 전압이 인가되면 제2 스위칭 회로의 동작에 따라 제2 로우 레벨의 전압으로 충전된 제2 커패시터가 제1 출력 단자와 연결되어, 제1 출력 단자를 통해 제2 로우 레벨의 전압을 갖는 제1 제어 신호를 출력할 수 있다.
일측에 따르면, 제1 부스트부는 제2 시간 구간에서 제1 입력 라인으로 제1 로우 레벨의 전압이 인가되면, 제1 스위칭 회로의 동작에 따라 제1 하이 레벨의 전압으로 충전된 제1 커패시터가 제1 출력 단자와 연결되어, 제1 출력 단자를 통해 제2 하이 레벨의 전압을 갖는 제1 제어 신호를 출력할 수 있다.
또한, 제2 부스트부는 제2 시간 구간에서 제1 입력 라인으로 제1 로우 레벨의 전압이 인가되면, 제2 스위칭 회로의 동작에 따라 제2 커패시터가 제2 로우 레벨의 전압으로 충전할 수 있다.
일측에 따르면, 제1 스위칭 회로는 전원전압 라인과 연결되는 제1 트랜지스터와, 제1 트랜지스터 및 제1 출력 단자와 연결되는 제2 트랜지스터와, 전원전압 라인과 연결되는 제3 트랜지스터 및 제3 트랜지스터 및 제2 출력 단자와 연결되는 제4 트랜지스터를 포함할 수 있다.
일측에 따르면, 제1 스위칭 회로는 제1 트랜지스터의 게이트 단자, 제2 트랜지스터의 게이트 단자 및 제3 트랜지스터와 제4 트랜지스터 사이에 구비된 노드를 통해 제1 입력 라인과 연결될 수 있다.
또한, 제1 스위칭 회로는 제3 트랜지스터의 게이트 단자, 제4 트랜지스터의 게이트 단자 및 제1 트랜지스터와 제2 트랜지스터 사이에 구비된 노드를 통해 제2 입력 라인과 연결될 수 있다.
일측에 따르면, 제2 스위칭 회로는 제1 출력 단자와 연결되는 제5 트랜지스터와, 제5 트랜지스터와 접지 라인 사이에 연결되는 제6 트랜지스터와, 제2 출력 단자와 연결되는 제7 트랜지스터 및 제7 트랜지스터와 접지 라인 사이에 연결되는 제8 트랜지스터를 포함할 수 있다.
일측에 따르면, 제2 스위칭 회로는 제5 트랜지스터의 게이트 단자, 제6 트랜지스터의 게이트 단자 및 제7 트랜지스터와 제8 트랜지스터 사이에 구비된 노드를 통해 제1 입력 라인과 연결될 수 있다.
또한, 제2 스위칭 회로는 제7 트랜지스터의 게이트 단자, 제8 트랜지스터의 게이트 단자 및 제5 트랜지스터와 제6 트랜지스터 사이에 구비된 노드를 통해 제2 입력 라인과 연결될 수 있다.
일측에 따르면, 제1 입력 라인에는 제1 입력 신호가 인가되고, 제2 입력 라인에는 제1 입력 신호가 반전된 제2 입력 신호가 인가될 수 있다.
일실시예에 따르면, 본 발명은 CMOS 스위치를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 단자 각각에 제어 신호를 제공할 수 있다.
또한, 본 발명은 부스트된 차동 제어 신호를 생성하되, 동일한 전원전압(Vdd) 레벨 내에서 더 높은 부스팅 비율로 제어 신호를 생성할 수 있다.
도 1은 일실시예에 따른 펄스 부스트 장치를 설명하는 도면이다.
도 2a 내지 도 2c는 일실시예에 따른 펄스 부스트 장치를 보다 구체적으로 설명하는 도면이다.
도 3a 내지 도 3b는 일실시예에 따른 펄스 부스트 장치의 적용예를 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일실시예에 따른 펄스 부스트 장치를 설명하는 도면이다.
도 1을 참조하면, 펄스 부스트 장치(100)는 CMOS 스위치를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 단자 각각에 제어 신호를 제공할 수 있다.
또한, 펄스 부스트 장치(100)는 부스트된 차동 제어 신호를 생성하되, 동일한 전원전압(Vdd) 레벨 내에서 더 높은 부스팅 비율로 제어 신호를 생성할 수 있다.
이를 위해, 펄스 부스트 장치(100)는 제1 부스트부(110), 제2 부스트부(120) 및 제1 부스트부(110)와 제2 부스트부(120) 사이에 구비되는 출력부(130)를 포함할 수 있다.
일실시예에 따른 제1 부스트부(110)는 전원전압 라인, 제1 입력 라인(clk_in) 및 제2 입력 라인(clk_in_b)과 연결되는 제1 스위칭 회로와, 제1 입력 라인(clk_in) 및 제2 입력 라인(clk_in_b) 각각과 제1 스위칭 회로 사이에 구비되는 복수의 커패시터(C1, C3)를 구비할 수 있다.
예를 들면, 전원전압 라인은 기설정된 크기의 전원전압(Vdd)이 인가되는 라인이고, 제1 부스트부(110)에 구비되는 복수의 커패시터(C1, C3)는 제2 입력 라인(clk_in_b)과 제1 스위칭 회로 사이에 구비되는 제1 커패시터(C1) 및 제1 입력 라인과 제1 스위칭 회로 사이에 구비되는 제3 커패시터(C3)를 포함할 수 있다.
또한, 제1 입력 라인(clk_in)에는 제1 입력 신호가 인가될 수 있으며, 제2 입력 라인(clk_in_b)에는 제1 입력 신호가 반전된 제2 입력 신호가 인가될 수 있다.
다시 말해, 제1 입력 라인(clk_in)에 하이 레벨의 신호가 인가되면 제2 입력 라인(clk_in_b)에는 로우 레벨의 신호가 인가되고, 제1 입력 라인(clk_in)에 로우 레벨의 신호가 인가되면 제2 입력 라인(clk_in_b)에는 하이 레벨의 신호가 인가될 수 있다.
바람직하게는, 제1 입력 신호는 전원전압(Vdd)과 기설정된 크기의 접지전압(Vss) 사이를 기설정된 주기마다 스윙하는 신호일 수 있다.
일실시예에 따른 제2 부스트부(120)는 접지 라인, 제1 입력 라인(clk_in) 및 제2 입력 라인(clk_in_b)과 연결되는 제2 스위칭 회로와, 제1 입력 라인(clk_in) 및 제2 입력 라인(clk_in_b) 각각과 제2 스위칭 회로 사이에 구비되는 복수의 커패시터(C2, C4)를 구비할 수 있다.
예를 들면, 접지 라인은 접지전압(Vss)이 인가되는 라인이고, 제2 부스트부(120)에 구비되는 복수의 커패시터(C2, C4)는 제2 입력 라인(clk_in_b)과 제2 스위칭 회로 사이에 구비되는 제2 커패시터(C2) 및 제1 입력 라인(clk_in)과 제2 스위칭 회로 사이에 구비되는 제4 커패시터(C4)를 포함할 수 있다.
일실시예에 따른 출력부(130)는 제1 입력 라인(clk_in)과 제2 입력 라인(clk_in_b)을 통해 제1 스위칭 회로와 제2 스위칭 회로에 인가되는 입력 신호(즉, 제1 입력 신호 및 제2 입력 신호)에 따라 제1 제어 신호와 제2 제어 신호를 각각 출력하는 제1 출력 단자(clko_n)와 제2 출력 단자(clko_p)를 포함할 수 있다.
예를 들면, 출력부(130)는 제1 출력 단자(clko_n)가 CMOS 스위치를 구성하는 NMOS 트랜지스터의 게이트 단자에 연결되고, 제2 출력 단자(clko_p)가 CMOS 스위치를 구성하는 PMOS 트랜지스터의 게이트 단자에 연결될 수 있다.
다시 말해, 펄스 부스트 장치(100)는 CMOS 스위치를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 단자 각각에 부스트된 차동 제어 신호를 생성하여 출력할 수 있다.
또한, 제1 출력 단자(clko_n) 및 제2 출력 단자(clko_p) 각각은 전원전압 라인을 통해 인가되는 제1 하이 레벨의 전압(즉, Vdd) 보다 2배 높은 제2 하이 레벨의 전압(즉, 2Vdd)과, 접지 라인을 통해 인가되는 제1 로우 레벨의 전압(즉, Vss) 보다 낮은 제2 로우 레벨의 전압 사이를 기설정된 주기마다 스윙하는 제1 제어 신호 및 제2 제어 신호를 출력할 수 있다. 예를 들면, 제2 로우 레벨의 전압은 -Vdd일 수 있다.
다시 말해, 펄스 부스트 장치(100)는 제1 하이 레벨의 입력 전압(Vdd)을 수신하여 보다 높은 부스팅 비율, 즉 3Vdd(2Vdd 내지 -Vdd)로 부스팅된 제어 신호를 생성할 수 있다.
구체적으로, 제1 부스트부(110)는 제1 시간 구간에서 제1 입력 라인(clk_in)으로 제1 하이 레벨의 전압(Vdd)이 인가되면, 제1 스위칭 회로의 동작에 따라 제1 커패시터(C1)가 제1 하이 레벨의 전압(Vdd)으로 충전될 수 있다.
또한, 제2 부스트부(120)는 제1 시간 구간에서 제1 입력 라인(clk_in)으로 제1 하이 레벨(Vdd)의 전압이 인가되면, 제2 스위칭 회로의 동작에 따라 제2 로우 레벨(-Vdd)의 전압으로 충전된 제2 커패시터(C2)가 제1 출력 단자(clko_n)와 연결되어, 제1 출력 단자(clko_n)를 통해 제2 로우 레벨(-Vdd)의 전압을 갖는 제1 제어 신호를 출력할 수 있다.
다음으로, 제1 부스트부(110)는 제2 시간 구간에서 제1 입력 라인(clk_in)으로 제1 로우 레벨의 전압(Vss)이 인가되면, 제1 스위칭 회로의 동작에 따라 제1 하이 레벨의 전압(Vdd)으로 충전된 제1 커패시터(C1)가 제1 출력 단자(clko_n)와 연결되어, 제1 출력 단자(clko_n)를 통해 제2 하이 레벨의 전압(2Vdd)을 갖는 제1 제어 신호를 출력할 수 있다.
또한, 제2 부스트부(120)는 제2 시간 구간에서 제1 입력 라인(clk_in)으로 제1 로우 레벨의 전압(Vss)이 인가되면, 제2 스위칭 회로의 동작에 따라 제2 커패시터(C2)가 제2 로우 레벨의 전압(-Vdd)으로 충전될 수 있다.
다시 말해, 펄스 부스트 장치(100)는 제1 내지 제2 시간 구간 동안 2Vdd 내지 -Vdd로 스윙하는 제1 제어 신호를 제1 출력 단자(clko_n)를 통해 출력할 수 있다.
마찬가지로, 제1 부스트부(110)는 제1 시간 구간에서 제2 입력 라인(clk_in_b)으로 제1 로우 레벨의 전압(Vss)이 인가되면, 제1 스위칭 회로의 동작에 따라 제1 하이 레벨의 전압(Vdd)으로 충전된 제3 커패시터(C3)가 제2 출력 단자(clko_p)와 연결되어, 제1 출력 단자(clko_p)를 통해 제2 하이 레벨의 전압(2Vdd)을 갖는 제2 제어 신호를 출력할 수 있다.
또한, 제2 부스트부(120)는 제1 시간 구간에서 제2 입력 라인(clk_in_b)으로 제1 로우 레벨의 전압(Vss)이 인가되면, 제2 스위칭 회로의 동작에 따라 제4 커패시터(C4)가 제2 로우 레벨의 전압(-Vdd)으로 충전될 수 있다.
다음으로, 제1 부스트부(110)는 제2 시간 구간에서 제2 입력 라인(clk_in_b)으로 제1 하이 레벨의 전압(Vdd)이 인가되면, 제1 스위칭 회로의 동작에 따라 제3 커패시터(C3)가 제1 하이 레벨의 전압(Vdd)으로 충전될 수 있다.
또한, 제2 부스트부(120)는 제2 시간 구간에서 제2 입력 라인(clk_in_b)으로 제1 하이 레벨(Vdd)의 전압이 인가되면, 제2 스위칭 회로의 동작에 따라 제2 로우 레벨(-Vdd)의 전압으로 충전된 제2 커패시터(C2)가 제2 출력 단자(clko_p)와 연결되어, 제2 출력 단자(clko_p)를 통해 제2 로우 레벨(-Vdd)의 전압을 갖는 제2 제어 신호를 출력할 수 있다.
다시 말해, 펄스 부스트 장치(100)는 제1 내지 제2 시간 구간 동안 -Vdd 내지 2Vdd로 스윙하는 제2 제어 신호를 제2 출력 단자(clko_p)를 통해 출력할 수 있다.
일실시예에 따른 펄스 부스트 장치(100)의 세부 회로 구성 및 동작 방법은 이후 실시예 도 2a 내지 도 2c를 통해 보다 구체적으로 설명하기로 한다.
도 2a 내지 도 2c는 일실시예에 따른 펄스 부스트 장치를 보다 구체적으로 설명하는 도면이다.
도 2a 내지 도 2c를 참조하면, 도면부호 210은 일실시예에 따른 펄스 부스트 장치의 구현예를 도시하고, 도면부호 220은 일실시예에 따른 펄스 부스트 장치에서 제1 제어신호를 출력하는 예시를 도시하며, 도면부호 230은 일실시예에 따른 펄스 부스트 장치에서 제2 제어신호를 출력하는 예시를 도시한다.
도면부호 210에 따르면, 일실시예에 따른 펄스 부스트 장치는 제1 부스트부(210-1), 제2 부스트부(210-2) 및 제1 부스트부(210-1)와 제2 부스트부(210-2) 사이에 구비되는 출력부(210-3)를 포함할 수 있다.
일실시예에 따른 제1 부스트부(210-1)는 전원전압 라인, 제1 입력 라인(clk_in) 및 제2 입력 라인(clk_in_b)과 연결되는 제1 스위칭 회로(M1 내지 M4)와, 제1 입력 라인(clk_in) 및 제2 입력 라인(clk_in_b) 각각과 제1 스위칭 회로(M1 내지 M4) 사이에 구비되는 복수의 커패시터(C1, C3)를 구비할 수 있다.
예를 들면, 전원전압 라인은 기설정된 크기의 전원전압(Vdd)이 인가되는 라인이고, 제1 부스트부(210-1)에 구비되는 복수의 커패시터(C1, C3)는 제2 입력 라인(clk_in_b)과 제1 스위칭 회로(M1 내지 M4) 사이에 구비되는 제1 커패시터(C1) 및 제1 입력 라인(clk_in)과 제1 스위칭 회로(M1 내지 M4) 사이에 구비되는 제3 커패시터(C3)를 포함할 수 있다.
또한, 제1 입력 라인(clk_in)에는 제1 입력 신호가 인가될 수 있으며, 제2 입력 라인(clk_in_b)에는 제1 입력 신호가 반전된 제2 입력 신호가 인가될 수 있다.
바람직하게는, 제1 입력 신호는 전원전압(Vdd)과 기설정된 크기의 접지전압(Vss) 사이를 기설정된 주기마다 스윙하는 신호일 수 있다.
일측에 따르면, 제1 스위칭 회로(M1 내지 M4)는 전원전압 라인과 연결되는 제1 트랜지스터(M1)와, 제1 트랜지스터(M1) 및 제1 출력 단자(clko_n)와 연결되는 제2 트랜지스터(M2)와, 전원전압 라인과 연결되는 제3 트랜지스터(M3)와, 제3 트랜지스터(M3) 및 제2 출력 단자(clko_p)와 연결되는 제4 트랜지스터(M4)를 포함할 수 있다.
예를 들면, 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 NMOS 트랜지스터이고, 제2 트랜지스터(M2) 및 제4 트랜지스터(M4)는 PMOS 트랜지스터일 수 있다.
다시 말해, 제1 트랜지스터(M1)는 드레인 단자를 통해 전원전압 라인과 연결되고, 소스 단자를 통해 제2 트랜지스터(M2)의 소스 단자와 연결될 수 있으며, 제2 트랜지스터(M2)는 드레인 단자를 통해 제1 출력 단자(clko_n)와 연결될 수 있다.
또한, 제3 트랜지스터(M3)는 드레인 단자를 통해 전원전압 라인과 연결되고, 소스 단자를 통해 제4 트랜지스터(M4)의 소스 단자와 연결될 수 있으며, 제4 트랜지스터(M4)는 드레인 단자를 통해 제2 출력 단자(clko_p)와 연결될 수 있다.
일측에 따르면, 제1 스위칭 회로(M1 내지 M4)는 제1 트랜지스터(M1)의 게이트 단자, 제2 트랜지스터(M2)의 게이트 단자 및 제3 트랜지스터(M3)와 제4 트랜지스터(M4) 사이에 구비된 노드(즉, 전압 Vp +에 대응되는 노드)를 통해 제1 입력 라인(clk_in)과 연결될 수 있다.
또한, 제1 스위칭 회로(M1 내지 M4)는 제3 트랜지스터(M3)의 게이트 단자, 제4 트랜지스터(M4)의 게이트 단자 및 제1 트랜지스터(M1)와 제2 트랜지스터(M2) 사이에 구비된 노드(즉, 전압 Vn +에 대응되는 노드)를 통해 제2 입력 라인(clk_in_b)과 연결될 수 있다.
일실시예에 따른 제2 부스트부(210-2)는 접지 라인, 제1 입력 라인(clk_in) 및 제2 입력 라인(clk_in_b)과 연결되는 제2 스위칭 회로(M5 내지 M8)와, 제1 입력 라인(clk_in) 및 제2 입력 라인(clk_in_b) 각각과 제2 스위칭 회로(M5 내지 M8) 사이에 구비되는 복수의 커패시터(C2, C4)를 구비할 수 있다.
예를 들면, 접지 라인은 접지전압(Vss)이 인가되는 라인이고, 제2 부스트부(210-2)에 구비되는 복수의 커패시터(C2, C4)는 제2 입력 라인(clk_in_b)과 제2 스위칭 회로(M5 내지 M8) 사이에 구비되는 제2 커패시터(C2) 및 제1 입력 라인(clk_in)과 제2 스위칭 회로(M5 내지 M8) 사이에 구비되는 제4 커패시터(C4)를 포함할 수 있다.
일측에 따르면, 제2 스위칭 회로(M5 내지 M8)는 제1 출력 단자(clko_n)와 연결되는 제5 트랜지스터(M5)와, 제5 트랜지스터(M5)와 접지 라인 사이에 연결되는 제6 트랜지스터(M6)와, 제2 출력 단자(clko_p)와 연결되는 제7 트랜지스터(M7)와, 제7 트랜지스터(M7)와 접지 라인 사이에 연결되는 제8 트랜지스터(M8)를 포함할 수 있다.
예를 들면, 제5 트랜지스터(M5) 및 제7 트랜지스터(M7)는 NMOS 트랜지스터이고, 제6 트랜지스터(M6) 및 제8 트랜지스터(M8)는 PMOS 트랜지스터일 수 있다.
다시 말해, 제5 트랜지스터(M5)는 소스 단자를 통해 제1 출력 단자(clko_n)와 연결되고, 드레인 단자를 통해 제6 트랜지스터(M6)의 드레인 단자와 연결될 수 있으며, 제6 트랜지스터(M6)는 소스 단자를 통해 접지 라인과 연결될 수 있다.
또한, 제7 트랜지스터(M7)는 소스 단자를 통해 제2 출력 단자(clko_p)와 연결되고, 드레인 단자를 통해 제8 트랜지스터(M8)의 드레인 단자와 연결될 수 있으며, 제8 트랜지스터(M8)는 소스 단자를 통해 접지 라인과 연결될 수 있다.
일측에 따르면, 제2 스위칭 회로(M5 내지 M8)는 제5 트랜지스터(M5)의 게이트 단자, 제6 트랜지스터(M6)의 게이트 단자 및 제7 트랜지스터(M7)와 제8 트랜지스터(M8) 사이에 구비된 노드(즉, 전압 Vp -에 대응되는 노드)를 통해 제1 입력 라인(clk_in)과 연결될 수 있다.
또한, 제2 스위칭 회로(M5 내지 M8)는 제7 트랜지스터(M7)의 게이트 단자, 제8 트랜지스터(M8)의 게이트 단자 및 제5 트랜지스터(M5)와 제6 트랜지스터(M6) 사이에 구비된 노드(즉, 전압 Vn -에 대응되는 노드)를 통해 제2 입력 라인(clk_in_b)과 연결될 수 있다.
일실시예에 따른 출력부(210-3)는 제1 입력 라인(clk_in)과 제2 입력 라인(clk_in_b)을 통해 제1 스위칭 회로(M1 내지 M4)와 제2 스위칭 회로(M5 내지 M8)에 인가되는 입력 신호(즉, 제1 입력 신호 및 제2 입력 신호)에 따라 제1 제어 신호와 제2 제어 신호를 각각 출력하는 제1 출력 단자(clko_n)와 제2 출력 단자(clko_p)를 포함할 수 있다.
예를 들면, 출력부(210-3)는 제1 출력 단자(clko_n)가 CMOS 스위치를 구성하는 NMOS 트랜지스터의 게이트 단자에 연결되고, 제2 출력 단자(clko_p)가 CMOS 스위치를 구성하는 PMOS 트랜지스터의 게이트 단자에 연결될 수 있다.
다시 말해, 펄스 부스트 장치는 CMOS 스위치를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 단자 각각에 부스트된 차동 제어 신호를 생성하여 출력할 수 있다.
또한, 제1 출력 단자(clko_n) 및 제2 출력 단자(clko_p) 각각은 전원전압 라인을 통해 인가되는 제1 하이 레벨의 전압(즉, Vdd) 보다 2배 높은 제2 하이 레벨의 전압(즉, 2Vdd)과, 접지 라인을 통해 인가되는 제1 로우 레벨의 전압(즉, Vss) 보다 낮은 제2 로우 레벨의 전압 사이를 기설정된 주기마다 스윙하는 제1 제어 신호 및 제2 제어 신호를 출력할 수 있다. 예를 들면, 제2 로우 레벨의 전압은 -Vdd일 수 있다.
다시 말해, 펄스 부스트 장치는 제1 하이 레벨의 입력 전압(Vdd)을 수신하여 보다 높은 부스팅 비율, 즉 3Vdd(2Vdd 내지 -Vdd)로 부스팅된 제어 신호를 생성할 수 있다.
구체적으로, 도면부호 220에 따르면 펄스 부스트 장치는 제1 시간 구간(도면부호 220의 ① 및 ③) 내지 제2 시간 구간(도면부호 220의 ② 및 ④) 동안 2Vdd 내지 -Vdd로 스윙하는 제1 제어 신호를 제1 출력 단자(clko_n)를 통해 출력할 수 있다.
보다 구체적으로, 펄스 부스트 장치는 제1 입력 라인(clk_in)을 통해 Vdd가 인가되면, 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)가 턴-온(turn-on)되고 제2 트랜지스터(M2) 및 제6 트랜지스터(M6)가 턴-오프(turn-off)되면서, 제1 입력 라인(clk_in)을 통해 Vdd가 인가되는 동안에 제1 커패시터(C1)은 제1 트랜지스터(M1)를 통해 Vdd로 충전되어 Vn +를 Vdd와 동일하게 만들 수 있으며, 이 순간 제2 커패시터(C2)의 양단의 전압(Vn -)은 제5 트랜지스터(M5)를 통해 제1 출력 단자(clko_n)와 연결될 수 있다(도면부호 220의 ①).
다음으로, 펄스 부스트 장치는 제1 입력 라인(clk_in)을 통해 Vss가 인가되면, 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)가 턴-오프되고 제2 트랜지스터(M2) 및 제6 트랜지스터(M6)가 턴-온되면서, 제1 커패시터(C1)는 제2 트랜지스터(M2)를 통해 제1 출력 단자(clko_n)와 연결되고 제2 커패시터(C2)는 제6 트랜지스터(M6)를 통해 -Vdd로 충전될 수 있다(도면부호 220의 ②).
다음으로, 펄스 부스트 장치는 제1 입력 라인(clk_in)을 통해 다시 Vdd가 인가되면, 제2 커패시터(C2)가 제5 트랜지스터(M5)를 통해 제1 출력 단자(clko_n)와 연결되어 -Vdd를 출력할 수 있다.
마찬가지로, 도면부호 230에 따르면 펄스 부스트 장치는 제1 시간 구간(도면부호 230의 ① 및 ③) 내지 제2 시간 구간(도면부호 230의 ② 및 ④) 동안 -Vdd 내지 2Vdd로 스윙하는 제2 제어 신호를 제2 출력 단자(clko_p)를 통해 출력할 수 있다.
보다 구체적으로, 펄스 부스트 장치는 제2 입력 라인(clk_in_b)을 통해 Vss가 인가되면, 제3 트랜지스터(M3) 및 제7 트랜지스터(M7)가 턴-오프되고 제4 트랜지스터(M4) 및 제8 트랜지스터(M8)가 턴-온되면서, 제3 커패시터(C3)는 제4 트랜지스터(M4)를 통해 제2 출력 단자(clko_n_p)와 연결되고 제4 커패시터(C4)는 제6 트랜지스터(M8)를 통해 -Vdd로 충전될 수 있다(도면부호 230의 ①).
다음으로, 펄스 부스트 장치는 제2 입력 라인(clk_in_b)을 통해 Vdd가 인가되면, 제3 트랜지스터(M3) 및 제7 트랜지스터(M7)가 턴-온되고 제4 트랜지스터(M4) 및 제8 트랜지스터(M8)가 턴-오프되면서, 제2 입력 라인(clk_in_b)을 통해 Vdd가 인가되는 동안에 제3 커패시터(C3)는 제3 트랜지스터(M3)를 통해 Vdd로 충전되어 Vp+를 Vdd와 동일하게 만들 수 있으며, 이 순간 제4 커패시터(C4)의 양단의 전압(Vp -)은 제7 트랜지스터(M7)를 통해 제2 출력 단자(clko_p)와 연결되어 -Vdd를 출력할 수 있다(도면부호 230의 ②).
다음으로, 펄스 부스트 장치는 제2 입력 라인(clk_in_b)을 통해 다시 Vss가 인가되면, 제3 커패시터(C3)가 제4 트랜지스터(M4)를 통해 제2 출력 단자(clko_n_p)와 연결되어 2Vdd를 출력할 수 있다.
도 3a 내지 도 3b는 일실시예에 따른 펄스 부스트 장치의 적용예를 설명하는 도면이다.
도 3a 내지 도 3b를 참조하면, 도면부호 310은 일실시예에 따른 펄스 부스트 장치를 이용하여 CMOS 스위치에 제어신호를 제공하는 예시를 도시하고, 도면부호 320은 기존 펄스 부스트 장치를 이용하여 NMOS 스위치에 제어신호를 제공하는 예시를 도시한다.
일실시예에 따른 펄스 부스트 장치는 도면부호 310에 도시된 바와 같이, 전원전압(Vdd)과 접지전압(Vss) 사이를 기설정된 주기마다 스윙하는 입력 신호를 부스팅하여 복수의 출력 단자(clko_n, clko_p)를 통해 전원전압 보다 2배 높은 전압, 즉 2Vdd와 접지전압(Vss) 보다 낮은 전압 -Vdd를 기설정된 주기마다 스윙하는 제1 제어 신호 및 제2 제어 신호를 출력할 수 있으며, 제1 제어 신호와 제2 제어 신호를 CMOS 스위치를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 단자에 각각 제공할 수 있다.
반면, 기존 펄스 부스트 장치는 도면부호 320에 도시된 바와 같이, 전원전압(Vdd)과 접지전압(Vss) 사이를 기설정된 주기마다 스윙하는 입력 신호를 부스팅하여 하나의 출력 단자를 통해 전원전압 보다 2배 높은 전압, 즉 2Vdd와 접지전압(Vss)과 접지전압(Vss) 사이를 기설정된 주기마다 스윙하는 제어 신호를 출력할 수 있으며, 출력되는 단일의 제어 신호를 NMOS 트랜지스터의 게이트 단자에 인가될 수 있다.
즉, 기존 펄스 부스트 장치는 NMOS 트랜지스터를 위한 하나의 제어 신호만을 생성 및 출력함으로써, CMOS 스위치에 적용 시에 PMOS 트랜지스터를 위한 제어 신호를 출력하기 위해 추가적인 회로 구성을 필요로 한다.
반면, 일실시예에 따른 펄스 부스트 장치는 바이폴라 펄스 부스팅 기술을 적용하여 NMOS 트랜지스터의 온 저항과, PMOS 트랜지스터의 온 저항 모두를 작게 만들 수 있어, 저전압 CMOS 스위치 제어에 적합하며, 이에 따라 CMOS 스위치에 적용 시에 단일 회로만으로 NMOS 트랜지스터와 PMOS 트랜지스터 모두를 위한 복수의 제어 신호를 생성 및 출력 함으로써 회로 설계 면적을 최소화할 수 있다.
또한, 기존 펄스 부스트 장치는 부스팅 비율이 2Vdd(2Vdd 내지 Vss)인 반면, 일실시예에 따른 펄스 부스트 장치는 보다 높은 부스팅 비율인 3Vdd(2Vdd 내지 -Vdd)의 구현이 가능하여 보다 작은 온 저항을 만들 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 펄스 부스트 장치 110: 제1 부스트부
120: 제2 부스트부 130: 출력부
clk_in: 제1 입력라인 clk_in_b: 제2 입력라인
clko_n: 제1 출력 단자 clko_p: 제2 출력 단자
C1: 제1 커패시터 C2: 제2 커패시터
C3: 제3 커패시터 C4: 제4 커패시터

Claims (11)

  1. 전원전압 라인, 제1 입력 라인 및 제2 입력 라인과 연결되는 제1 스위칭 회로와, 상기 제1 입력 라인 및 상기 제2 입력 라인 각각과 상기 제1 스위칭 회로 사이에 구비되는 복수의 커패시터를 구비하는 제1 부스트부;
    접지 라인, 상기 제1 입력 라인 및 상기 제2 입력 라인과 연결되는 제2 스위칭 회로와, 상기 제1 입력 라인 및 상기 제2 입력 라인 각각과 상기 제2 스위칭 회로 사이에 구비되는 복수의 커패시터를 구비하는 제2 부스트부 및
    상기 제1 부스트부와 상기 제2 부스트부 사이에 구비되고, 상기 제1 입력 라인과 상기 제2 입력 라인을 통해 상기 제1 스위칭 회로와 상기 제2 스위칭 회로에 인가되는 입력 신호에 따라 제1 제어 신호와 제2 제어 신호를 각각 출력하는 제1 출력 단자와 제2 출력 단자를 포함하는 출력부
    를 포함하는 펄스 부스트 장치.
  2. 제1항에 있어서,
    상기 출력부는,
    상기 제1 출력 단자가 CMOS 스위치를 구성하는 NMOS 트랜지스터의 게이트 단자에 연결되고, 상기 제2 출력 단자가 상기 CMOS 스위치를 구성하는 PMOS 트랜지스터의 게이트 단자에 연결되는
    펄스 부스트 장치.
  3. 제1항에 있어서,
    상기 제1 출력 단자 및 상기 제2 출력 단자 각각은,
    상기 전원전압 라인을 통해 인가되는 제1 하이 레벨의 전압 보다 2배 높은 제2 하이 레벨의 전압과, 상기 접지 라인을 통해 인가되는 제1 로우 레벨의 전압 보다 낮은 제2 로우 레벨의 전압 사이를 기설정된 주기마다 스윙하는 상기 제1 제어 신호 및 상기 제2 제어 신호를 출력하는
    펄스 부스트 장치.
  4. 제3항에 있어서,
    상기 제1 부스트부는,
    상기 제2 입력 라인과 상기 제1 스위칭 회로 사이에 구비되는 제1 커패시터 및 상기 제1 입력 라인과 상기 제1 스위칭 회로 사이에 구비되는 제3 커패시터를 포함하고,
    상기 제2 부스트부는,
    상기 제2 입력 라인과 상기 제2 스위칭 회로 사이에 구비되는 제2 커패시터 및 상기 제1 입력 라인과 상기 제2 스위칭 회로 사이에 구비되는 제4 커패시터를 포함하는
    펄스 부스트 장치.
  5. 제4항에 있어서,
    상기 제1 부스트부는,
    제1 시간 구간에서 상기 제1 입력 라인으로 상기 제1 하이 레벨의 전압이 인가되면, 상기 제1 스위칭 회로의 동작에 따라 상기 제1 커패시터가 제1 하이 레벨의 전압으로 충전되고,
    상기 제2 부스트부는,
    상기 제1 시간 구간에서 상기 제1 입력 라인으로 상기 제1 하이 레벨의 전압이 인가되면 상기 제2 스위칭 회로의 동작에 따라 상기 제2 로우 레벨의 전압으로 충전된 상기 제2 커패시터가 상기 제1 출력 단자와 연결되어, 상기 제1 출력 단자를 통해 상기 제2 로우 레벨의 전압을 갖는 상기 제1 제어 신호를 출력하는
    펄스 부스트 장치.
  6. 제4항에 있어서,
    상기 제1 부스트부는,
    제2 시간 구간에서 상기 제1 입력 라인으로 상기 제1 로우 레벨의 전압이 인가되면, 상기 제1 스위칭 회로의 동작에 따라 제1 하이 레벨의 전압으로 충전된 상기 제1 커패시터가 상기 제1 출력 단자와 연결되어, 상기 제1 출력 단자를 통해 상기 제2 하이 레벨의 전압을 갖는 상기 제1 제어 신호를 출력하고,
    상기 제2 부스트부는,
    제2 시간 구간에서 상기 제1 입력 라인으로 상기 제1 로우 레벨의 전압이 인가되면, 상기 제2 스위칭 회로의 동작에 따라 상기 제2 커패시터가 상기 제2 로우 레벨의 전압으로 충전되는
    펄스 부스트 장치.
  7. 제1항에 있어서,
    상기 제1 스위칭 회로는,
    상기 전원전압 라인과 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터 및 상기 제1 출력 단자와 연결되는 제2 트랜지스터;
    상기 전원전압 라인과 연결되는 제3 트랜지스터 및
    상기 제3 트랜지스터 및 상기 제2 출력 단자와 연결되는 제4 트랜지스터
    를 포함하는 펄스 부스트 장치.
  8. 제7항에 있어서,
    상기 제1 스위칭 회로는,
    상기 제1 트랜지스터의 게이트 단자, 상기 제2 트랜지스터의 게이트 단자 및 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 구비된 노드를 통해 상기 제1 입력 라인과 연결되고,
    상기 제3 트랜지스터의 게이트 단자, 상기 제4 트랜지스터의 게이트 단자 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 구비된 노드를 통해 상기 제2 입력 라인과 연결되는
    펄스 부스트 장치.
  9. 제1항에 있어서,
    상기 제2 스위칭 회로는,
    상기 제1 출력 단자와 연결되는 제5 트랜지스터;
    상기 제5 트랜지스터와 상기 접지 라인 사이에 연결되는 제6 트랜지스터;
    상기 제2 출력 단자와 연결되는 제7 트랜지스터 및
    상기 제7 트랜지스터와 상기 접지 라인 사이에 연결되는 제8 트랜지스터
    를 포함하는 펄스 부스트 장치.
  10. 제9항에 있어서,
    상기 제2 스위칭 회로는,
    상기 제5 트랜지스터의 게이트 단자, 상기 제6 트랜지스터의 게이트 단자 및 상기 제7 트랜지스터와 상기 제8 트랜지스터 사이에 구비된 노드를 통해 상기 제1 입력 라인과 연결되고,
    상기 제7 트랜지스터의 게이트 단자, 상기 제8 트랜지스터의 게이트 단자 및 상기 제5 트랜지스터와 상기 제6 트랜지스터 사이에 구비된 노드를 통해 상기 제2 입력 라인과 연결되는
    펄스 부스트 장치.
  11. 제1항에 있어서,
    상기 제1 입력 라인에는 제1 입력 신호가 인가되고, 상기 제2 입력 라인에는 제1 입력 신호가 반전된 제2 입력 신호가 인가되는
    펄스 부스트 장치.
KR1020210164502A 2021-11-25 2021-11-25 차동 바이폴라 구조에 기반하는 펄스 부스트 장치 KR102520454B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210164502A KR102520454B1 (ko) 2021-11-25 2021-11-25 차동 바이폴라 구조에 기반하는 펄스 부스트 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210164502A KR102520454B1 (ko) 2021-11-25 2021-11-25 차동 바이폴라 구조에 기반하는 펄스 부스트 장치

Publications (1)

Publication Number Publication Date
KR102520454B1 true KR102520454B1 (ko) 2023-04-11

Family

ID=85976615

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210164502A KR102520454B1 (ko) 2021-11-25 2021-11-25 차동 바이폴라 구조에 기반하는 펄스 부스트 장치

Country Status (1)

Country Link
KR (1) KR102520454B1 (ko)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5812015A (en) * 1995-12-11 1998-09-22 Mitsubishi Denki Kabushiki Kaisha Boosting pulse generation circuit for a semiconductor integrated circuit
KR100694977B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치
JP2008033953A (ja) * 1996-10-09 2008-02-14 Fujitsu Ltd 信号受信回路および信号受信システム
US20080074197A1 (en) * 2006-09-27 2008-03-27 Finisar Corporation Circuit for providing a signal boost
KR100870429B1 (ko) 2007-08-30 2008-11-25 주식회사 하이닉스반도체 내부 전압 생성 회로
JP2012169820A (ja) * 2011-02-14 2012-09-06 Renesas Electronics Corp プリアンプ回路、及びマイクロフォン
JP2014513496A (ja) * 2011-05-04 2014-05-29 日本テキサス・インスツルメンツ株式会社 ゼロパワーサンプリングｓａｒａｄｃ回路及び方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5812015A (en) * 1995-12-11 1998-09-22 Mitsubishi Denki Kabushiki Kaisha Boosting pulse generation circuit for a semiconductor integrated circuit
JP2008033953A (ja) * 1996-10-09 2008-02-14 Fujitsu Ltd 信号受信回路および信号受信システム
KR100694977B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치
US20080074197A1 (en) * 2006-09-27 2008-03-27 Finisar Corporation Circuit for providing a signal boost
KR100870429B1 (ko) 2007-08-30 2008-11-25 주식회사 하이닉스반도체 내부 전압 생성 회로
JP2012169820A (ja) * 2011-02-14 2012-09-06 Renesas Electronics Corp プリアンプ回路、及びマイクロフォン
JP2014513496A (ja) * 2011-05-04 2014-05-29 日本テキサス・インスツルメンツ株式会社 ゼロパワーサンプリングｓａｒａｄｃ回路及び方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국등록특허 제1,110,8321호, "HIGH-EFFICIENCY PULSE WIDTH MODULATION FOR SWITCHING POWER CONVERTERS"

Similar Documents

Publication Publication Date Title
TW200505019A (en) Semiconductor device, and display device and electronic device utilizing the same
CN107342685B (zh) Dcdc转换器
KR20130142944A (ko) 승압 스위치에 대한 시스템 및 방법
WO2006029286A1 (en) Low-voltage cmos switch with novel clock boosting scheme
KR20040108011A (ko) 반도체 장치용 내부전압 발생기
US7940091B1 (en) Bootstrapped switch for sampling voltages beyond the supply voltage
US7075804B2 (en) Tracking soft start circuit for generating a plurality of soft start voltages where all soft start voltages are prevented until all have been brought to the same prescribed state of operation
US4973975A (en) Initial potential setting circuit for a sample/hold circuit associated with an A/D converter
US7368978B2 (en) Self regulating charge pump
KR102520454B1 (ko) 차동 바이폴라 구조에 기반하는 펄스 부스트 장치
US10139850B2 (en) Analog boost circuit for fast recovery of mirrored current
JPH08335881A (ja) 相補型電流源回路
CN210629440U (zh) 功率管栅极驱动电路及集成电路
JP2004201268A (ja) パワーゲーティング回路およびそれを動作させる方法
WO2022195692A1 (ja) デジタルアナログ変換機
US6141229A (en) Voltage boosting circuit and method thereof
JPH05127764A (ja) ボルテージレギユレータ
JP4252774B2 (ja) 定電流源システムにおける電気回路
KR960019978A (ko) 펄스 발생기
JPH05127763A (ja) ボルテージレギユレータ
US20060097776A1 (en) Voltage applying circuit
Ma et al. Fundamental charge pump topologies and design principles
CN118539753A (zh) 一种电压转换电路、升降压电路
CN114844350A (zh) 一种可产生正负电压的电荷泵电路
JP2000165214A (ja) クロックドコンパレータ

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant