JP4184745B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、電気的に書き込みが可能な不揮発性の半導体記憶装置、特にその読み出し動作においてメモリセルに対するドレイン電位を発生する回路に関するものである。
【０００３】
【従来の技術】
【０００４】
【特許文献１】
特開２０００−１１６６８号公報
【特許文献２】
特開平６−２１５５８５号公報
【特許文献３】
特開平６−３４２５９８号公報
【０００５】
図２は、従来の半導体記憶装置の一例を示す構成図である。
この半導体記憶装置は、電気的に書き込みが可能な不揮発性のメモリで、複数のメモリアレイＭＡｋ（ｋ＝０〜ｐ）を備えている。各メモリアレイＭＡｋは同一構成で、平行に配置された複数のワード線ＷＬｉ（ｉ＝０〜ｍ）と、これに交差して配置されたドレイン線ＤＬｊ（ｊ＝０〜ｎ）を有し、各ドレイン線ＤＬｊ，ＤＬｊ＋１間には、ソース線ＳＬｊが平行に配置されている。
【０００６】
各ワード線ＷＬｉ、ドレイン線ＤＬｊ及びソース線ＳＬｊの交差箇所には、メモリセルＭＣＥｉ，ｊが配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１及びソース線ＳＬｊの交差箇所には、メモリセルＭＣＯｉ，ｊが配置されている。以下の説明において、構成要素を具体的に指定する場合以外は、ｉ，ｊ等の添字は省略する。
【０００７】
メモリセルＭＣＥ，ＭＣＯは、浮遊ゲートを有する電界効果トランジスタ（以下、「ＦＥＴ」という）で構成され、その制御ゲート、ドレイン及びソースは、それぞれ対応するワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬに接続されている。
【０００８】
メモリセルＭＣＥ，ＭＣＯの浮遊ゲートに電荷が存在しないときは、ＦＥＴの閾値電圧が低くなってオン状態（例えば、記憶内容“１”）となり、電荷が存在すると閾値電圧が上昇してオフ状態（例えば、記憶内容“０”）となる。浮遊ゲートは他の電極から絶縁されているので、例えばワード線ＷＬに高電圧を印加して電荷を蓄積すると、電源を切断してもその記憶内容が保存される。
【０００９】
各ドレイン線ＤＬｊは、それぞれＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１ｊを介してドレイン電位ＭＣＤに接続されている。偶数番目のＮＭＯＳ１ｊのゲートには偶数選択信号ＳＥＶが与えられ、奇数番目のＮＭＯＳ１ｊのゲートには奇数選択信号ＳＯＤが与えられ、それぞれオン／オフ制御されるようになっている。
【００１０】
また、各ソース線ＳＬｊは、メモリアレイ選択信号ＭＡＳで共通にオン／オフ制御されるＮＭＯＳ２ｊを介してビット線ＢＬｊに接続されている。ビット線ＢＬｊには、各メモリアレイＭＡのソース線ＳＬｊが、それぞれのＮＭＯＳ２ｊを介して接続されている。
【００１１】
更に、ビット線ＢＬ０は、ＮＭＯＳ３０を介してデータ線ＤＬ０に接続され、ビット線ＢＬｎは、ＮＭＯＳ４ｎを介してデータ線ＤＬ１に接続されている。また、ビット線ＢＬ１〜ＢＬｎ−１は、それぞれＮＭＯＳ３１〜３ｎ−１とＮＭＯＳ４１〜４ｎ−１を介して、データ線ＤＬ０，ＤＬ１に共通接続されている。そして、各ＮＭＯＳ３ｊとＮＭＯＳ４ｊ＋１は、それぞれビット線選択信号Ｙｊでオン／オフ制御されるようになっている。
【００１２】
データ線ＤＬ０，ＤＬ１は、それぞれセンスアンプ（ＳＡ）５０，５１に接続され、このセンスアンプ５０，５１から、所定の論理レベルのデータＤ０，Ｄ１が出力されるようになっている。
【００１３】
各メモリアレイＭＡのワード線ＷＬに対する選択信号、偶数選択信号ＳＥＶ、奇数選択信号ＳＯＤ、及びメモリアレイ選択信号ＭＡＳは、図示しないアドレスデコーダから出力されるワード線選択信号ＸＰ０〜ＸＰｍ、メモリアレイ選択信号ＭＡＳ０〜ＭＡＳｐ、及び偶数奇数選択信号ＹＥＶ，ＹＯＤに基づいて、対応するメモリアレイ駆動回路ＭＡＤＲから与えられている。また、ＮＭＯＳ３，４に対するビット線選択信号Ｙは、アドレスデコーダから与えられている。一方、各メモリアレイＭＡに対するドレイン電位ＭＣＤは、ドレイン電位発生回路１０から共通に与えられるようになっている。
【００１４】
ドレイン電位発生回路１０は、チップ選択信号／ＣＥ（但し、「／」は反転を意味する）によって、この半導体記憶装置がアクティブ状態にされたときに、各メモリアレイＭＡの読み出し動作のために、電源電圧ＶＣＣ（例えば、３Ｖ）よりも十分低いドレイン電位ＭＣＤ（例えば、１．２Ｖ）を発生するものである。
【００１５】
このドレイン電位発生回路１０は、チップ選択信号／ＣＥで導通状態が制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１とＮＭＯＳ１２を有している。ＰＭＯＳ１１のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮ１に接続されている。ノードＮ１にはＮＭＯＳ１２のドレインが接続され、このＮＭＯＳ１２のソースが接地電位ＧＮＤに接続されている。
【００１６】
更に、ノードＮ１にはＮＭＯＳ１３のドレインが接続され、このＮＭＯＳ１３のソースとゲートが、それぞれ接地電位ＧＮＤとノードＮ２に接続されている。ノードＮ２にはＮＭＯＳ１４のソースが接続され、このＮＭＯＳ１４のゲートはノードＮ１に接続されている。ＮＭＯＳ１４のドレインは、ゲートが接地電位ＧＮＤに接続されたＰＭＯＳ１５を介して、電源電圧ＶＣＣに接続されている。そして、ノードＮ２からドレイン電位ＭＣＤが出力されるようになっている。
【００１７】
次に動作を説明する。
【００１８】
このような半導体記憶装置において、メモリセルに対する読み出し動作を行う場合、チップ選択信号／ＣＥが“Ｌ”されて、アクティブ状態が設定される。これにより、ＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオン状態とオフ状態となり、ノードＮ１は“Ｈ”になる。ノードＮ１が“Ｈ”になると、ＮＭＯＳ１４はオン状態となり、ノードＮ２はオン状態のＮＭＯＳ１４とＰＭＯＳ１５を介して電源電圧ＶＣＣに接続され、このノードＮ２の電圧が上昇する。ノードＮ２の電圧はＮＭＯＳ１３のゲートに帰還され、このＮＭＯＳ１３がオン状態になる。
【００１９】
これにより、ノードＮ１には、電源電圧ＶＣＣがＰＭＯＳ１１とＮＭＯＳ１３で分圧された電圧が出力される。ノードＮ１の電圧は、更にＮＭＯＳ１４のゲートに与えられる。このような帰還ループにより、ノードＮ２から出力されるドレイン電位ＭＣＤは、電源電圧ＶＣＣよりも十分低い１．２Ｖ程度になる。このため、読み出し動作時に、メモリセルに誤ってデータが書き込まれるというおそれがなくなり、記憶内容が変化せずに保持される。
【００２０】
一方、この半導体記憶装置に対する読み出し動作が行われないときには、チップ選択信号／ＣＥが“Ｈ”され、スタンバイ状態が設定される。これにより、ドレイン電位発生回路１０のＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオフ状態とオン状態となり、ノードＮ１は接地電位ＧＮＤになる。ノードＮ１が接地電位ＧＮＤになると、ＮＭＯＳ１４はオフ状態となり、ノードＮ２はオープン状態となる。この結果、ドレイン電位ＭＣＤは出力されず、漏れ抵抗等により実質的に接地電位ＧＮＤになる。これにより、各メモリアレイＭＡにはドレイン電流が流れず、スタンバイ状態における消費電流を削減することができる。
【００２１】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来の半導体記憶装置では、次のような課題があった。
【００２３】
メモリ容量が増加して、メモリアレイやビット線の数が多くなると、ドレイン電位ＭＣＤを供給する配線の総延長が長くなり、その配線等の寄生容量による負荷が増大する。このため、チップ選択信号／ＣＥによってスタンバイ状態からアクティブ状態に切り替えられたときに、各メモリアレイＭＡに供給されるドレイン電位ＭＣＤの立ち上がりが遅延し、正常な読み出し動作ができなくなるという課題があった。
【００２４】
本発明は、前記従来技術が持っていた課題を解決し、スタンバイ状態からアクティブ状態への切り替え時に、アクセス遅延が発生しないＭＣＤ発生回路を備えた半導体記憶装置を提供するものである。
【００２５】
【課題を解決するための手段】
【００２６】
前記課題を解決するために、本発明は、読み出し動作時に読み出し対象のメモリセルに印加するドレイン電位を生成する電位発生回路を備えた電気的に書き込みが可能な不揮発性の半導体記憶装置において、前記電位発生回路は、動作許可信号に基づいて出力電位を入力側に帰還して所定の前記ドレイン電位を生成する電位発生手段と、該動作許可信号が与えられたときに一時的に該出力電位の帰還を停止させて該ドレイン電位を上昇させる帰還停止手段を有している。
【００２７】
本発明によれば、以上のように半導体記憶装置を構成したので、動作許可信号が与えられたときに、電位発生回路で発生されるドレイン電位が一時的に所定の電位よりも高くなる。これにより、メモリセルに印加されるドレイン電位は、急速に上昇し、アクセス遅延の発生を抑制することができる。
【００３８】
【発明の実施の形態】
【００３９】
（第１の実施形態）
【００４０】
図１は、本発明の第１の実施形態を示す半導体記憶装置の構成図である。
【００４１】
この半導体記憶装置は、図２の半導体記憶装置におけるドレイン電位発生回路１０に代えて、構成の異なるドレイン電位発生回路１０Ａを設けている。その他の構成は、図２と同様であり、共通の要素には共通の符号が付されている。
【００４２】
この半導体記憶装置は、図２の半導体記憶装置と同様に、電気的に書き込みが可能な不揮発性のメモリで、データを記憶するための複数のメモリアレイＭＡｋ（ｋ＝０〜ｐ）を備えている。各メモリアレイＭＡｋは同一構成で、例えばメモリアレイＭＡ０に示すように、平行に配置された複数のワード線ＷＬｉ（ｉ＝０〜ｍ）と、これに交差して配置されたドレイン線ＤＬｊ（ｊ＝０〜ｎ）を有している。更に、各ドレイン線ＤＬｊ，ＤＬｊ＋１間には、ソース線ＳＬｊが平行に配置されている。
【００４３】
各ワード線ＷＬｉ、ドレイン線ＤＬｊ及びソース線ＳＬｊの交差箇所には、偶数側のメモリセルＭＣＥｉ，ｊが配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１及びソース線ＳＬｊの交差箇所には、奇数側のメモリセルＭＣＯｉ，ｊが配置されている。
【００４４】
メモリセルＭＣＥ，ＭＣＯは、浮遊ゲートを有するＦＥＴで構成され、その制御ゲート、ドレイン及びソースは、それぞれ対応するワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬに接続されている。
【００４５】
メモリセルＭＣＥ，ＭＣＯの浮遊ゲートに電荷が存在しないときは、ＦＥＴの閾値電圧が低くなってオン状態（例えば、記憶内容“１”）となり、電荷が存在すると閾値電圧が上昇してオフ状態（例えば、記憶内容“０”）となる。浮遊ゲートは他の電極から絶縁されているので、例えばワード線ＷＬに高電圧を印加して電荷を蓄積すると、電源を切断してもその記憶内容が保存されるようになっている。
【００４６】
各ドレイン線ＤＬｊは、それぞれＮＭＯＳ１ｊを介してドレイン電位ＭＣＤに接続されている。偶数番目のＮＭＯＳ１ｊのゲートには偶数選択信号ＳＥＶが与えられ、奇数番目のＮＭＯＳ１ｊのゲートには奇数選択信号ＳＯＤが与えられ、それぞれオン／オフ制御されるようになっている。
【００４７】
また、各ソース線ＳＬｊは、メモリアレイ選択信号ＭＡＳで共通にオン／オフ制御されるＮＭＯＳ２ｊを介してビット線ＢＬｊに接続されている。ビット線ＢＬｊには、各メモリアレイＭＡのソース線ＳＬｊが、それぞれのＮＭＯＳ２ｊを介して接続されている。
【００４８】
更に、ビット線ＢＬ０は、ＮＭＯＳ３０を介してデータ線ＤＬ０に接続され、ビット線ＢＬｎは、ＮＭＯＳ４ｎを介してデータ線ＤＬ１に接続されている。また、ビット線ＢＬ１〜ＢＬｎ−１は、それぞれＮＭＯＳ３１〜３ｎ−１とＮＭＯＳ４１〜４ｎ−１を介して、データ線ＤＬ０，ＤＬ１に共通接続されている。そして、各ＮＭＯＳ３ｊとＮＭＯＳ４ｊ＋１は、それぞれビット線選択信号Ｙｊでオン／オフ制御されるようになっている。
【００４９】
データ線ＤＬ０，ＤＬ１は、それぞれセンスアンプ５０，５１に接続され、このセンスアンプ５０，５１から、所定の論理レベルのデータＤ０，Ｄ１が出力されるようになっている。
【００５０】
各メモリアレイＭＡのワード線ＷＬに対する選択信号、偶数選択信号ＳＥＶ、奇数選択信号ＳＯＤ、及びメモリアレイ選択信号ＭＡＳは、図示しないアドレスデコーダから出力されるワード線選択信号ＸＰ０〜ＸＰｍ、メモリアレイ選択信号ＭＡＳ０〜ＭＡＳｐ、及び偶数奇数選択信号ＹＥＶ，ＹＯＤに従って、各メモリアレイ駆動回路ＭＡＤＲから与えられるようになっている。また、ＮＭＯＳ３，４に対するビット線選択信号Ｙは、アドレスデコーダから与えられるようになっている。
【００５１】
一方、各メモリアレイＭＡに対するドレイン電位ＭＣＤは、ドレイン電位発生回路１０Ａから共通に与えられるようになっている。ドレイン電位発生回路１０Ａは、チップ選択信号／ＣＥによって、半導体記憶装置がアクティブ状態にされたときに、各メモリアレイＭＡの読み出し動作のために、電源電圧ＶＣＣ（例えば、３Ｖ）よりも十分低いドレイン電位ＭＣＤ（例えば、１．２Ｖ）を発生するものである。
【００５２】
このドレイン電位発生回路１０Ａは、チップ選択信号／ＣＥで導通状態が制御されるＰＭＯＳ１１とＮＭＯＳ１２を有している。ＰＭＯＳ１１のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮ１に接続されている。ノードＮ１にはＮＭＯＳ１２のドレインが接続され、このＮＭＯＳ１２のソースが接地電位ＧＮＤに接続されている。
【００５３】
更に、ノードＮ１にはＮＭＯＳ１３のドレインが接続され、このＮＭＯＳ１３のソースとゲートが、それぞれ接地電位ＧＮＤとノードＮ２に接続されている。ノードＮ２にはＮＭＯＳ１４のソースが接続され、このＮＭＯＳ１４のゲートはノードＮ１に接続されている。ＮＭＯＳ１４のドレインは、ゲートが接地電位ＧＮＤに接続されたＰＭＯＳ１５を介して、電源電圧ＶＣＣに接続されている。
【００５４】
また、ＮＭＯＳ１４のドレインとソースには、ＮＭＯＳ１６のドレインとソースがそれぞれ接続され、このＮＭＯＳ１６のゲートが、ＰＭＯＳ１７とＮＭＯＳ１８のドレインに接続されている。ＰＭＯＳ１７のゲートとソースは、それぞれ接地電位ＧＮＤと電源電圧ＶＣＣに接続され、ＮＭＯＳ１８のゲートとソースは、それぞれノードＮ２と接地電位ＧＮＤに接続されている。そして、ノードＮ２からドレイン電位ＭＣＤが出力されるようになっている。
【００５５】
なお、これらのＰＭＯＳ１７とＮＭＯＳ１８のオン抵抗は、ＰＭＯＳ１１とＮＭＯＳ１２のオン抵抗に比べて十分大きく設定されている。
【００５６】
次に動作を説明する。
【００５７】
このような半導体記憶装置において、メモリセルＭＣに対する読み出し動作が行われないときには、チップ選択信号／ＣＥが“Ｈ”され、スタンバイ状態に設定される。これにより、ドレイン電位発生回路１０ＡのＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオフ状態とオン状態となり、ノードＮ１は接地電位ＧＮＤになる。ノードＮ１が接地電位ＧＮＤになると、ＮＭＯＳ１４はオフ状態となる。
【００５８】
一方、ＰＭＯＳ１５，１７は常時オン状態となっているので、ノードＮ３は“Ｈ”となり、ＮＭＯＳ１６はオン状態となる。これにより、ノードＮ２はオン状態のＮＭＯＳ１６とＰＭＯＳ１５を介して電源電圧ＶＣＣに接続され、このノードＮ２の電圧が上昇する。ノードＮ２の電圧はＮＭＯＳ１３，１８のゲートに与えられ、これらのＮＭＯＳ１３，１８がオン状態になる。
【００５９】
これにより、ノードＮ３には、電源電圧ＶＣＣがＰＭＯＳ１７とＮＭＯＳ１８で分圧されて出力される。ノードＮ３の電圧は、更にＮＭＯＳ１６のゲートに与えられる。このような帰還ループにより、ノードＮ２から出力されるドレイン電位ＭＣＤは、電源電圧ＶＣＣよりも十分低い１．２Ｖ程度に保持される。このとき、オン状態のＰＭＯＳ１７とＮＭＯＳ１８を通して、電源電圧ＶＣＣから接地電位ＧＮＤに貫通電流が流れるが、これらのＰＭＯＳ１７とＮＭＯＳ１８のオン抵抗は極めて大きな値に設定されているので、その電流は極めて小さな値である。
【００６０】
次に、メモリセルに対する読み出し動作を行うために、チップ選択信号／ＣＥが“Ｌ”に設定されてアクティブ状態になると、ＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオン状態とオフ状態となる。一方、ＮＭＯＳ１３はオン状態のままであり、ノードＮ１には、電源電圧ＶＣＣがＰＭＯＳ１１とＮＭＯＳ１３で分圧されて出力される。ノードＮ１の電圧は、更にＮＭＯＳ１４のゲートに与えられる。このような帰還ループにより、ノードＮ２から出力されるドレイン電位ＭＣＤは、スタンバイ状態と同様に電源電圧ＶＣＣよりも十分低い１．２Ｖ程度に保持される。
【００６１】
ドレイン電位発生回路１０Ａで発生されたドレイン電位ＭＣＤは、各メモリアレイＭＡに供給され、メモリアレイ選択信号ＭＡＳｋで選択されたメモリアレイＭＡｋのドレイン線ＤＬを介して、偶数側または奇数側のメモリセルＭＣのドレインに印加される。更に、選択されたメモリアレイＭＡｋ中で、選択信号によって選択されたワード線ＷＬに接続されるメモリセルＭＣのオン／オフ状態が、ソース線ＳＬを介してビット線ＢＬに出力される。
【００６２】
各ビット線ＢＬは、更にビット線選択信号Ｙによって選択され、データ線ＤＬ０，ＤＬ１にその状態が出力され、センスアンプ５０，５１で所定の論理レベルに変換されてデータＤ０，Ｄ１が出力される。
【００６３】
以上のように、この第１の本実施形態の半導体記憶装置は、スタンバイ状態においても、アクティブ状態とほぼ同様のドレイン電位ＭＣＤを発生するために、ＮＭＯＳ１６，１８とＰＭＯＳ１７による帰還回路を追加したドレイン電位発生回路１０Ａを備えている。更に、ＰＭＯＳ１７とＮＭＯＳ１８は、大きなオン抵抗のものを用いて、貫通電流の増加を抑えている。これにより、消費電流をほとんど増加させることなく、スタンバイ状態からアクティブ状態への切り替え時におけるアクセス遅延をなくすことができるという利点がある。
【００６４】
（第２の実施形態）
【００６５】
図３は、本発明の第２の実施形態を示すドレイン電位発生回路の回路図である。このドレイン電位発生回路１０Ｂは、図２中のドレイン電位発生回路１０に代えて設けられるもので、図２中の要素と共通の要素には共通の符号が付されている。
【００６６】
このドレイン電位発生回路１０Ｂは、図２中のドレイン電位発生回路１０に、ＮＭＯＳ１９、ＰＭＯＳ２０、及びパルス発生回路２１を設けたものである。ＮＭＯＳ１９のソースはノードＮ１に接続され、ドレインはＰＭＯＳ２０を介して電源電圧ＶＣＣに接続されている。パルス発生回路２１は、チップ選択信号／ＣＥの立ち下がり時に、一定時間だけ“Ｈ”になるパルス信号ＰＬＳを発生するもので、このパルス信号ＰＬＳがＮＭＯＳ１９のゲートに与えられるようになっている。また、ＰＭＯＳ２０のゲートは、接地電位ＧＮＤに接続されている。その他の構成は、図２中のドレイン電位発生回路１０と同様である。
【００６７】
図４は、図３の動作を示す信号波形図である。以下、この図４を参照しつつ、図３の動作を説明する。
【００６８】
スタンバイ状態では、チップ選択信号／ＣＥは“Ｈ”で、パルス発生回路２１から出力されるパルス信号ＰＬＳは“Ｌ”である。従って、ＰＭＯＳ１１とＮＭＯＳ１９はオフ状態であり、ＮＭＯＳ１２はオン状態である。これにより、ノードＮ１の信号Ｓｎ１は“Ｌ”となり、ＮＭＯＳ１４はオフ状態となる。そして、ノードＮ２から出力されるドレイン電位ＭＣＤは、近端（ｎｅ）及び遠端（ｆｅ）とも接地電圧ＧＮＤとなる。
【００６９】
読み出し動作の開始に伴ってチップ選択信号／ＣＥが立ち下がると、ＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオン状態とオフ状態となり、ノードＮ１の信号Ｓｎ１は“Ｈ”になる。ノードＮ１が“Ｈ”になると、ＮＭＯＳ１４はオン状態となり、ノードＮ２はオン状態のＮＭＯＳ１４とＰＭＯＳ１５を介して電源電圧ＶＣＣに接続されて、このノードＮ２の電圧が上昇する。ノードＮ２の電圧はＮＭＯＳ１３のゲートに帰還され、このＮＭＯＳ１３がオン状態になる。これにより、ノードＮ１には、電源電圧ＶＣＣがＰＭＯＳ１１とＮＭＯＳ１３で分圧されて出力される。ノードＮ１の電圧は、更にＮＭＯＳ１４のゲートに与えられる。
【００７０】
これと同時に、チップ選択信号／ＣＥの立ち下がりから一定時間だけ、パルス発生回路２１から出力されるパルス信号ＰＬＳが“Ｈ”になる。これにより、ＮＭＯＳ１９がオン状態となり、ノードＮ２の信号Ｓｎ１は電源電圧ＶＣＣ側に引き上げられ、最大でＶＣＣ−Ｖｔ（但し、Ｖｔはトランジスタの閾値電圧）まで上昇する。このため、近端のドレイン電位ＭＣＤｎｅは最大でＶＣＣ−２Ｖｔまで上昇する。一方、遠端のドレイン電位ＭＣＤｆｅはドレイン電位ＭＣＤｎｅに遅れて上昇する。
【００７１】
チップ選択信号／ＣＥの立ち下がりから一定時間が経過すると、パルス信号ＰＬＳは“Ｌ”に戻り、ＮＭＯＳ１９はオフ状態となる。これによって、このＮＭＯＳ１９による信号Ｓｎ１の電位上昇はなくなるが、すでにドレイン電位ＭＣＤは一定の電位まで上昇しているので、その電位がそのまま維持される。
【００７２】
以上のように、この第２の実施形態によれば、スタンバイ状態からアクティブ状態に変化したときに、一定時間のパルス信号ＰＬＳを発生するパルス発生回路２１と、このパルス信号ＰＬＳによってドレイン電位ＭＣＤを電源電圧ＶＣＣ側に引き上げるＮＭＯＳ１９を有している。これにより、スタンバイ状態からアクティブ状態への切り替え時に、急速にドレイン電位ＭＣＤが立ち上がり、アクセス遅延をなくすことができるという利点がある。
【００７３】
（第３の実施形態）
【００７４】
図５は、本発明の第３の実施形態を示すドレイン電位発生回路の回路図である。このドレイン電位発生回路１０Ｃは、図２中のドレイン電位発生回路１０に代えて設けられるもので、図２中の要素と共通の要素には共通の符号が付されている。
【００７５】
このドレイン電位発生回路１０Ｃは、図２中のドレイン電位発生回路１０のＮＭＯＳ１３に代えて、直列接続されたＮＭＯＳ２２，２３を設けると共に、このＮＭＯＳ２３を制御するためのパルス発生回路２１とインバータ２４を設けたものである。ＮＭＯＳ２２のドレインとゲートは、それぞれノードＮ１，Ｎ２に接続されている。
【００７６】
また、パルス発生回路２１は、チップ選択信号／ＣＥの立ち下がり時に、一定時間だけ“Ｈ”になるパルス信号ＰＬＳを発生するもので、このパルス信号ＰＬＳがインバータ２４で反転され、パルス信号／ＰＬＳとしてＮＭＯＳ２３のゲートに与えられるようになっている。その他の構成は、ドレイン電位発生回路１０と同様である。
【００７７】
図６は、図５の動作を示す信号波形図である。以下、この図６を参照しつつ、図５の動作を説明する。
【００７８】
スタンバイ状態では、チップ選択信号／ＣＥ、及びパルス信号／ＰＬＳは、共に“Ｈ”である。従って、ＰＭＯＳ１１はオフ状態、ＮＭＯＳ１２，２３はオン状態であり、ドレイン電位ＭＣＤは接地電位ＧＮＤとなる。
【００７９】
読み出し動作の開始に伴ってチップ選択信号／ＣＥが立ち下がると、ＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオン状態とオフ状態となり、これと同時に、チップ選択信号／ＣＥの立ち下がりから一定時間だけ、パルス信号／ＰＬＳが“Ｌ”になる。これにより、ＮＭＯＳ２３がオフ状態となって、ＮＭＯＳ２２による帰還動作が停止され、ノードＮ１の信号Ｓｎ１は電源電圧ＶＣＣまで上昇する。これにより、ノードＮ２に出力されるドレイン電位ＭＣＤは、ＶＣＣ−Ｖｔとなる。
【００８０】
チップ選択信号／ＣＥの立ち下がりから一定時間が経過すると、パルス信号／ＰＬＳは“Ｈ”に戻り、ＮＭＯＳ２３はオン状態となる。これにより、ドレイン電位発生回路１０Ｃは、図２中のドレイン電位発生回路１０と同様の回路となり、ＮＭＯＳ２２による帰還動作が開始され、ドレイン電位ＭＣＤは、ＶＣＣ−Ｖｔから所定の電位に変化する。
【００８１】
以上のように、この第３の実施形態によれば、スタンバイ状態からアクティブ状態に変化したときに、一定時間のパルス信号／ＰＬＳを発生するパルス発生回路２１と、このパルス信号／ＰＬＳによってノードＮ１を接地電位ＧＮＤから切り離し、ドレイン電位ＭＣＤを電源電圧ＶＣＣ側に引き上げるＮＭＯＳ２３を有している。これにより、スタンバイ状態からアクティブ状態への切り替え時に、急速にドレイン電位ＭＣＤが立ち上がり、アクセス遅延をなくすことができるという利点がある。
【００８２】
（第４の実施形態）
【００８３】
図７は、本発明の第４の実施形態を示すメモリアレイの回路図である。このメモリアレイＭＡＡｋ（但し、ｋ＝０〜ｐ）は、図２中の各メモリアレイＭＡ０〜ＭＡｐに代えて設けられるもので、図２中の要素と共通の要素には共通の符号が付されている。
【００８４】
このメモリアレイＭＡＡｋは、ドレイン電位発生回路１０から供給されるドレイン電位ＭＣＤを、スイッチ用のＮＭＯＳ３１ｋ，３２ｋを介して、各ドレイン線ＤＬ０〜ＤＬｎに与えるように構成したものである。
【００８５】
ＮＭＯＳ３１ｋ，３２ｋは並列に接続され、入力側にドレイン電位ＭＣＤが与えられ、それぞれ偶数選択信号ＳＥＶｋと奇数選択信号ＳＯＤｋによってオン／オフ制御されるようになっている。また、ＮＭＯＳ３１ｋ，３２ｋの出力側は、ＮＭＯＳ１０〜１ｎを介して、各ドレイン線ＤＬ０〜ＤＬｎに接続されている。その他の構成は、図２と同様である。
【００８６】
このようなメモリアレイＭＡＡを備えた半導体記憶装置では、選択されたメモリアレイＭＭＡｋのＮＭＯＳ３１ｋ，３２ｋがオン状態となり、選択されていないメモリセルアレイＭＭＡｊ（但し、ｊ≠ｋ）のＮＭＯＳ３１ｊ，３２ｊは、すべてオフ状態となる。これにより、ドレイン電位発生回路１０の負荷の寄生容量が減少し、スタンバイ状態からアクティブ状態への切り替え時に、ドレイン電位ＭＣＤが正常に立ち上がる。
【００８７】
以上のように、この第４の実施形態によれば、各メモリアレイＭＡＡは、選択されたときにのみ、ドレイン電位ＭＣＤの供給を受けるためのスイッチ用のＮＭＯＳ３１，３２を有している。これにより、選択されていないメモリアレイＭＡＡは、ドレイン電位発生回路１０の負荷側から切り離されるので、このドレイン電位発生回路１０の負荷の寄生容量を減少させることができる。従って、スタンバイ状態からアクティブ状態への切り替え時に、ドレイン電位ＭＣＤが正常に立ち上がり、アクセス遅延をなくすことができるという利点がある。
【００８８】
（第５の実施形態）
【００８９】
図８は、本発明の第５の実施形態を示すメモリアレイの回路図である。このメモリアレイＭＡＢｋ（但し、ｋ＝０〜ｐ）は、図２中のメモリアレイＭＡ０〜ＭＡｐに代えて設けられるものである。
【００９０】
このメモリアレイＭＡＢｋでは、図７のメモリアレイＭＡＡｋのスイッチ用のＮＭＯＳ３１ｋ，３２ｋに代えて、スイッチ用のＮＭＯＳ３３ｋを設け、このＮＭＯＳ３３ｋをメモリアレイ選択信号ＭＡＳｋでオン／オフ制御するようにしている。その他の構成は図７と同様である。
【００９１】
このメモリアレイＭＡＢｋは、図７のメモリアレイＭＡＡｋよりもスイッチ用のＮＭＯＳの数が少ないので、第４の実施形態の効果に加えて、回路規模を小さくすることができるという効果がある。
【００９２】
（第６の実施形態）
【００９３】
図９は、本発明の第６の実施形態を示すメモリアレイの回路図である。このメモリアレイＭＡＣｋ（但し、ｋ＝０〜ｐ）は、専用のドレイン電位発生回路１０Ｅｋを備えたもので、図２中の各メモリアレイＭＡ０〜ＭＡｐに代えて設けられるものである。これに伴い、図２中のドレイン電位発生回路１０は削除される。
【００９４】
このメモリアレイＭＡＣｋにおけるメモリセルの回路構成は、図２中のメモリアレイＭＡ０〜ＭＡｐと同様である。
【００９５】
一方、ドレイン電位発生回路１０Ｅｋは、図２中のドレイン電位発生回路１０に、否定的論理和ゲート（以下、「ＮＡＮＤ」という）２５を追加したものである。即ち、ＮＡＮＤ２５によってチップ選択信号ＣＥと、このメモリアレイＭＡＣｋに対するメモリアレイ選択信号ＭＡＳｋの否定的論理和をとり、これをチップ選択信号／ＣＥとしてドレイン電位発生回路１０を制御するようにしたものである。
【００９６】
これにより、選択されたメモリアレイＭＡＣｋのドレイン電位発生回路１０Ｅｋのみが作動し、このドレイン電位発生回路１０Ｅｋで発生されたドレイン電位ＭＣＤｋが、このメモリアレイＭＡＣｋに供給される。
【００９７】
以上のように、この第６の実施形態によれば、各メモリアレイＭＡＣｋは、それぞれ専用のドレイン電位発生回路１０Ｅｋを有している。これにより、半導体記憶装置を適切な記憶容量のメモリアレイに分割することにより、全体の記憶容量に影響されず、適切なドレイン電位ＭＣＤを発生することが可能になり、アクセス遅延をなくすことができるという利点がある。
【００９８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００９９】
（ａ） ドレイン電位発生回路１０Ａ〜１０Ｄの構成は、図示したものに限定されない。読み出し動作時に、誤った書き込みを行わないような、適切なドレイン電位ＭＣＤを生成することができる構成であれば良い。
【０１００】
（ｂ） 図１の半導体記憶装置は、複数のメモリアレイＭＡを有しているが、１つのメモリアレイで構成されたものにも同様に適用可能である。
【０１０１】
（ｃ） 図１、及び図７〜図９のメモリアレイＭＡは、偶数側のメモリセルＭＣＥと奇数側のメモリセルＭＣＯに分けて構成しているが、このような構成に限定されない。
【０１０２】
【発明の効果】
【０１０３】
以上詳細に説明したように、本発明によれば、電位発生回路は、動作許可信号が与えられたときに、一時的に所定の電位よりも高いドレイン電位を発生するように構成されている。これにより、読み出し動作の開始時に、メモリセルに印加されるドレイン電位が急速に上昇し、アクセス遅延の発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体記憶装置の構成図である。
【図２】従来の半導体記憶装置の一例を示す構成図である。
【図３】本発明の第２の実施形態を示すドレイン電位発生回路の回路図である。
【図４】図３の動作を示す信号波形図である。
【図５】本発明の第３の実施形態を示すドレイン電位発生回路の回路図である。
【図６】図５の動作を示す信号波形図である。
【図７】本発明の第４の実施形態を示すメモリアレイの回路図である。
【図８】本発明の第５の実施形態を示すメモリアレイの回路図である。
【図９】本発明の第６の実施形態を示すメモリアレイの回路図である。
【符号の説明】
ＭＡ メモリセル
１０ ドレイン電位発生回路
１１，１５，１７，２０ ＰＭＯＳ
１２〜１４，１６，１８，１９，２２，２３ ＮＭＯＳ
２１ パルス発生回路
２５ ＮＡＮＤ
３１〜３３ スイッチ（ＮＭＯＳ）
【発明の属する技術分野】
【０００２】
本発明は、電気的に書き込みが可能な不揮発性の半導体記憶装置、特にその読み出し動作においてメモリセルに対するドレイン電位を発生する回路に関するものである。
【０００３】
【従来の技術】
【０００４】
【特許文献１】
特開２０００−１１６６８号公報
【特許文献２】
特開平６−２１５５８５号公報
【特許文献３】
特開平６−３４２５９８号公報
【０００５】
図２は、従来の半導体記憶装置の一例を示す構成図である。
この半導体記憶装置は、電気的に書き込みが可能な不揮発性のメモリで、複数のメモリアレイＭＡｋ（ｋ＝０〜ｐ）を備えている。各メモリアレイＭＡｋは同一構成で、平行に配置された複数のワード線ＷＬｉ（ｉ＝０〜ｍ）と、これに交差して配置されたドレイン線ＤＬｊ（ｊ＝０〜ｎ）を有し、各ドレイン線ＤＬｊ，ＤＬｊ＋１間には、ソース線ＳＬｊが平行に配置されている。
【０００６】
各ワード線ＷＬｉ、ドレイン線ＤＬｊ及びソース線ＳＬｊの交差箇所には、メモリセルＭＣＥｉ，ｊが配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１及びソース線ＳＬｊの交差箇所には、メモリセルＭＣＯｉ，ｊが配置されている。以下の説明において、構成要素を具体的に指定する場合以外は、ｉ，ｊ等の添字は省略する。
【０００７】
メモリセルＭＣＥ，ＭＣＯは、浮遊ゲートを有する電界効果トランジスタ（以下、「ＦＥＴ」という）で構成され、その制御ゲート、ドレイン及びソースは、それぞれ対応するワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬに接続されている。
【０００８】
メモリセルＭＣＥ，ＭＣＯの浮遊ゲートに電荷が存在しないときは、ＦＥＴの閾値電圧が低くなってオン状態（例えば、記憶内容“１”）となり、電荷が存在すると閾値電圧が上昇してオフ状態（例えば、記憶内容“０”）となる。浮遊ゲートは他の電極から絶縁されているので、例えばワード線ＷＬに高電圧を印加して電荷を蓄積すると、電源を切断してもその記憶内容が保存される。
【０００９】
各ドレイン線ＤＬｊは、それぞれＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１ｊを介してドレイン電位ＭＣＤに接続されている。偶数番目のＮＭＯＳ１ｊのゲートには偶数選択信号ＳＥＶが与えられ、奇数番目のＮＭＯＳ１ｊのゲートには奇数選択信号ＳＯＤが与えられ、それぞれオン／オフ制御されるようになっている。
【００１０】
また、各ソース線ＳＬｊは、メモリアレイ選択信号ＭＡＳで共通にオン／オフ制御されるＮＭＯＳ２ｊを介してビット線ＢＬｊに接続されている。ビット線ＢＬｊには、各メモリアレイＭＡのソース線ＳＬｊが、それぞれのＮＭＯＳ２ｊを介して接続されている。
【００１１】
更に、ビット線ＢＬ０は、ＮＭＯＳ３０を介してデータ線ＤＬ０に接続され、ビット線ＢＬｎは、ＮＭＯＳ４ｎを介してデータ線ＤＬ１に接続されている。また、ビット線ＢＬ１〜ＢＬｎ−１は、それぞれＮＭＯＳ３１〜３ｎ−１とＮＭＯＳ４１〜４ｎ−１を介して、データ線ＤＬ０，ＤＬ１に共通接続されている。そして、各ＮＭＯＳ３ｊとＮＭＯＳ４ｊ＋１は、それぞれビット線選択信号Ｙｊでオン／オフ制御されるようになっている。
【００１２】
データ線ＤＬ０，ＤＬ１は、それぞれセンスアンプ（ＳＡ）５０，５１に接続され、このセンスアンプ５０，５１から、所定の論理レベルのデータＤ０，Ｄ１が出力されるようになっている。
【００１３】
各メモリアレイＭＡのワード線ＷＬに対する選択信号、偶数選択信号ＳＥＶ、奇数選択信号ＳＯＤ、及びメモリアレイ選択信号ＭＡＳは、図示しないアドレスデコーダから出力されるワード線選択信号ＸＰ０〜ＸＰｍ、メモリアレイ選択信号ＭＡＳ０〜ＭＡＳｐ、及び偶数奇数選択信号ＹＥＶ，ＹＯＤに基づいて、対応するメモリアレイ駆動回路ＭＡＤＲから与えられている。また、ＮＭＯＳ３，４に対するビット線選択信号Ｙは、アドレスデコーダから与えられている。一方、各メモリアレイＭＡに対するドレイン電位ＭＣＤは、ドレイン電位発生回路１０から共通に与えられるようになっている。
【００１４】
ドレイン電位発生回路１０は、チップ選択信号／ＣＥ（但し、「／」は反転を意味する）によって、この半導体記憶装置がアクティブ状態にされたときに、各メモリアレイＭＡの読み出し動作のために、電源電圧ＶＣＣ（例えば、３Ｖ）よりも十分低いドレイン電位ＭＣＤ（例えば、１．２Ｖ）を発生するものである。
【００１５】
このドレイン電位発生回路１０は、チップ選択信号／ＣＥで導通状態が制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１とＮＭＯＳ１２を有している。ＰＭＯＳ１１のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮ１に接続されている。ノードＮ１にはＮＭＯＳ１２のドレインが接続され、このＮＭＯＳ１２のソースが接地電位ＧＮＤに接続されている。
【００１６】
更に、ノードＮ１にはＮＭＯＳ１３のドレインが接続され、このＮＭＯＳ１３のソースとゲートが、それぞれ接地電位ＧＮＤとノードＮ２に接続されている。ノードＮ２にはＮＭＯＳ１４のソースが接続され、このＮＭＯＳ１４のゲートはノードＮ１に接続されている。ＮＭＯＳ１４のドレインは、ゲートが接地電位ＧＮＤに接続されたＰＭＯＳ１５を介して、電源電圧ＶＣＣに接続されている。そして、ノードＮ２からドレイン電位ＭＣＤが出力されるようになっている。
【００１７】
次に動作を説明する。
【００１８】
このような半導体記憶装置において、メモリセルに対する読み出し動作を行う場合、チップ選択信号／ＣＥが“Ｌ”されて、アクティブ状態が設定される。これにより、ＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオン状態とオフ状態となり、ノードＮ１は“Ｈ”になる。ノードＮ１が“Ｈ”になると、ＮＭＯＳ１４はオン状態となり、ノードＮ２はオン状態のＮＭＯＳ１４とＰＭＯＳ１５を介して電源電圧ＶＣＣに接続され、このノードＮ２の電圧が上昇する。ノードＮ２の電圧はＮＭＯＳ１３のゲートに帰還され、このＮＭＯＳ１３がオン状態になる。
【００１９】
これにより、ノードＮ１には、電源電圧ＶＣＣがＰＭＯＳ１１とＮＭＯＳ１３で分圧された電圧が出力される。ノードＮ１の電圧は、更にＮＭＯＳ１４のゲートに与えられる。このような帰還ループにより、ノードＮ２から出力されるドレイン電位ＭＣＤは、電源電圧ＶＣＣよりも十分低い１．２Ｖ程度になる。このため、読み出し動作時に、メモリセルに誤ってデータが書き込まれるというおそれがなくなり、記憶内容が変化せずに保持される。
【００２０】
一方、この半導体記憶装置に対する読み出し動作が行われないときには、チップ選択信号／ＣＥが“Ｈ”され、スタンバイ状態が設定される。これにより、ドレイン電位発生回路１０のＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオフ状態とオン状態となり、ノードＮ１は接地電位ＧＮＤになる。ノードＮ１が接地電位ＧＮＤになると、ＮＭＯＳ１４はオフ状態となり、ノードＮ２はオープン状態となる。この結果、ドレイン電位ＭＣＤは出力されず、漏れ抵抗等により実質的に接地電位ＧＮＤになる。これにより、各メモリアレイＭＡにはドレイン電流が流れず、スタンバイ状態における消費電流を削減することができる。
【００２１】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来の半導体記憶装置では、次のような課題があった。
【００２３】
メモリ容量が増加して、メモリアレイやビット線の数が多くなると、ドレイン電位ＭＣＤを供給する配線の総延長が長くなり、その配線等の寄生容量による負荷が増大する。このため、チップ選択信号／ＣＥによってスタンバイ状態からアクティブ状態に切り替えられたときに、各メモリアレイＭＡに供給されるドレイン電位ＭＣＤの立ち上がりが遅延し、正常な読み出し動作ができなくなるという課題があった。
【００２４】
本発明は、前記従来技術が持っていた課題を解決し、スタンバイ状態からアクティブ状態への切り替え時に、アクセス遅延が発生しないＭＣＤ発生回路を備えた半導体記憶装置を提供するものである。
【００２５】
【課題を解決するための手段】
【００２６】
前記課題を解決するために、本発明は、読み出し動作時に読み出し対象のメモリセルに印加するドレイン電位を生成する電位発生回路を備えた電気的に書き込みが可能な不揮発性の半導体記憶装置において、前記電位発生回路は、動作許可信号に基づいて出力電位を入力側に帰還して所定の前記ドレイン電位を生成する電位発生手段と、該動作許可信号が与えられたときに一時的に該出力電位の帰還を停止させて該ドレイン電位を上昇させる帰還停止手段を有している。
【００２７】
本発明によれば、以上のように半導体記憶装置を構成したので、動作許可信号が与えられたときに、電位発生回路で発生されるドレイン電位が一時的に所定の電位よりも高くなる。これにより、メモリセルに印加されるドレイン電位は、急速に上昇し、アクセス遅延の発生を抑制することができる。
【００３８】
【発明の実施の形態】
【００３９】
（第１の実施形態）
【００４０】
図１は、本発明の第１の実施形態を示す半導体記憶装置の構成図である。
【００４１】
この半導体記憶装置は、図２の半導体記憶装置におけるドレイン電位発生回路１０に代えて、構成の異なるドレイン電位発生回路１０Ａを設けている。その他の構成は、図２と同様であり、共通の要素には共通の符号が付されている。
【００４２】
この半導体記憶装置は、図２の半導体記憶装置と同様に、電気的に書き込みが可能な不揮発性のメモリで、データを記憶するための複数のメモリアレイＭＡｋ（ｋ＝０〜ｐ）を備えている。各メモリアレイＭＡｋは同一構成で、例えばメモリアレイＭＡ０に示すように、平行に配置された複数のワード線ＷＬｉ（ｉ＝０〜ｍ）と、これに交差して配置されたドレイン線ＤＬｊ（ｊ＝０〜ｎ）を有している。更に、各ドレイン線ＤＬｊ，ＤＬｊ＋１間には、ソース線ＳＬｊが平行に配置されている。
【００４３】
各ワード線ＷＬｉ、ドレイン線ＤＬｊ及びソース線ＳＬｊの交差箇所には、偶数側のメモリセルＭＣＥｉ，ｊが配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１及びソース線ＳＬｊの交差箇所には、奇数側のメモリセルＭＣＯｉ，ｊが配置されている。
【００４４】
メモリセルＭＣＥ，ＭＣＯは、浮遊ゲートを有するＦＥＴで構成され、その制御ゲート、ドレイン及びソースは、それぞれ対応するワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬに接続されている。
【００４５】
メモリセルＭＣＥ，ＭＣＯの浮遊ゲートに電荷が存在しないときは、ＦＥＴの閾値電圧が低くなってオン状態（例えば、記憶内容“１”）となり、電荷が存在すると閾値電圧が上昇してオフ状態（例えば、記憶内容“０”）となる。浮遊ゲートは他の電極から絶縁されているので、例えばワード線ＷＬに高電圧を印加して電荷を蓄積すると、電源を切断してもその記憶内容が保存されるようになっている。
【００４６】
各ドレイン線ＤＬｊは、それぞれＮＭＯＳ１ｊを介してドレイン電位ＭＣＤに接続されている。偶数番目のＮＭＯＳ１ｊのゲートには偶数選択信号ＳＥＶが与えられ、奇数番目のＮＭＯＳ１ｊのゲートには奇数選択信号ＳＯＤが与えられ、それぞれオン／オフ制御されるようになっている。
【００４７】
また、各ソース線ＳＬｊは、メモリアレイ選択信号ＭＡＳで共通にオン／オフ制御されるＮＭＯＳ２ｊを介してビット線ＢＬｊに接続されている。ビット線ＢＬｊには、各メモリアレイＭＡのソース線ＳＬｊが、それぞれのＮＭＯＳ２ｊを介して接続されている。
【００４８】
更に、ビット線ＢＬ０は、ＮＭＯＳ３０を介してデータ線ＤＬ０に接続され、ビット線ＢＬｎは、ＮＭＯＳ４ｎを介してデータ線ＤＬ１に接続されている。また、ビット線ＢＬ１〜ＢＬｎ−１は、それぞれＮＭＯＳ３１〜３ｎ−１とＮＭＯＳ４１〜４ｎ−１を介して、データ線ＤＬ０，ＤＬ１に共通接続されている。そして、各ＮＭＯＳ３ｊとＮＭＯＳ４ｊ＋１は、それぞれビット線選択信号Ｙｊでオン／オフ制御されるようになっている。
【００４９】
データ線ＤＬ０，ＤＬ１は、それぞれセンスアンプ５０，５１に接続され、このセンスアンプ５０，５１から、所定の論理レベルのデータＤ０，Ｄ１が出力されるようになっている。
【００５０】
各メモリアレイＭＡのワード線ＷＬに対する選択信号、偶数選択信号ＳＥＶ、奇数選択信号ＳＯＤ、及びメモリアレイ選択信号ＭＡＳは、図示しないアドレスデコーダから出力されるワード線選択信号ＸＰ０〜ＸＰｍ、メモリアレイ選択信号ＭＡＳ０〜ＭＡＳｐ、及び偶数奇数選択信号ＹＥＶ，ＹＯＤに従って、各メモリアレイ駆動回路ＭＡＤＲから与えられるようになっている。また、ＮＭＯＳ３，４に対するビット線選択信号Ｙは、アドレスデコーダから与えられるようになっている。
【００５１】
一方、各メモリアレイＭＡに対するドレイン電位ＭＣＤは、ドレイン電位発生回路１０Ａから共通に与えられるようになっている。ドレイン電位発生回路１０Ａは、チップ選択信号／ＣＥによって、半導体記憶装置がアクティブ状態にされたときに、各メモリアレイＭＡの読み出し動作のために、電源電圧ＶＣＣ（例えば、３Ｖ）よりも十分低いドレイン電位ＭＣＤ（例えば、１．２Ｖ）を発生するものである。
【００５２】
このドレイン電位発生回路１０Ａは、チップ選択信号／ＣＥで導通状態が制御されるＰＭＯＳ１１とＮＭＯＳ１２を有している。ＰＭＯＳ１１のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮ１に接続されている。ノードＮ１にはＮＭＯＳ１２のドレインが接続され、このＮＭＯＳ１２のソースが接地電位ＧＮＤに接続されている。
【００５３】
更に、ノードＮ１にはＮＭＯＳ１３のドレインが接続され、このＮＭＯＳ１３のソースとゲートが、それぞれ接地電位ＧＮＤとノードＮ２に接続されている。ノードＮ２にはＮＭＯＳ１４のソースが接続され、このＮＭＯＳ１４のゲートはノードＮ１に接続されている。ＮＭＯＳ１４のドレインは、ゲートが接地電位ＧＮＤに接続されたＰＭＯＳ１５を介して、電源電圧ＶＣＣに接続されている。
【００５４】
また、ＮＭＯＳ１４のドレインとソースには、ＮＭＯＳ１６のドレインとソースがそれぞれ接続され、このＮＭＯＳ１６のゲートが、ＰＭＯＳ１７とＮＭＯＳ１８のドレインに接続されている。ＰＭＯＳ１７のゲートとソースは、それぞれ接地電位ＧＮＤと電源電圧ＶＣＣに接続され、ＮＭＯＳ１８のゲートとソースは、それぞれノードＮ２と接地電位ＧＮＤに接続されている。そして、ノードＮ２からドレイン電位ＭＣＤが出力されるようになっている。
【００５５】
なお、これらのＰＭＯＳ１７とＮＭＯＳ１８のオン抵抗は、ＰＭＯＳ１１とＮＭＯＳ１２のオン抵抗に比べて十分大きく設定されている。
【００５６】
次に動作を説明する。
【００５７】
このような半導体記憶装置において、メモリセルＭＣに対する読み出し動作が行われないときには、チップ選択信号／ＣＥが“Ｈ”され、スタンバイ状態に設定される。これにより、ドレイン電位発生回路１０ＡのＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオフ状態とオン状態となり、ノードＮ１は接地電位ＧＮＤになる。ノードＮ１が接地電位ＧＮＤになると、ＮＭＯＳ１４はオフ状態となる。
【００５８】
一方、ＰＭＯＳ１５，１７は常時オン状態となっているので、ノードＮ３は“Ｈ”となり、ＮＭＯＳ１６はオン状態となる。これにより、ノードＮ２はオン状態のＮＭＯＳ１６とＰＭＯＳ１５を介して電源電圧ＶＣＣに接続され、このノードＮ２の電圧が上昇する。ノードＮ２の電圧はＮＭＯＳ１３，１８のゲートに与えられ、これらのＮＭＯＳ１３，１８がオン状態になる。
【００５９】
これにより、ノードＮ３には、電源電圧ＶＣＣがＰＭＯＳ１７とＮＭＯＳ１８で分圧されて出力される。ノードＮ３の電圧は、更にＮＭＯＳ１６のゲートに与えられる。このような帰還ループにより、ノードＮ２から出力されるドレイン電位ＭＣＤは、電源電圧ＶＣＣよりも十分低い１．２Ｖ程度に保持される。このとき、オン状態のＰＭＯＳ１７とＮＭＯＳ１８を通して、電源電圧ＶＣＣから接地電位ＧＮＤに貫通電流が流れるが、これらのＰＭＯＳ１７とＮＭＯＳ１８のオン抵抗は極めて大きな値に設定されているので、その電流は極めて小さな値である。
【００６０】
次に、メモリセルに対する読み出し動作を行うために、チップ選択信号／ＣＥが“Ｌ”に設定されてアクティブ状態になると、ＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオン状態とオフ状態となる。一方、ＮＭＯＳ１３はオン状態のままであり、ノードＮ１には、電源電圧ＶＣＣがＰＭＯＳ１１とＮＭＯＳ１３で分圧されて出力される。ノードＮ１の電圧は、更にＮＭＯＳ１４のゲートに与えられる。このような帰還ループにより、ノードＮ２から出力されるドレイン電位ＭＣＤは、スタンバイ状態と同様に電源電圧ＶＣＣよりも十分低い１．２Ｖ程度に保持される。
【００６１】
ドレイン電位発生回路１０Ａで発生されたドレイン電位ＭＣＤは、各メモリアレイＭＡに供給され、メモリアレイ選択信号ＭＡＳｋで選択されたメモリアレイＭＡｋのドレイン線ＤＬを介して、偶数側または奇数側のメモリセルＭＣのドレインに印加される。更に、選択されたメモリアレイＭＡｋ中で、選択信号によって選択されたワード線ＷＬに接続されるメモリセルＭＣのオン／オフ状態が、ソース線ＳＬを介してビット線ＢＬに出力される。
【００６２】
各ビット線ＢＬは、更にビット線選択信号Ｙによって選択され、データ線ＤＬ０，ＤＬ１にその状態が出力され、センスアンプ５０，５１で所定の論理レベルに変換されてデータＤ０，Ｄ１が出力される。
【００６３】
以上のように、この第１の本実施形態の半導体記憶装置は、スタンバイ状態においても、アクティブ状態とほぼ同様のドレイン電位ＭＣＤを発生するために、ＮＭＯＳ１６，１８とＰＭＯＳ１７による帰還回路を追加したドレイン電位発生回路１０Ａを備えている。更に、ＰＭＯＳ１７とＮＭＯＳ１８は、大きなオン抵抗のものを用いて、貫通電流の増加を抑えている。これにより、消費電流をほとんど増加させることなく、スタンバイ状態からアクティブ状態への切り替え時におけるアクセス遅延をなくすことができるという利点がある。
【００６４】
（第２の実施形態）
【００６５】
図３は、本発明の第２の実施形態を示すドレイン電位発生回路の回路図である。このドレイン電位発生回路１０Ｂは、図２中のドレイン電位発生回路１０に代えて設けられるもので、図２中の要素と共通の要素には共通の符号が付されている。
【００６６】
このドレイン電位発生回路１０Ｂは、図２中のドレイン電位発生回路１０に、ＮＭＯＳ１９、ＰＭＯＳ２０、及びパルス発生回路２１を設けたものである。ＮＭＯＳ１９のソースはノードＮ１に接続され、ドレインはＰＭＯＳ２０を介して電源電圧ＶＣＣに接続されている。パルス発生回路２１は、チップ選択信号／ＣＥの立ち下がり時に、一定時間だけ“Ｈ”になるパルス信号ＰＬＳを発生するもので、このパルス信号ＰＬＳがＮＭＯＳ１９のゲートに与えられるようになっている。また、ＰＭＯＳ２０のゲートは、接地電位ＧＮＤに接続されている。その他の構成は、図２中のドレイン電位発生回路１０と同様である。
【００６７】
図４は、図３の動作を示す信号波形図である。以下、この図４を参照しつつ、図３の動作を説明する。
【００６８】
スタンバイ状態では、チップ選択信号／ＣＥは“Ｈ”で、パルス発生回路２１から出力されるパルス信号ＰＬＳは“Ｌ”である。従って、ＰＭＯＳ１１とＮＭＯＳ１９はオフ状態であり、ＮＭＯＳ１２はオン状態である。これにより、ノードＮ１の信号Ｓｎ１は“Ｌ”となり、ＮＭＯＳ１４はオフ状態となる。そして、ノードＮ２から出力されるドレイン電位ＭＣＤは、近端（ｎｅ）及び遠端（ｆｅ）とも接地電圧ＧＮＤとなる。
【００６９】
読み出し動作の開始に伴ってチップ選択信号／ＣＥが立ち下がると、ＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオン状態とオフ状態となり、ノードＮ１の信号Ｓｎ１は“Ｈ”になる。ノードＮ１が“Ｈ”になると、ＮＭＯＳ１４はオン状態となり、ノードＮ２はオン状態のＮＭＯＳ１４とＰＭＯＳ１５を介して電源電圧ＶＣＣに接続されて、このノードＮ２の電圧が上昇する。ノードＮ２の電圧はＮＭＯＳ１３のゲートに帰還され、このＮＭＯＳ１３がオン状態になる。これにより、ノードＮ１には、電源電圧ＶＣＣがＰＭＯＳ１１とＮＭＯＳ１３で分圧されて出力される。ノードＮ１の電圧は、更にＮＭＯＳ１４のゲートに与えられる。
【００７０】
これと同時に、チップ選択信号／ＣＥの立ち下がりから一定時間だけ、パルス発生回路２１から出力されるパルス信号ＰＬＳが“Ｈ”になる。これにより、ＮＭＯＳ１９がオン状態となり、ノードＮ２の信号Ｓｎ１は電源電圧ＶＣＣ側に引き上げられ、最大でＶＣＣ−Ｖｔ（但し、Ｖｔはトランジスタの閾値電圧）まで上昇する。このため、近端のドレイン電位ＭＣＤｎｅは最大でＶＣＣ−２Ｖｔまで上昇する。一方、遠端のドレイン電位ＭＣＤｆｅはドレイン電位ＭＣＤｎｅに遅れて上昇する。
【００７１】
チップ選択信号／ＣＥの立ち下がりから一定時間が経過すると、パルス信号ＰＬＳは“Ｌ”に戻り、ＮＭＯＳ１９はオフ状態となる。これによって、このＮＭＯＳ１９による信号Ｓｎ１の電位上昇はなくなるが、すでにドレイン電位ＭＣＤは一定の電位まで上昇しているので、その電位がそのまま維持される。
【００７２】
以上のように、この第２の実施形態によれば、スタンバイ状態からアクティブ状態に変化したときに、一定時間のパルス信号ＰＬＳを発生するパルス発生回路２１と、このパルス信号ＰＬＳによってドレイン電位ＭＣＤを電源電圧ＶＣＣ側に引き上げるＮＭＯＳ１９を有している。これにより、スタンバイ状態からアクティブ状態への切り替え時に、急速にドレイン電位ＭＣＤが立ち上がり、アクセス遅延をなくすことができるという利点がある。
【００７３】
（第３の実施形態）
【００７４】
図５は、本発明の第３の実施形態を示すドレイン電位発生回路の回路図である。このドレイン電位発生回路１０Ｃは、図２中のドレイン電位発生回路１０に代えて設けられるもので、図２中の要素と共通の要素には共通の符号が付されている。
【００７５】
このドレイン電位発生回路１０Ｃは、図２中のドレイン電位発生回路１０のＮＭＯＳ１３に代えて、直列接続されたＮＭＯＳ２２，２３を設けると共に、このＮＭＯＳ２３を制御するためのパルス発生回路２１とインバータ２４を設けたものである。ＮＭＯＳ２２のドレインとゲートは、それぞれノードＮ１，Ｎ２に接続されている。
【００７６】
また、パルス発生回路２１は、チップ選択信号／ＣＥの立ち下がり時に、一定時間だけ“Ｈ”になるパルス信号ＰＬＳを発生するもので、このパルス信号ＰＬＳがインバータ２４で反転され、パルス信号／ＰＬＳとしてＮＭＯＳ２３のゲートに与えられるようになっている。その他の構成は、ドレイン電位発生回路１０と同様である。
【００７７】
図６は、図５の動作を示す信号波形図である。以下、この図６を参照しつつ、図５の動作を説明する。
【００７８】
スタンバイ状態では、チップ選択信号／ＣＥ、及びパルス信号／ＰＬＳは、共に“Ｈ”である。従って、ＰＭＯＳ１１はオフ状態、ＮＭＯＳ１２，２３はオン状態であり、ドレイン電位ＭＣＤは接地電位ＧＮＤとなる。
【００７９】
読み出し動作の開始に伴ってチップ選択信号／ＣＥが立ち下がると、ＰＭＯＳ１１とＮＭＯＳ１２は、それぞれオン状態とオフ状態となり、これと同時に、チップ選択信号／ＣＥの立ち下がりから一定時間だけ、パルス信号／ＰＬＳが“Ｌ”になる。これにより、ＮＭＯＳ２３がオフ状態となって、ＮＭＯＳ２２による帰還動作が停止され、ノードＮ１の信号Ｓｎ１は電源電圧ＶＣＣまで上昇する。これにより、ノードＮ２に出力されるドレイン電位ＭＣＤは、ＶＣＣ−Ｖｔとなる。
【００８０】
チップ選択信号／ＣＥの立ち下がりから一定時間が経過すると、パルス信号／ＰＬＳは“Ｈ”に戻り、ＮＭＯＳ２３はオン状態となる。これにより、ドレイン電位発生回路１０Ｃは、図２中のドレイン電位発生回路１０と同様の回路となり、ＮＭＯＳ２２による帰還動作が開始され、ドレイン電位ＭＣＤは、ＶＣＣ−Ｖｔから所定の電位に変化する。
【００８１】
以上のように、この第３の実施形態によれば、スタンバイ状態からアクティブ状態に変化したときに、一定時間のパルス信号／ＰＬＳを発生するパルス発生回路２１と、このパルス信号／ＰＬＳによってノードＮ１を接地電位ＧＮＤから切り離し、ドレイン電位ＭＣＤを電源電圧ＶＣＣ側に引き上げるＮＭＯＳ２３を有している。これにより、スタンバイ状態からアクティブ状態への切り替え時に、急速にドレイン電位ＭＣＤが立ち上がり、アクセス遅延をなくすことができるという利点がある。
【００８２】
（第４の実施形態）
【００８３】
図７は、本発明の第４の実施形態を示すメモリアレイの回路図である。このメモリアレイＭＡＡｋ（但し、ｋ＝０〜ｐ）は、図２中の各メモリアレイＭＡ０〜ＭＡｐに代えて設けられるもので、図２中の要素と共通の要素には共通の符号が付されている。
【００８４】
このメモリアレイＭＡＡｋは、ドレイン電位発生回路１０から供給されるドレイン電位ＭＣＤを、スイッチ用のＮＭＯＳ３１ｋ，３２ｋを介して、各ドレイン線ＤＬ０〜ＤＬｎに与えるように構成したものである。
【００８５】
ＮＭＯＳ３１ｋ，３２ｋは並列に接続され、入力側にドレイン電位ＭＣＤが与えられ、それぞれ偶数選択信号ＳＥＶｋと奇数選択信号ＳＯＤｋによってオン／オフ制御されるようになっている。また、ＮＭＯＳ３１ｋ，３２ｋの出力側は、ＮＭＯＳ１０〜１ｎを介して、各ドレイン線ＤＬ０〜ＤＬｎに接続されている。その他の構成は、図２と同様である。
【００８６】
このようなメモリアレイＭＡＡを備えた半導体記憶装置では、選択されたメモリアレイＭＭＡｋのＮＭＯＳ３１ｋ，３２ｋがオン状態となり、選択されていないメモリセルアレイＭＭＡｊ（但し、ｊ≠ｋ）のＮＭＯＳ３１ｊ，３２ｊは、すべてオフ状態となる。これにより、ドレイン電位発生回路１０の負荷の寄生容量が減少し、スタンバイ状態からアクティブ状態への切り替え時に、ドレイン電位ＭＣＤが正常に立ち上がる。
【００８７】
以上のように、この第４の実施形態によれば、各メモリアレイＭＡＡは、選択されたときにのみ、ドレイン電位ＭＣＤの供給を受けるためのスイッチ用のＮＭＯＳ３１，３２を有している。これにより、選択されていないメモリアレイＭＡＡは、ドレイン電位発生回路１０の負荷側から切り離されるので、このドレイン電位発生回路１０の負荷の寄生容量を減少させることができる。従って、スタンバイ状態からアクティブ状態への切り替え時に、ドレイン電位ＭＣＤが正常に立ち上がり、アクセス遅延をなくすことができるという利点がある。
【００８８】
（第５の実施形態）
【００８９】
図８は、本発明の第５の実施形態を示すメモリアレイの回路図である。このメモリアレイＭＡＢｋ（但し、ｋ＝０〜ｐ）は、図２中のメモリアレイＭＡ０〜ＭＡｐに代えて設けられるものである。
【００９０】
このメモリアレイＭＡＢｋでは、図７のメモリアレイＭＡＡｋのスイッチ用のＮＭＯＳ３１ｋ，３２ｋに代えて、スイッチ用のＮＭＯＳ３３ｋを設け、このＮＭＯＳ３３ｋをメモリアレイ選択信号ＭＡＳｋでオン／オフ制御するようにしている。その他の構成は図７と同様である。
【００９１】
このメモリアレイＭＡＢｋは、図７のメモリアレイＭＡＡｋよりもスイッチ用のＮＭＯＳの数が少ないので、第４の実施形態の効果に加えて、回路規模を小さくすることができるという効果がある。
【００９２】
（第６の実施形態）
【００９３】
図９は、本発明の第６の実施形態を示すメモリアレイの回路図である。このメモリアレイＭＡＣｋ（但し、ｋ＝０〜ｐ）は、専用のドレイン電位発生回路１０Ｅｋを備えたもので、図２中の各メモリアレイＭＡ０〜ＭＡｐに代えて設けられるものである。これに伴い、図２中のドレイン電位発生回路１０は削除される。
【００９４】
このメモリアレイＭＡＣｋにおけるメモリセルの回路構成は、図２中のメモリアレイＭＡ０〜ＭＡｐと同様である。
【００９５】
一方、ドレイン電位発生回路１０Ｅｋは、図２中のドレイン電位発生回路１０に、否定的論理和ゲート（以下、「ＮＡＮＤ」という）２５を追加したものである。即ち、ＮＡＮＤ２５によってチップ選択信号ＣＥと、このメモリアレイＭＡＣｋに対するメモリアレイ選択信号ＭＡＳｋの否定的論理和をとり、これをチップ選択信号／ＣＥとしてドレイン電位発生回路１０を制御するようにしたものである。
【００９６】
これにより、選択されたメモリアレイＭＡＣｋのドレイン電位発生回路１０Ｅｋのみが作動し、このドレイン電位発生回路１０Ｅｋで発生されたドレイン電位ＭＣＤｋが、このメモリアレイＭＡＣｋに供給される。
【００９７】
以上のように、この第６の実施形態によれば、各メモリアレイＭＡＣｋは、それぞれ専用のドレイン電位発生回路１０Ｅｋを有している。これにより、半導体記憶装置を適切な記憶容量のメモリアレイに分割することにより、全体の記憶容量に影響されず、適切なドレイン電位ＭＣＤを発生することが可能になり、アクセス遅延をなくすことができるという利点がある。
【００９８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００９９】
（ａ） ドレイン電位発生回路１０Ａ〜１０Ｄの構成は、図示したものに限定されない。読み出し動作時に、誤った書き込みを行わないような、適切なドレイン電位ＭＣＤを生成することができる構成であれば良い。
【０１００】
（ｂ） 図１の半導体記憶装置は、複数のメモリアレイＭＡを有しているが、１つのメモリアレイで構成されたものにも同様に適用可能である。
【０１０１】
（ｃ） 図１、及び図７〜図９のメモリアレイＭＡは、偶数側のメモリセルＭＣＥと奇数側のメモリセルＭＣＯに分けて構成しているが、このような構成に限定されない。
【０１０２】
【発明の効果】
【０１０３】
以上詳細に説明したように、本発明によれば、電位発生回路は、動作許可信号が与えられたときに、一時的に所定の電位よりも高いドレイン電位を発生するように構成されている。これにより、読み出し動作の開始時に、メモリセルに印加されるドレイン電位が急速に上昇し、アクセス遅延の発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体記憶装置の構成図である。
【図２】従来の半導体記憶装置の一例を示す構成図である。
【図３】本発明の第２の実施形態を示すドレイン電位発生回路の回路図である。
【図４】図３の動作を示す信号波形図である。
【図５】本発明の第３の実施形態を示すドレイン電位発生回路の回路図である。
【図６】図５の動作を示す信号波形図である。
【図７】本発明の第４の実施形態を示すメモリアレイの回路図である。
【図８】本発明の第５の実施形態を示すメモリアレイの回路図である。
【図９】本発明の第６の実施形態を示すメモリアレイの回路図である。
【符号の説明】
ＭＡ メモリセル
１０ ドレイン電位発生回路
１１，１５，１７，２０ ＰＭＯＳ
１２〜１４，１６，１８，１９，２２，２３ ＮＭＯＳ
２１ パルス発生回路
２５ ＮＡＮＤ
３１〜３３ スイッチ（ＮＭＯＳ）
Claims (1)
- 読み出し動作時に読み出し対象のメモリセルに印加するドレイン電位を生成する電位発生回路を備えた電気的に書き込みが可能な不揮発性の半導体記憶装置において、
前記電位発生回路は、動作許可信号に基づいて出力電位を入力側に帰還して所定の前記ドレイン電位を生成する電位発生手段と、該動作許可信号が与えられたときに一時的に該出力電位の帰還を停止させて該ドレイン電位を上昇させる帰還停止手段とを有することを特徴とする半導体記憶装置。
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