JPH06215585A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 電流センス型のセンスアンプを備えるフラッ
シュメモリ等の読み出し動作を高速化し、そのアクセス
タイムの高速化を推進する。 【構成】 電流センス型のセンスアンプＳＡを備えるフ
ラッシュメモリ等において、共通データ線ＣＤを、読み
出し動作が開始される当初、ＭＯＳＦＥＴＰ１及びＮ１
を一時的にオン状態として、レベル判定回路となるイン
バータＩ１の論理スレッシホルドレベルにイコライズす
るとともに、共通データ線ＣＤのプリチャージを、比較
的大きなコンダクタンスを有し共通データ線ＣＤのイコ
ライズが行われる間一時的に有効とされる第１のプリチ
ャージＭＯＳＦＥＴＮ８と、比較的小さなコンダクタン
スを有し読み出し信号の増幅動作が行われる間定常的に
有効とされる第２のプリチャージＭＯＳＦＥＴＮ７とに
より行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、電流センス型のセンスアンプを備えるフラ
ッシュメモリに利用して特に有効な技術に関するもので
ある。

【０００２】

【従来の技術】記憶データを紫外線により消去し電気的
に書き込みうるＥＰＲＯＭ（ＵＶ Ｅｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）がある。また、記憶データを電気的
に消去しかつ書き込みうるＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
がある。さらに、ＥＰＲＯＭと同様にそのゲート酸化膜
がトンネル酸化膜からなるメモリセルを基本に構成さ
れ、しかも記憶データを所定のブロックごとにかつ電気
的に一括消去しうるいわゆるフラッシュメモリ（フラッ
シュＥＥＰＲＯＭ）がある。

【０００３】フラッシュメモリについて、例えば、１９
８５年、『アイ・イー・ディー・エム（ＩＥＤＭ：Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ Ｍｅｅｔｉｎｇ）テクニカル ダイジェスト
（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）』の第６１６頁
〜第６１９頁に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、図７に示されるような電流センス型の
センスアンプを開発し、フラッシュメモリに組み込ん
だ。同図において、センスアンプＳＡは、電源電圧ＶＣ
Ｃと共通データ線ＣＤとの間に直列形態に設けられるＰ
チャンネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果
トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶
縁ゲート型電界効果トランジスタの総称とする）Ｐ２及
びＮチャンネルＭＯＳＦＥＴＮ２と、その入力端子が上
記ＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレイン
すなわち内部ノードｎｒに結合されレベル判定回路とし
て作用するインバータＩ１とを含む。ＭＯＳＦＥＴＰ２
のゲートには、反転内部制御信号ＳＡＣＢが供給され
る。また、ＭＯＳＦＥＴＮ２のゲートは、Ｐチャンネル
ＭＯＳＦＥＴＰ３を介して電源電圧ＶＣＣに結合される
とともに、ＮチャンネルＭＯＳＦＥＴＮ３及びＮ５を介
して回路の接地電位に結合される。ＭＯＳＦＥＴＰ３及
びＮ３のゲートには、反転内部制御信号ＳＡＣＢが供給
され、ＭＯＳＦＥＴＮ５のゲートは共通データ線ＣＤに
結合される。これにより、ＭＯＳＦＥＴＰ２及びＮ２
は、反転内部制御信号ＳＡＣＢがロウレベルとされるこ
とで選択的にオン状態とされ、共通データ線ＣＤを介し
てメモリアレイの選択されたメモリセルに所定の読み出
し電流ｉ１を供給する。

【０００５】センスアンプＳＡは、さらに、電源電圧Ｖ
ＣＣと共通データ線ＣＤとの間に設けられるＮチャンネ
ル型のプリチャージＭＯＳＦＥＴＮ８を含む。このプリ
チャージＭＯＳＦＥＴＮ８のゲートは、ＰチャンネルＭ
ＯＳＦＥＴＰ４を介して電源電圧ＶＣＣに結合されると
ともに、ＮチャンネルＭＯＳＦＥＴＮ４及びＮ６を介し
て回路の接地電位に結合される。ＭＯＳＦＥＴＰ４及び
Ｎ４のゲートには反転内部制御信号ＳＡＣＢが供給さ
れ、ＭＯＳＦＥＴＮ６のゲートは共通データ線ＣＤに結
合される。これにより、プリチャージＭＯＳＦＥＴＮ８
は、反転内部制御信号ＳＡＣＢがロウレベルとされるこ
とで選択的にオン状態とされ、共通データ線ＣＤに所定
のプリチャージ電流ｉ４を供給する。

【０００６】メモリアレイの選択されたメモリセルが論
理“１”のデータを保持するとき、このメモリセルのし
きい値電圧は比較的小さくされ、共通データ線ＣＤに
は、読み出し電流ｉ１とプリチャージ電流ｉ４の加算値
すなわちｉ１＋ｉ４を超える比較的大きな読み出し電流
が流される。このため、内部ノードｎｒの電位はインバ
ータＩ１の論理スレッシホルドレベルより低くなり、イ
ンバータＩ１の出力信号すなわちセンスアンプＳＡの出
力信号ＳＡＯはハイレベルとなる。一方、メモリアレイ
の選択されたメモリセルが論理“０”のデータを保持す
るとき、このメモリセルのしきい値電圧は比較的大きく
され、共通データ線ＣＤには、読み出し電流ｉ１とプリ
チャージ電流ｉ４の加算値すなわちｉ１＋ｉ４を下回る
比較的小さな読み出し電流が流される。このため、内部
ノードｎｒの電位はインバータＩ１の論理スレッシホル
ドレベルより高くなり、インバータＩ１の出力信号すな
わちセンスアンプＳＡの出力信号ＳＡＯはロウレベルと
なる。

【０００７】ところで、ＭＯＳＦＥＴＮ５及びＮ６は、
共通データ線ＣＤの電位が上昇するにしたがって完全な
オン状態に近づき、ＭＯＳＦＥＴＮ２及びＮ８のゲート
電位を引き下げて、読み出し電流ｉ１及びプリチャージ
電流ｉ４の値を制限すべく作用する。この結果、プリチ
ャージＭＯＳＦＥＴＮ８は、特に共通データ線ＣＤの電
位が低い状態にある場合においてその電位を急速に上昇
させるべく作用し、これによって論理“０”の記憶デー
タの読み出し動作が高速化される。

【０００８】しかし、本願発明者等は、フラッシュメモ
リのさらなる高速化を推進しようとして、上記センスア
ンプＳＡの持つ次のような問題点に直面した。すなわ
ち、上記従来のフラッシュメモリでは、ビット線及び共
通データ線ＣＤのイコライズが行われないために、読み
出し開始時における共通データ線ＣＤの電位は一定しな
い。したがって、読み出し開始時における共通データ線
ＣＤの電位が低い状態にある場合、前述のように、ＭＯ
ＳＦＥＴＮ８を介してプリチャージ電流ｉ４が流される
ことによって共通データ線ＣＤのプリチャージ動作が助
長され、論理“０”の記憶データの読み出し動作は高速
化されるが、読み出し開始時における共通データ線ＣＤ
の電位が高い状態にある場合には、ＭＯＳＦＥＴＮ８を
介してプリチャージ電流ｉ４が流されることで選択され
たメモリセルによる共通データ線ＣＤの電位低下が遅
れ、論理“１”の記憶データの読み出し動作が遅くなっ
て、フラッシュメモリのアクセスタイムの高速化が制約
を受ける。

【０００９】この発明の目的は、フラッシュメモリ等の
読み出し動作を高速化し、そのアクセスタイムの高速化
を推進することにある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、電流センス型のセンスアンプ
を備えるフラッシュメモリ等において、共通データ線
を、読み出し動作が開始される当初、センスアンプのレ
ベル判定回路の論理スレッシホルドレベルにイコライズ
するとともに、共通データ線のプリチャージを、比較的
大きなコンダクタンスを有し共通データ線のイコライズ
が行われる間一時的に有効とされる第１のプリチャージ
ＭＯＳＦＥＴと、比較的小さなコンダクタンスを有し読
み出し信号の増幅動作が行われる間定常的に有効とされ
る第２のプリチャージＭＯＳＦＥＴとにより行う。

【００１２】

【作用】上記手段によれば、読み出し信号の論理レベル
の如何にかかわらず、センスアンプのレベル判定回路に
よる読み出し信号のレベル判定動作を高速化することが
できる。この結果、フラッシュメモリの読み出し動作を
高速化し、そのアクセスタイムの高速化を推進すること
ができる。

【００１３】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹの一実施例の回路図が示されている。これ
らの図をもとに、まずこの実施例のフラッシュメモリの
構成及び動作の概要について説明する。なお、図２の各
回路素子ならびに図１の各ブロックを構成する回路素子
は、公知の半導体集積回路の製造技術により、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上に形成される。以下の回路図において、そのチャンネ
ル（バックゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型であって、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。

【００１４】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図２に示されるように、同図の水平方向
に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍ
と、垂直方向に平行して配置されるｎ＋１本のビット線
Ｂ０〜Ｂｎとを含む。これらのワード線及びビット線の
交点には、（ｍ＋１）×（ｎ＋１）個の不揮発性メモリ
セルＭＣが格子状に配置される。メモリアレイＭＡＲＹ
の同一の列に配置されるｍ＋１個のメモリセルＭＣのド
レインは、対応するビット線Ｂ０〜Ｂｎにそれぞれ共通
結合される。また、メモリアレイＭＡＲＹの同一の行に
配置されるｎ＋１個のメモリセルＭＣの制御ゲートは、
対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合され
る。すべてのメモリセルＭＣのソースは、ソース線ＳＬ
を介してソーススイッチＳＳに結合される。

【００１５】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給されるとともに、電源電圧
ＶＣＣと図示されない電圧発生回路によって形成される
所定の制御電圧ＶＰ１〜ＶＰ４ならびにＶＧ１が供給さ
れる。また、ＸアドレスバッファＸＢには、アドレス入
力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜
ＡＸｉが供給され、ソーススイッチＳＳには、上記電圧
発生回路によって形成される制御電圧ＶＰ２が供給され
る。

【００１６】ここで、電源電圧ＶＣＣは、特に制限され
ないが、＋３Ｖ（ボルト）のような比較的絶対値の小さ
な正の電源電圧とされる。一方、制御電圧ＶＰ１は＋
２．５Ｖのような正電位とされ、制御電圧ＶＰ２は＋４
Ｖのような正電位とされる。また、制御電圧ＶＰ３は＋
５Ｖのような正電位とされ、制御電圧ＶＰ４は、＋１２
Ｖのような比較的絶対値の大きな正電位とされる。制御
電圧ＶＧ１は、−１０Ｖのような比較的絶対値の大きな
負電位とされる。

【００１７】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み・保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成して、ＸアドレスデコーダＸＤに供給する。内部
アドレス信号Ｘ０〜Ｘｉは、後述するアドレス遷移検出
回路ＡＴＤにも供給される。ＸアドレスデコーダＸＤ
は、内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモ
リアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗｍを択一
的に動作モードに応じた所定の選択レベルとする。

【００１８】この実施例において、消去モードにおける
ワード線Ｗ０〜Ｗｍの選択レベルつまり選択メモリセル
のゲート電位は、特に制限されないが、表１に示される
ように、制御電圧ＶＧ１つまり−１０Ｖとされ、その非
選択レベルつまり非選択メモリセルのゲート電位は、制
御電圧ＶＰ２つまり＋４Ｖとされる。このとき、選択及
び非選択メモリセルのソース電位つまりソース線ＳＬ
は、後述するソーススイッチＳＳによってともに制御電
圧ＶＰ２つまり＋４Ｖとされ、そのドレインつまりビッ
ト線Ｂ０〜Ｂｎはともに開放状態とされる。

【００１９】

【表１】消去モードにおける選択・非選択レベル

【００２０】一方、消去動作確認のための消去ベリファ
イモードにおけるワード線Ｗ０〜Ｗｍの選択レベルは、
表２に示されるように、制御電圧ＶＰ１つまり＋２．５
Ｖとされ、その非選択レベルは、接地電位ＶＳＳつまり
０Ｖとされる。このとき、選択及び非選択メモリセルの
ソース電位は、ともに接地電位ＶＳＳつまり０Ｖとさ
れ、そのドレインはともに＋１Ｖ程度とされる。

【００２１】

【表２】消去ベリファイモードにおける選択・非選択レ
ベル

【００２２】次に、書き込みモードにおけるワード線Ｗ
０〜Ｗｍの選択レベルは、表３に示されるように、制御
電圧ＶＰ４つまり＋１２Ｖとされ、その非選択レベル
は、接地電位ＶＳＳつまり０Ｖとされる。このとき、選
択メモリセルのドレインつまりビットＢ０〜Ｂｎには、
書き込みデータに応じて制御電圧ＶＰ３つまり＋５Ｖ又
は接地電位ＶＳＳつまり０Ｖが選択的に供給され、非選
択メモリセルのドレインには＋５Ｖが供給される。選択
及び非選択メモリセルのソース電位つまりソース線ＳＬ
は、ともに接地電位ＶＳＳつまり０Ｖとされる。

【００２３】

【表３】書き込みモードにおける選択・非選択レベル

【００２４】一方、書き込み確認のための書き込みベリ
ファイモードにおけるワード線Ｗ０〜Ｗｍの選択レベル
は、表４に示されるように、制御電圧ＶＰ３つまり＋５
Ｖとされ、その非選択レベルは、接地電位ＶＳＳつまり
０Ｖとされる。このとき、選択及び非選択メモリセルの
ソース電位は、ともに接地電位ＶＳＳつまり０Ｖとさ
れ、そのドレインはともに＋１Ｖ程度とされる。

【００２５】

【表４】書き込みベリファイモードにおける選択・非選
択レベル

【００２６】

【表５】読み出しモードにおける選択・非選択レベル

【００２７】さらに、読み出しモードにおけるワード線
Ｗ０〜Ｗｍの選択レベルつまり選択メモリセルのゲート
電位は、表５に示されるように、電源電圧ＶＣＣつまり
＋３Ｖとされ、その非選択レベルつまり非選択メモリセ
ルのゲート電位は、接地電位ＶＳＳつまり０Ｖとされ
る。このとき、選択及び非選択メモリセルのソース電位
つまりソース線ＳＬは、ともに接地電位ＶＳＳつまり０
Ｖとされ、そのドレインつまりビット線Ｂ０〜Ｂｎは、
ともに＋１Ｖ程度とされる。

【００２８】ソーススイッチＳＳは、上記表１〜表５に
示されるように、ソース線ＳＬを介してメモリアレイＭ
ＡＲＹを構成するすべてのメモリセルＭＣのソースに動
作モードに応じた所定のソース電圧を供給する。すなわ
ち、ソーススイッチＳＳは、フラッシュメモリが消去モ
ードとされるとき、制御電圧ＶＰ２つまり＋４Ｖのソー
ス電圧をすべてのメモリセルＭＣのソースに供給し、フ
ラッシュメモリが消去ベリファイモード，書き込みモー
ド，書き込みベリファイモード又は読み出しモードとさ
れるとき、接地電位つまり０Ｖのソース電圧を供給す
る。

【００２９】メモリアレイＭＡＲＹを構成するビット線
Ｂ０〜Ｂｎは、ＹスイッチＹＳに結合され、このＹスイ
ッチを介して共通データ線ＣＤに選択的に接続される。
ここで、ＹスイッチＹＳは、図２に示されるように、メ
モリアレイＭＡＲＹのビット線Ｂ０〜Ｂｎに対応して設
けられるＮチャンネル型のｎ＋１個のスイッチＭＯＳＦ
ＥＴＮＳを含む。これらのスイッチＭＯＳＦＥＴのゲー
トには、Ｙアドレスデコーダから対応するビット線選択
信号ＹＳ０〜ＹＳｎが供給される。Ｙアドレスデコーダ
ＹＤには、ＹアドレスバッファＹＢからｊ＋１ビットの
内部アドレス信号Ｙ０〜Ｙｊが供給され、Ｙアドレスバ
ッファＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介
してＹアドレス信号ＡＹ０〜ＡＹｊが供給される。

【００３０】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み・保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成して、ＹアドレスデコーダＹＤに供給する。内部
アドレス信号Ｙ０〜Ｙｊは、アドレス遷移検出回路ＡＴ
Ｄにも供給される。ＹアドレスデコーダＹＤは、Ｙアド
レスバッファＹＢから供給される内部アドレス信号Ｙ０
〜Ｙｊをデコードして、対応するビット線選択信号ＹＳ
０〜ＹＳｎを択一的に電源電圧ＶＣＣのようなハイレベ
ルとする。この結果、ＹスイッチＹＳの対応するスイッ
チＭＯＳＦＥＴＮＳが択一的にオン状態とされ、これに
よってメモリアレイＭＡＲＹの対応するビット線Ｂ０〜
Ｂｎが共通データ線ＣＤに選択的に接続状態とされる。

【００３１】アドレス遷移検出回路ＡＴＤは、内部アド
レス信号Ｘ０〜ＸｉならびにＹ０〜Ｙｊをモニタし、こ
れらの内部アドレス信号の論理レベルが１ビットでも反
転されるとき、その出力信号ＡＴＤＯを一時的にハイレ
ベルとする。このアドレス遷移検出回路ＡＴＤの出力信
号ＡＴＤＯはタイミング発生回路ＴＧに供給され、これ
をもとにセンスアンプＳＡ等の動作を制御するための所
定の内部制御信号が選択的に形成される。

【００３２】共通データ線ＣＤは、ライトアンプＷＡの
出力端子に結合されるとともに、センスアンプＳＡの入
力端子に結合される。ライトアンプＷＡの入力端子はデ
ータ入力バッファＩＢの出力端子に結合され、センスア
ンプＳＡの出力端子はデータ出力バッファＯＢの入力端
子に結合される。データ入力バッファＩＢの入力端子と
データ出力バッファＯＢの出力端子は、データ入出力端
子ＤＩＯに共通結合される。センスアンプＳＡには、タ
イミング発生回路ＴＧから相補内部制御信号ＥＱ＊（こ
こで、例えば非反転内部制御信号ＥＱＴと反転内部制御
信号ＥＱＢとをあわせて相補内部制御信号ＥＱ＊のよう
に＊を付して表す。また、それが有効とされるとき選択
的にハイレベルとされるいわゆる非反転信号等について
はその名称の末尾にＴを付して表し、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号等
についてはその名称の末尾にＢを付して表す。以下同
様）及びＳＡＣ＊が供給される。

【００３３】データ入力バッファＩＢは、フラッシュメ
モリが書き込みモードで選択状態とされるとき、データ
入出力端子ＤＩＯを介して入力される書き込みデータを
取り込み、ライトアンプＷＡに伝達する。ライトアンプ
ＷＡは、データ入力バッファＩＢを介して伝達される書
き込みデータを所定の書き込み信号とし、共通データ線
ＣＤを介してメモリアレイＭＡＲＹの選択された１個の
メモリセルＭＣに書き込む。なお、ライトアンプＷＡか
ら共通データ線ＣＤを介して選択されたメモリセルに供
給される書き込み信号のハイレベルは、制御電圧ＶＰ３
つまり＋５Ｖとされ、そのロウレベルは接地電位ＶＳＳ
つまり０Ｖとされる。

【００３４】一方、センスアンプＳＡは、いわゆる電流
センス型のセンスアンプとされ、フラッシュメモリが読
み出しモードで選択状態とされるとき、相補内部制御信
号ＥＱ＊及びＳＡＣ＊に従って選択的に動作状態とされ
る。この動作状態において、センスアンプＳＡは、メモ
リアレイＭＡＲＹの選択された１個のメモリセルから共
通データ線ＣＤを介して電流信号として出力される読み
出し信号を、電圧信号に変換して増幅し、データ出力バ
ッファＯＢに伝達する。データ出力バッファＯＢは、セ
ンスアンプＳＡを介して伝達される読み出し信号をさら
に増幅して、データ入出力端子ＤＩＯから出力する。な
お、センスアンプＳＡの具体的な構成については、後で
詳細に説明する。

【００３５】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢとアドレス遷移検出回路ＡＴＤの出力信号ＡＴ
ＤＯとをもとに各種の内部制御信号を選択的に形成し、
フラッシュメモリの各回路に供給する。

【００３６】図３には、図１のフラッシュメモリに含ま
れるセンスアンプＳＡの第１の実施例の回路図が示さ
れ、図４には、その一実施例の信号波形図が示されてい
る。これらの図をもとに、この実施例のフラッシュメモ
リに含まれるセンスアンプＳＡの具体的な構成及び動作
ならびにその特徴について説明する。

【００３７】図３において、この実施例のセンスアンプ
ＳＡは、電源電圧ＶＣＣ（第１の電源電圧）と共通デー
タ線ＣＤとの間に直列形態に設けられるＰチャンネルＭ
ＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２を含
む。このうち、ＭＯＳＦＥＴＰ２のゲートは、そのドレ
インすなわち内部ノードｎｒに結合されるとともに、内
部ノードｎｒつまり共通データ線ＣＤに対するレベル判
定回路となるインバータＩ１の入力端子に結合される。
また、ＭＯＳＦＥＴＮ２のゲートは、ＰチャンネルＭＯ
ＳＦＥＴＰ３を介して電源電圧ＶＣＣに結合されるとと
もに、２個のＮチャンネルＭＯＳＦＥＴＮ３及びＮ５を
介して回路の接地電位に結合される。ＭＯＳＦＥＴＰ３
及びＮ３のゲートには、反転内部制御信号ＳＡＣＢが供
給され、ＭＯＳＦＥＴＮ５のゲートは共通データ線ＣＤ
に結合される。ここで、反転内部制御信号ＳＡＣＢは、
図４に示されるように、チップイネーブル信号ＣＥＢが
ロウレベルとされることでフラッシュメモリが選択状態
とされるとき、所定のタイミングで電源電圧ＶＣＣのよ
うなロウレベルとされる。言うまでもなく、非反転内部
制御信号ＳＡＣＴは、反転内部制御信号ＳＡＣＢがハイ
レベルとされるときロウレベルとされ、ロウレベルとさ
れるときハイレベルとされる。

【００３８】これにより、ＭＯＳＦＥＴＰ３は、フラッ
シュメモリが選択状態とされ反転内部制御信号ＳＡＣＢ
がロウレベルとされるとき選択的にオン状態となり、Ｍ
ＯＳＦＥＴＮ２をオン状態とする。このとき、ＭＯＳＦ
ＥＴＰ２は、反転内部制御信号ＳＡＣＢのロウレベルを
受けてオン状態とされる。したがって、メモリアレイＭ
ＡＲＹの選択されたメモリセルには、これらのＭＯＳＦ
ＥＴＰ２及びＮ２から共通データ線ＣＤを介して所定の
読み出し電流ｉ１が供給される。フラッシュメモリが非
選択状態とされ反転内部制御信号ＳＡＣＢがハイレベル
とされるとき、センスアンプＳＡでは、ＭＯＳＦＥＴＰ
２及びＰ３がオフ状態となり、ＭＯＳＦＥＴＮ３がオン
状態となる。したがって、ＭＯＳＦＥＴＮ２もオフ状態
となり、共通データ線ＣＤはいわゆるフローティング状
態とされる。

【００３９】ところで、この実施例のセンスアンプＳＡ
は、インバータＩ１の入力端子及び出力端子間に設けら
れ一対のＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネ
ルＭＯＳＦＥＴＮ１からなる相補スイッチを含む。この
相補スイッチを構成するＭＯＳＦＥＴＰ１のゲートに
は、反転内部制御信号ＥＱＢが供給され、ＭＯＳＦＥＴ
Ｎ１のゲートには、非反転内部制御信号ＥＱＴが供給さ
れる。ここで、反転内部制御信号ＥＱＢは、図４に示さ
れるように、チップイネーブル信号ＣＥＢの立ち下がり
を受けてフラッシュメモリが選択状態とされるとき、あ
るいは内部アドレス信号Ｘ０〜Ｘｉ又はＹ０〜Ｙｊが１
ビットでも変化されることでアドレス遷移検出回路ＡＴ
Ｄの出力信号ＡＴＤＯがハイレベルとされるとき、言い
換えるならばセンスアンプＳＡによる読み出し信号の増
幅動作が行われる当初において一時的にロウレベルとさ
れる。言うまでもなく、非反転内部制御信号ＥＱＴは、
反転内部制御信号ＥＱＢがロウレベルとされるときハイ
レベルとされ、ハイレベルとされるときロウレベルとさ
れる。

【００４０】これにより、ＭＯＳＦＥＴＰ１及びＮ１
は、反転内部制御信号ＥＱＢがロウレベルとされ非反転
内部制御信号ＥＱＴがハイレベルとされるとき、言い換
えるならばセンスアンプＳＡによる読み出し信号の増幅
動作が行われる当初において一時的にオン状態となり、
インバータＩ１の入力端子及び出力端子を短絡して、内
部ノードｎｒの電位をインバータＩ１の論理スレッシホ
ルドレベルＶＲとする。前述のように、反転内部制御信
号ＥＱＢがロウレベルとされ非反転内部制御信号ＥＱＴ
がハイレベルとされるとき、反転内部制御信号ＳＡＣＢ
はロウレベルとされ、ＭＯＳＦＥＴＮ２はオン状態とさ
れる。この結果、共通データ線ＣＤとメモリアレイＭＡ
ＲＹの選択されたビット線Ｂ０〜Ｂｎが、上記論理スレ
ッシホルドレベルＶＲにイコライズされるものとなる。

【００４１】センスアンプＳＡは、さらに、電源電圧Ｖ
ＣＣと共通データ線ＣＤとの間に直列形態に設けられる
ＮチャンネルＭＯＳＦＥＴＮ８（第１のプリチャージＭ
ＯＳＦＥＴ）及びＮ９と、これらのＭＯＳＦＥＴと並列
形態に設けられるもう１個のＮチャンネルＭＯＳＦＥＴ
Ｎ７（第２のプリチャージＭＯＳＦＥＴ）とを含む。こ
のうち、ＭＯＳＦＥＴＮ９のゲートには、非反転内部制
御信号ＥＱＴが供給される。また、ＭＯＳＦＥＴＮ８の
ゲートは、ＰチャンネルＭＯＳＦＥＴＰ４を介して電源
電圧ＶＣＣに結合されるとともに、２個のＮチャンネル
ＭＯＳＦＥＴＮ４及びＮ６を介して回路の接地電位に結
合される。ＭＯＳＦＥＴＰ４及びＮ４のゲートには、上
記反転内部制御信号ＳＡＣＢが供給され、ＭＯＳＦＥＴ
Ｎ５のゲートは共通データ線ＣＤに結合される。この実
施例において、ＭＯＳＦＥＴＮ８は、比較的大きなコン
ダクタンスを持つべく比較的大きなサイズをもって形成
され、ＭＯＳＦＥＴＮ７は、ＭＯＳＦＥＴＮ８に比較し
て小さなコンダクタンスを持つべく比較的小さなサイズ
をもって形成される。

【００４２】これらのことから、ＭＯＳＦＥＴＰ４は、
フラッシュメモリが選択状態とされ反転内部制御信号Ｓ
ＡＣＢがロウレベルとされるとき選択的にオン状態とな
り、ＭＯＳＦＥＴＮ７及びＮ８をオン状態とする。この
とき、ＭＯＳＦＥＴＮ９は、非反転内部制御信号ＥＱＴ
がハイレベルとされる期間だけ一時的にオン状態とさ
れ、これによってＭＯＳＦＥＴＮ８が実質的な有効状態
となる。この結果、共通データ線ＣＤには、非反転内部
制御信号ＥＱＴがハイレベルとされる期間だけ、言い換
えるならばセンスアンプＳＡによる読み出し信号の増幅
動作が行われる当初において、ＭＯＳＦＥＴＮ８を介す
る比較的大きなプリチャージ電流ｉ３とＭＯＳＦＥＴＮ
７を介する比較的小さなプリチャージ電流ｉ２とが同時
に供給される。前述のように、非反転内部制御信号ＥＱ
Ｔがハイレベルとされるとき、センスアンプＳＡではＭ
ＯＳＦＥＴＰ１及びＮ１による共通データ線ＣＤのイコ
ライズが行われる。したがって、共通データ線ＣＤの電
位は、直前の読み出し動作においてその電位がロウレベ
ルとされている場合でも、論理スレッシホルドレベルＶ
Ｒまで急速に上昇されるものとなる。

【００４３】所定の時間が経過し非反転内部制御信号Ｅ
ＱＴがロウレベルとされると、センスアンプＳＡでは、
ＭＯＳＦＥＴＮ９がオフ状態とされ、プリチャージＭＯ
ＳＦＥＴＮ８は無効状態とされる。したがって、共通デ
ータ線には、ＭＯＳＦＥＴＮ７を介する比較的小さなプ
リチャージ電流ｉ２が供給されるとともに、ＭＯＳＦＥ
ＴＰ２及びＮ２を介する読み出し電流ｉ１が供給され
る。このとき、ＭＯＳＦＥＴＰ１及びＮ１は、前述のよ
うに、反転内部制御信号ＥＱＢのハイレベルと非反転内
部制御信号ＥＱＴのロウレベルを受けてオフ状態とされ
る。このため、共通データ線ＣＤの電位は、メモリアレ
イＭＡＲＹの選択されたメモリセルが論理“０”のデー
タを保持するとき、プリチャージ電流ｉ２及び読み出し
電流ｉ１によってさらに上昇し、メモリアレイＭＡＲＹ
の選択されたメモリセルが論理“１”のデータを保持す
るとき、このメモリセルを介する引き抜き電流によって
徐々に低下する。共通データ線ＣＤのレベル変化は、レ
ベル判定回路となるインバータＩ１によって判定され、
その出力信号つまりはセンスアンプＳＡの出力信号ＳＡ
Ｏが選択的にロウレベル又はハイレベルとされる。

【００４４】ところで、メモリアレイＭＡＲＹの選択さ
れたメモリセルの保持データに従って共通データ線ＣＤ
の電位が選択的に変化されるとき、センスアンプＳＡで
は、前述のように、比較的小さなコンダクタンスを有す
るプリチャージＭＯＳＦＥＴＮ７のみがオン状態とされ
る。このため、直前の読み出し動作において共通データ
線ＣＤの電位がハイレベルとされている場合でも、メモ
リアレイＭＡＲＹの選択されたメモリセルによる共通デ
ータ線ＣＤの電位引き抜きは速やかに行われ、これによ
って論理“１”の記憶データの読み出し動作も高速化さ
れる。

【００４５】図５には、図１のフラッシュメモリに含ま
れるセンスアンプＳＡの第２の実施例の回路図が示され
ている。同図により、この発明が適用されたセンスアン
プのもう一つの実施例の具体的構成及び動作ならびにそ
の特徴について説明する。なお、この実施例のセンスア
ンプＳＡは、前記図２の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。

【００４６】図５において、この実施例のセンスアンプ
ＳＡは、Ｎチャンネル型の差動ＭＯＳＦＥＴＮＢ及びＮ
Ｃを含む。これらの差動ＭＯＳＦＥＴのドレインは、対
応するＰチャンネルＭＯＳＦＥＴＰ６及びＰ７を介して
電源電圧ＶＣＣに結合され、その共通結合されたソース
は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮＥを介して回
路の接地電位に結合される。ＭＯＳＦＥＴＮＣのゲート
は、内部ノードｎｒに結合され、ＭＯＳＦＥＴＮＢのゲ
ートは、ＰチャンネルＭＯＳＦＥＴＰ６ならびにＮチャ
ンネルＭＯＳＦＥＴＮＡ及びＮＤからなる定電圧発生回
路から所定の基準電位ＶＲが供給される。一方、ＭＯＳ
ＦＥＴＰ６のゲートは、そのドレインに共通結合された
後、ＭＯＳＦＥＴＰ７のゲートに結合される。また、駆
動ＭＯＳＦＥＴＮＥ及びＮＤのゲートには、非反転内部
制御信号ＳＡＣＴが供給される。これにより、ＭＯＳＦ
ＥＴＰ６及びＰ７は電流ミラー形態とされ、差動ＭＯＳ
ＦＥＴＮＢ及びＮＣに対するアクティブ負荷として作用
する。また、差動ＭＯＳＦＥＴＮＢ及びＮＣは、これら
の負荷ＭＯＳＦＥＴＰ６及びＰ７ならびに駆動ＭＯＳＦ
ＥＴＮＥとともに、非反転内部制御信号ＳＡＣＴがハイ
レベルとされることで選択的に動作状態とされかつ上記
基準電位ＶＲをその論理スレッシホルドレベルとするレ
ベル判定回路を構成する。

【００４７】差動ＭＯＳＦＥＴＮＢ及びＮＣを中心とす
るレベル判定回路の反転出力信号すなわちＭＯＳＦＥＴ
ＮＣ及びＰ７の共通結合されたドレイン電位は、インバ
ータＩ２によって反転された後、センスアンプＳＡの出
力信号ＳＡＯとなる。一方、レベル判定回路の反転入力
端子すなわちＭＯＳＦＥＴＮＢのゲートとその非反転入
力端子すなわちＭＯＳＦＥＴＮＣのゲートつまり内部ノ
ードｎｒとの間には、ＰチャンネルＭＯＳＦＥＴＰ１及
びＮ１からなる相補スイッチが設けられる。このうち、
ＭＯＳＦＥＴＰ１のゲートには反転内部制御信号ＥＱＢ
が供給され、ＭＯＳＦＥＴＮ１のゲートには非反転内部
制御信号ＥＱＴが供給される。ＭＯＳＦＥＴＰ１及びＮ
１は、反転内部制御信号ＥＱＢがロウレベルとされ非反
転内部制御信号ＥＱＴがハイレベルとされることで、言
い換えるならばセンスアンプＳＡよる読み出し信号の増
幅動作が行われる当初において一時的にオン状態とな
り、内部ノードｎｒつまりは共通データ線ＣＤの電位を
基準電位ＶＲつまりは差動ＭＯＳＦＥＴＮＢ及びＮＣを
中心とするレベル判定回路の論理スレッシホルドレベル
にイコライズする。この結果、この実施例のセンスアン
プＳＡにおいても、前記図３の実施例と同様な効果を得
ることができるものとなる。

【００４８】以上の実施例に示されるように、この発明
を電流センス型のセンスアンプを備えるフラッシュメモ
リ等の半導体記憶装置に適用することで、次のような作
用効果を得ることができる。すなわち、 （１）電流センス型のセンスアンプを備えるフラッシュ
メモリ等において、共通データ線を、読み出し動作が開
始される当初、センスアンプのレベル判定回路の論理ス
レッシホルドレベルにイコライズすることで、レベル判
定回路による読み出し信号のレベル判定動作を安定化で
きるという効果が得られる。

【００４９】（２）上記（１）項において、共通データ
線のプリチャージを、比較的大きなコンダクタンスを有
し共通データ線のイコライズが行われる間一時的に有効
とされる第１のプリチャージＭＯＳＦＥＴと、比較的小
さなコンダクタンスを有し読み出し信号の増幅動作が行
われる間定常的に有効とされる第２のプリチャージＭＯ
ＳＦＥＴとにより行うことで、選択されたメモリセルの
読み出し信号による共通データ線のレベル変化に影響を
与えることなく、共通データ線のプリチャージを高速化
できるという効果が得られる。 （３）上記（１）項及び（２）項により、読み出し信号
の論理レベルの如何にかかわらず、センスアンプのレベ
ル判定回路による読み出し信号のレベル判定動作を高速
化できるという効果が得られる。 （４）上記（１）項〜（３）項により、フラッシュメモ
リの読み出し動作を高速化し、そのアクセスタイムの高
速化を推進できるという効果が得られる。

【００５０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、フラッシュメモリは、メモリアレイ
ＭＡＲＹを構成するすべてのメモリセルの記憶データを
一斉に消去するためのチップ消去モードを備えることが
できる。また、フラッシュメモリは、複数ビットの記憶
データを同時に入力又は出力するいわゆる多ビット構成
を採ることができるし、そのブロック構成や電源電圧及
び制御電圧の極性及び絶対値ならびに組み合わせ等は、
種々の実施形態を採りうる。

【００５１】図２において、メモリアレイＭＡＲＹは、
複数のサブメモリアレイに分割することができる。ま
た、ＹスイッチＹＳは、ＰチャンネルＭＯＳＦＥＴ及び
ＮチャンネルＭＯＳＦＥＴが並列結合されてなる相補ス
イッチにより構成することができる。図５において、内
部ノードｎｒに対するレベル判定回路は、図６に例示さ
れるように、Ｐチャンネル型の差動ＭＯＳＦＥＴＰＢ及
びＰＣを中心に構成することができる。この場合、レベ
ル判定回路の反転入力端子すなわちＭＯＳＦＥＴＰＢの
ゲートに基準電位ＶＲを与えるための定電圧発生回路
は、ＰチャンネルＭＯＳＦＥＴＰ８及びＰＡならびにＮ
チャンネルＭＯＳＦＥＴＮＧにより構成する必要があ
る。図３ならびに図５及び図６において、読み出し電流
ｉ１を充分な値に設定できる場合、比較的小さなコンダ
クタンスを有するプリチャージＭＯＳＦＥＴＰ７を省略
することができる。さらに、図２に示されるメモリアレ
イＭＡＲＹや図３，図５及び図６に示されるセンスアン
プＳＡの具体的構成ならびにＭＯＳＦＥＴの導電型等
は、種々の実施形態を採りうる。

【００５２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、同様なセンスアン
プを備えるＥＰＲＯＭ及びＥＥＰＲＯＭ等の各種メモリ
集積回路やこれらのメモリ集積回路を内蔵するマイクロ
コンピュータ等の論理集積回路装置にも適用できる。こ
の発明は、少なくとも電流センス型のセンスアンプを備
える半導体記憶装置ならびにこのような半導体記憶装置
を内蔵する半導体装置に広く適用できる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電流センス型のセンスアン
プを備えるフラッシュメモリ等において、共通データ線
を、読み出し動作が開始される当初、センスアンプのレ
ベル判定回路の論理スレッシホルドレベルにイコライズ
するとともに、共通データ線のプリチャージを、比較的
大きなコンダクタンスを有しかつ共通データ線のイコラ
イズが行われる間一時的に有効とされる第１のプリチャ
ージＭＯＳＦＥＴと、比較的小さなコンダクタンスを有
しかつ読み出し信号の増幅動作が行われる間定常的に有
効とされる第２のプリチャージＭＯＳＦＥＴとにより行
うことで、読み出し信号の論理レベルの如何にかかわら
ず、センスアンプのレベル判定回路による読み出し信号
のレベル判定動作を高速化することができる。この結
果、フラッシュメモリの読み出し動作を高速化し、その
アクセスタイムの高速化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イ及びＹスイッチの一実施例を示す回路図である。

【図３】図１のフラッシュメモリに含まれるセンスアン
プの第１の実施例を示す回路図である。

【図４】図３のセンスアンプの一実施例を示す信号波形
図である。

【図５】図１のフラッシュメモリに含まれるセンスアン
プの第２の実施例を示す回路図である。

【図６】図１のフラッシュメモリに含まれるセンスアン
プの第３の実施例を示す回路図である。

【図７】従来のフラッシュメモリに含まれるセンスアン
プの一例を示す回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＳ・・・ソ
ーススイッチ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙア
ドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＡＴ
Ｄ・・・アドレス遷移検出回路、ＷＡ・・・ライトアン
プ、ＳＡ・・・センスアンプ、ＩＢ・・・データ入力バ
ッファ、ＯＢ・・・データ出力バッファ、ＴＧ・・・タ
イミング発生回路。ＭＣ・・・不揮発性メモリセル、Ｗ
０〜Ｗｍ・・・ワード線、Ｂ０〜Ｂｎ・・・ビット線、
ＳＬ・・・ソース線。Ｐ１〜ＰＣ・・・ＰチャンネルＭ
ＯＳＦＥＴ、Ｎ１〜ＮＳ・・・ＮチャンネルＭＯＳＦＥ
Ｔ、Ｉ１〜Ｉ２・・・インバータ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 直交して配置されるワード線及びビット
   線ならびにこれらのワード線及びビット線の交点に格子
   状に配置される不揮発性メモリセルを含むメモリアレイ
   と、指定される上記ビット線が選択的に接続状態とされ
   る共通データ線と、第１の電源電圧と上記共通データ線
   との間に設けられ読み出し信号の増幅動作が行われる当
   初一時的に有効とされる第１のプリチャージＭＯＳＦＥ
   Ｔを含むセンスアンプとを具備することを特徴とする半
   導体記憶装置。
2. 【請求項２】 上記第１のプリチャージＭＯＳＦＥＴ
   は、比較的大きなコンダクタンスを有するものであっ
   て、上記センスアンプは、比較的小さなコンダクタンス
   を有しかつ読み出し信号の増幅動作が行われる間定常的
   に有効とされる第２のプリチャージＭＯＳＦＥＴを含む
   ものであることを特徴とする請求項１の半導体記憶装
   置。
3. 【請求項３】 上記共通データ線は、読み出し信号の増
   幅動作が行われる当初一時的に所定レベルにイコライズ
   されるものであって、上記第１のプリチャージＭＯＳＦ
   ＥＴは、上記共通データ線がイコライズされる間有効と
   されるものであることを特徴とする請求項１又は請求項
   ２の半導体記憶装置。
4. 【請求項４】 上記センスアンプは、上記共通データ線
   のレベルを判定するレベル判定回路を含むものであっ
   て、上記共通データ線のイコライズレベルは、上記レベ
   ル判定回路の論理スレッシホルドレベルとされるもので
   あることを特徴とする請求項１，請求項２又は請求項３
   の半導体記憶装置。
5. 【請求項５】 上記半導体記憶装置は、アドレス遷移検
   出回路を具備するフラッシュメモリであって、上記読み
   出し信号の増幅動作は、上記アドレス遷移検出回路の出
   力信号に従っても選択的に開始されるものであることを
   特徴とする請求項１，請求項２，請求項３又は請求項４
   の半導体記憶装置。