JPH06309886A - 不揮発性半導体記憶装置及びその使用方法 - Google Patents

Abstract

(57)【要約】 【目的】 電気的に書き換えが可能な不揮発性半導体記
憶装置において、ビット単位での書き換え及びブロック
単位での書き換えの両方を可能とする。 【構成】 マトリクス状のメモリセルＭＢＬＫ、列デコ
ーダ、行デコーダ、マルチプレクサＭＰＸ、データ入力
バッファＤＩＢ、センスアンプＳＡＭＰ、メモリセルソ
ース線制御回路ＡＳＣＮＴ等を有しており、消去時、例
えば、選択したワード線ＷＬ０に１２Ｖ、メモリセルソ
ース線ＡＳに５Ｖ、選択したビット線ＢＬ０に０Ｖを印
加することにより、ビット単位での消去を行い、例え
ば、選択したワード線ＷＬ０に８Ｖ、ビット線、メモリ
セルソース線ＡＳ及び基板に−１０Ｖを印加することに
より、ワード線単位若しくはブロック単位での消去を行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書き換えが可
能で且つ不揮発性を有する半導体記憶装置及びその使用
方法に関するものである。

【０００２】

【従来の技術】文献１： "SINGLE TRANSISTOR ELECTRIC
ALLY PROGRAMMABLE MEMORY DEVICE AND METHOD" United States Patent No. 4,698,787 (Oct. 6, 1987) 文献２： "FLASH EEPROM ARRAY WITH NEGATIVE GATE VO
LTAGE ERASE OPERATION" United States Patent No. 5,077,691 (Dec. 31, 1991) 文献３：「不揮発性半導体記憶装置」 公開特許公報 平３−２１９４９６号 文献４： "CIRCUIT AND METHOD FOR ERASING EEPROM ME
MORY ARRAYS TO PREVENT OVER-ERASED CELLS" United States Patent No. 5,122,985 (Jun. 16, 1992) 文献５： "A NOVEL CELL STRUCTURE SUITABLE FOR A 3
VOLT OPERATION, SECTOR ERASE FLASH MEMORY" IEDM 92-599-602

【０００３】不揮発性半導体記憶装置としては、紫外線
消去型のＥＰＲＯＭ（Erasable andProgrammable Read
Only Memory）や、電気的に書き込み及び消去（以下、
「電気的書き換え」と称する。）が可能なＥＥＰＲＯＭ
（Electrically Erasable and Programmable Read Only
Memory ）が従来から知られているが、近年、電気的に
一括消去を行うＥＥＰＲＯＭが開発されている。

【０００４】即ち、ＥＰＲＯＭは、紫外線でのみメモリ
セルの記憶データの消去が可能で、電気的な消去を行え
ないので、パッケージとして透明な窓付きパッケージを
必要とし、更に、システムの基板実装後に書き換えを行
う為には一旦取り外す必要があるという不便があった。
一方、ＥＥＰＲＯＭはシステム内で電気的に書き換えが
できるようになっているが、一般的に、メモリセルにお
いて選択分離用のトランジスタ乃至チャネル領域を必要
とするためにメモリセル面積がＥＰＲＯＭに比べ２倍程
度大きくなってしまうという問題があった。そこで、こ
れらの問題を解決するために、電気的に消去が可能で且
つメモリセル面積がＥＰＲＯＭとほぼ同等である一括消
去型のＥＥＰＲＯＭが開発された。

【０００５】一括消去型のＥＥＰＲＯＭとして初期に提
案されたものとしては、例えば、文献１に示すものがあ
る。この文献１には、フローティングゲートを有する単
一のメモリトランジスタでもって、電気的に書き込み及
び消去を行う方法及びデバイス構造が開示されている。
即ち、消去時、メモリセルのソース端子に１０〜２０Ｖ
の高電圧を印加し、制御ゲート端子に接地電位を印加す
ることにより、フローティングゲートとソース端子との
間の薄い絶縁膜中に高電界を発生させ、ファーラー−ノ
ードハイムトンネリング（以下、「ＦＮ注入」と称す
る。）により電子をフローティングゲートから放出さ
せ、これにより、制御ゲートから見たメモリセルのしき
い値電圧を低くする。一方、書き込み時には、メモリセ
ルのドレイン端子に５〜１０Ｖの電圧を印加し、制御ゲ
ートに１０〜１５Ｖの高電圧を印加し、ソースを接地す
ることにより、ドレイン−ソース間の基板表面に強い反
転領域を生じ、ホットエレクトロンが発生することによ
り、フローティングゲートに電子を注入（以下、「ＨＥ
注入」と称する。）し、これにより、メモリセルのしき
い値電圧を高くする。

【０００６】また、文献２には、書き込みは文献１と同
じであるが、消去時、制御ゲートに−１２〜−１７Ｖ程
度の負電圧を印加し、ソースを接地することにより、フ
ローティングゲートからＦＮ注入により電子を引き抜く
方法が開示されている。この方法では、文献１の方式に
比べて、消去時、ソースに高電圧を印加しないことによ
り、消去時にソースより生じていたリーク電流を少なく
し、また、正の高電圧を発生する手間を少なくしたこと
と制御ゲートを列線に接続してデコードを行うこととに
より、負電圧の印加の有無を列線単位で切り換え可能と
し、これにより、一括消去ではなく選択された列線単位
での消去を可能とした点で改良されている。

【０００７】また、文献３では、文献２に示す方式に加
えて、消去時、制御ゲートに−７Ｖ程度の負電圧を印加
し、ソースを接地し、ドレインに５Ｖ程度乃至０Ｖの電
圧を印加することにより、ＦＮ注入によるビット単位で
の消去を行えるようにし、また、書き込み時、制御ゲー
トに１０Ｖ程度の高電圧、ソースに４Ｖ程度の電圧を印
加し、ドレインを０Ｖ乃至開放状態とすることにより、
ＨＥ注入によるビット単位での書き込みを行えるように
している。

【０００８】以上の文献に開示された方式においては、
全て、書き込みにＨＥ注入を利用し、消去には、印加電
圧は異なるが、ＦＮ注入を利用している。

【０００９】他方、特願平４ー１３１４９１号又は文献
５には、消去時、制御ゲートに７〜１０Ｖ程度の高電圧
を印加し、基板並びにドレイン及びソースに−７〜−１
０Ｖ程度の負電圧を印加することにより、ＦＮ注入によ
る基板表面からフローティングゲートへの電子注入を行
い、メモリセルのしきい値電圧を高くする方式が開示さ
れている。この方式の場合、列線単位での消去が可能と
なる。また、書き込み時には、制御ゲートに−６〜−１
０Ｖ程度の負電圧を印加し、ドレインに５Ｖ程度乃至０
Ｖの電圧を印加することにより、ＦＮ注入によるフロー
ティングゲートからドレインへの電子の引き抜きを行
う。そして、ドレインを行線と接続することによりビッ
ト単位での書き込みが可能である。この方式において
は、単一のメモリトランジスタでもって消去及び書き込
みの両方にＦＮ注入を利用するという特徴がある。

【００１０】

【発明が解決しようとする課題】一般に、書き込み乃至
消去にＦＮ注入を利用する利点は、フローティングゲー
トへの電子の注入又は放出に当り、メモリセルのドレイ
ン−ソース間に大きな電流を流す必要性がなく、また、
ＦＮ注入に必要とする電流が少ないために、書き換え時
において低消費電力になり、更に、高電圧や負電圧が必
要とされる場合でも、その為の外部電源端子を設ける必
要がなく、記憶装置内部に設けた昇圧回路（チャージポ
ンプ回路）により供給が可能となる点である。一方、欠
点としては、書き換え速度がＨＥ注入に比べて遅くなる
（例えば、ＨＥ注入が１ビット当たり約１０μｓである
のに対し、ＦＮ注入では約１ｍｓかかる。）点である。
逆に、ＨＥ注入においては、書き込み乃至消去に要する
時間は比較的短いが、注入時においてメモリセルのドレ
イン−ソース間に大きな電流を流す必要があるため、消
費電流が大きくなるという欠点がある（例えば、ＨＥ注
入でのドレイン−ソース間の電流が１ビットにつき約１
ｍＡであるのに対し、ＦＮ注入のそれは約１μＡ以下で
ある。）。

【００１１】そこで、本発明の目的は、ＦＮ注入による
書き換えの利点とＨＥ注入による書き換えの利点の両方
を具備することにより、従来技術の欠点を解消し、列線
単位での書き換えを低消費電力で行え且つビット単位で
の書き換えを高速に行うことのできる不揮発性半導体記
憶装置及びその使用方法を提供することである。

【００１２】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、電気的に書き換えが可能な不揮発
性半導体記憶装置において、半導体基板上に行列状に配
置された複数のメモリセルと、これらの複数のメモリセ
ルに電気的に接続された複数の行線と、前記複数のメモ
リセルに電気的に接続された複数の列線と、前記複数の
メモリセルに電気的に接続された少なくとも１本のメモ
リセルソース線と、少なくとも１個の電源電圧入力端子
と、少なくとも１個の接地電圧入力端子と、アドレスバ
ッファ回路と、行デコード回路と、列デコード回路と、
データ線と、前記行デコード回路を制御入力とし、前記
データ線と前記複数の行線とに接続されたマルチプレク
サ回路と、前記データ線を出力とするデータ入力回路
と、前記データ線を入力とするセンスアンプ回路と、出
力データ回路と、前記メモリセルソース線に接続された
メモリセルソース線制御回路とを有する。

【００１３】本発明の好ましい態様においては、前記複
数のメモリセルの各々が、フローティングゲートを有す
るＭＯＳトランジスタで構成されている。

【００１４】また、本発明の不揮発性半導体記憶装置の
使用方法では、前記複数のメモリセルのうちの選択され
たメモリセルの書き込み時において、前記複数の列線に
接続された前記列デコード回路の出力を、選択された列
線において、読みだし時とは接地電圧に対し逆極性の電
圧とし、前記複数の行線のうちの選択された行線の電圧
を、前記データ入力回路からのデータ値に対応した読み
だし時と同極性の電圧とし、前記メモリセルソース線制
御回路の出力を電気的な開放状態又は接地電圧近傍の電
圧とする。

【００１５】また、本発明の不揮発性半導体記憶装置の
使用方法では、前記複数のメモリセルのうちの選択され
たメモリセルの消去時において、前記複数の列線に接続
された前記列デコード回路の出力を、選択された列線に
おいて、読みだし時と同極性で且つ電源電圧近傍か又は
それより高い電圧とし、前記複数の行線のうちの選択さ
れた行線の電圧を前記複数のメモリセル近傍の基板電圧
と実質的に同じ電圧とし、前記メモリセルソース線制御
回路の出力を前記基板電圧と実質的に同じ電圧とする。

【００１６】また、本発明の別の態様による不揮発性半
導体記憶装置の使用方法では、前記複数のメモリセルの
うちの選択されたメモリセルの消去時において、前記複
数の列線に接続された前記列デコード回路の出力を、選
択された列線において、読みだし時と同極性で且つ電源
電圧近傍か又はそれより高い電圧とし、前記複数の行線
のうちの選択された行線の電圧を、前記データ入力回路
からのデータ値に対応した読みだし時と同極性の電圧と
し、前記メモリセルソース線制御回路の出力を電源電圧
近傍か又はそれより高い電圧とする。

【００１７】この場合、好ましくは、前記複数のメモリ
セルのうちの選択されたメモリセルの消去時において、
前記複数の行線のうちの選択されていない行線の電圧を
電源電圧近傍か又はそれより低い電圧とする。

【００１８】

【作用】本発明においては、書き換え時、特に、消去時
においてＦＮ注入とＨＥ注入の両方を利用することがで
き、この結果、ビット単位での読みだし及び書き込み、
ビット単位での消去並びに列線単位（又はセクター単位
若しくはブロック単位）での消去が可能となる。

【００１９】

【実施例】以下、本発明を実施例につき図面を参照して
説明する。

【００２０】図１及び図２に本発明の一実施例によるＢ
ＥＲＯＭを示す。なお、図１はＢＥＲＯＭの回路構成の
左半図を、図２は右半図を夫々示す。

【００２１】本実施例によるＢＥＲＯＭは、外部よりア
ドレスを入力するアドレス入力端子Ａ０、Ａ１、Ａ２、
Ａ３（図１）と、入力データを入力するデータ入力端子
ＤＩＮ（図２）と、出力データを出力する出力端子ＤＯ
（図２）を有している。また、ＢＥＲＯＭは、図１に示
すように、アドレスバッファＡＤＢ１、ＡＤＢ２、ＡＤ
Ｂ３、ＡＤＢ４と、デコーダＤＥＣ１、ＤＥＣ２、ＤＥ
Ｃ３、ＤＥＣ４からなる列デコーダＲＤＥＣと、デコー
ダＤＥＣ６、ＤＥＣ７、ＤＥＣ８、ＤＥＣ９からなる行
デコーダＣＤＥＣと、図２に示すように、メモリセルＭ
Ｃ１、ＭＣ２、…、ＭＣ１６からなるメモリブロックＭ
ＢＬＫと、マルチプレクサＭＰＸと、データ入力バッフ
ァＤＩＢと、センスアンプ回路ＳＡＭＰと、出力バッフ
ァ回路ＤＢＦと、図１に示すように、チャージポンプ回
路ＰＣＰ及びＮＣＰと、正高電圧制御回路ＨＶＣＮＴ
と、負電圧制御回路ＮＶＣＮＴと、図２に示すように、
メモリセルソース線電圧制御回路ＡＳＣＮＴと、ビット
線電圧制御回路ＢＬＣＮＴと、ビット線負荷回路ＢＬＬ
Ｄと、発振器ＯＳＣ１（図１）、ＯＳＣ２（図２）及び
ＯＳＣ３（図１）と、その他の論理回路よりなる。更
に、全体の電源として外部より正の電源（例えば５Ｖ）
が端子ＶＤＤより供給され、接地電圧が端子ＶＳＳより
供給されている。

【００２２】図１に示すように、アドレス端子Ａ０はア
ドレスパッファＡＤＢ１の入力に、アドレス端子Ａ１は
アドレスパッファＡＤＢ２の入力に、アドレス端子Ａ２
はアドレスパッファＡＤＢ３の入力に、アドレス端子Ａ
３はアドレスパッファＡＤＢ４の入力に夫々接続されて
いる。また、アドレスバッファＡＤＢ１の出力ＡＸ０及
びＡＸ０Ｂ並びにアドレスバッファＡＤＢ２の出力ＡＸ
１及びＡＸ１Ｂは列デコーダＲＤＥＣの論理積の反転ゲ
ート（以下、「非論理積ゲート」と称する。）の入力に
接続され、アドレスバッファＡＤＢ３の出力ＡＹ０及び
ＡＹ０Ｂ並びにアドレスバッファＡＤＢ４の出力ＡＹ１
及びＡＹ１Ｂは行デコーダＣＤＥＣの非論理積ゲートの
入力に接続されている。

【００２３】列デコーダＲＤＥＣは、ＤＥＣ１、ＤＥＣ
２、ＤＥＣ３、ＤＥＣ４の４つのデコード回路からな
り、各デコード回路の構成は同じになっている。ＤＥＣ
１は、アドレスバッファＡＤＢ１、ＡＤＢ２の出力を入
力とする２入力非論理積ゲートＮＤ１と、２つの２入力
論理和の反転ゲート（以下、「非論理和ゲート」と称す
る。）ＮＲ１、ＮＲ２と、インバータＩＶ１と、正高電
圧スイッチ回路ＨＶＳＷ１と、負電圧スイッチ回路ＮＶ
ＳＷ１とからなり、非論理積ゲートＮＤ１の出力Ｎ１が
非論理和ゲートＮＲ１、ＮＲ２の１入力となり、非論理
和ゲートＮＲ１の他入力としてＥＲＳＢ１が、非論理和
ゲートＮＲ２の他入力としてＣＬＫ１が夫々入力され
る。非論理和ゲートＮＲ１の出力Ｎ２はインバータＩＶ
１の入力に、インバータＩＶ１の出力Ｎ３は正高電圧ス
イッチ回路ＨＶＳＷ１の１入力に夫々接続され、非論理
和ゲートＮＲ２の出力Ｎ４は負電圧スイッチ回路ＮＶＳ
Ｗ１の１入力に接続されている。

【００２４】正高電圧スイッチ回路ＨＶＳＷ１はＮ３、
高電圧信号ＶＰＰ１、ＷＥＬ１及びＩＳＯ１を入力と
し、出力はメモリブロックＭＢＬＫの列線（ワード線）
に接続されている。負電圧スイッチ回路ＮＶＳＷ１はＮ
４、ＷＥＬ２及び負電圧信号ＶＰＮ１を入力とし、出力
は、正高電圧スイッチ回路ＨＶＳＷ１の出力と同じ列線
に接続されている。

【００２５】ＤＥＣ２、ＤＥＣ３、ＤＥＣ４はＤＥＣ１
と同じ回路であるが、非論理積ゲートの入力の組み合わ
せ及び出力される列線が各々異なっている。

【００２６】行デコーダＣＤＥＣは、ＤＥＣ５、ＤＥＣ
６、ＤＥＣ７、ＤＥＣ８の４つのデコード回路からな
り、各デコード回路の構成は同じになっている。ＤＥＣ
５は、アドレスバッファＡＤＢ３、ＡＤＢ４の出力を入
力とする２入力非論理積ゲートＮＤ２と、２つの２入力
非論理和ゲートＮＲ６、ＮＲ７と、インバータＩＶ６
と、正高電圧スイッチ回路ＨＶＳＷ２と、負電圧スイッ
チ回路ＮＶＳＷ３とからなり、非論理積ゲートＮＤ２の
出力Ｎ５が非論理和ゲートＮＲ６、ＮＲ７の１入力とな
り、非論理和ゲートＮＲ６の他入力としてＮ１８が、非
論理和ゲートＮＲ２の他入力としてＣＬＫ３が夫々入力
される。非論理和ゲートＮＲ６の出力Ｎ１５はインバー
タＩＶ６の入力に、インバータＩＶ６の出力Ｎ１６は正
高電圧スイッチ回路ＨＶＳＷ２の１入力に、非論理和ゲ
ートＮＲ７の出力Ｎ１７は負電圧スイッチ回路ＮＶＳＷ
３の１入力に夫々接続されている。

【００２７】正高電圧スイッチ回路ＨＶＳＷ２はＮ１
６、高電圧信号ＶＰＰ１、ＷＥＬ５及びＩＳＯ３を入力
とし、出力は行線選択信号線Ｃ１に接続されている。負
電圧スイッチ回路ＮＶＳＷ３はＮ１７、ＷＥＬ６及び負
電圧信号ＶＰＮ１を入力とし、出力は、正高電圧スイッ
チ回路ＨＶＳＷ２の出力と同じ行線選択信号線に接続さ
れている。

【００２８】ＤＥＣ６、ＤＥＣ７、ＤＥＣ８はＤＥＣ５
と同じ回路であるが、非論理積ゲートの入力の組み合わ
せ及び出力される行線選択信号線が各々異なっている。

【００２９】図２に示すように、メモリブロックＭＢＬ
Ｋは、ＭＣ１、ＭＣ２、…、ＭＣ１６の１６個のメモリ
セルからなり、各メモリセルは、ドレイン端子、ソース
端子、制御ゲート端子及びフローティングゲートを有
し、更に、全てのメモリセルに共通の基板端子を有して
いる。各メモリセルは、例えば、半導体基板の表面領域
にドレイン領域及びソース領域を有し、これらのドレイ
ン領域とソース領域の間の半導体基板表面に薄い酸化膜
を有し、この薄い酸化膜の上に例えば多結晶シリコンか
らなるフローティングゲートを有し、このフローティン
グゲートの上に層間絶縁膜を介して例えば多結晶シリコ
ンからなる制御ゲートを有している。また、ドレイン領
域はドレイン端子に、ソース領域はソース端子に、制御
ゲートは制御ゲート端子に、基板は基板端子に夫々電気
的に接続されている。

【００３０】また、メモリセルＭＣ１、ＭＣ２、ＭＣ
３、ＭＣ４の制御ゲート端子は列線ＷＬ０に、メモリセ
ルＭＣ５、ＭＣ６、ＭＣ７、ＭＣ８の制御ゲート端子は
列線ＷＬ１に、メモリセルＭＣ９、ＭＣ１０、ＭＣ１
１、ＭＣ１２の制御ゲート端子は列線ＷＬ２に、メモリ
セルＭＣ１３、ＭＣ２、ＭＣ３、ＭＣ４の制御ゲート端
子は列線ＷＬ４に接続され、メモリセルＭＣ１、ＭＣ
５、ＭＣ９、ＭＣ１３のドレイン端子は列線ＢＬ０に、
メモリセルＭＣ２、ＭＣ６、ＭＣ１０、ＭＣ１４のドレ
イン端子は列線ＢＬ１に、メモリセルＭＣ３、ＭＣ７、
ＭＣ１１、ＭＣ１５のドレイン端子は列線ＢＬ２に、メ
モリセルＭＣ４、ＭＣ８、ＭＣ１２、ＭＣ１６のドレイ
ン端子は列線ＢＬ３に接続されている。即ち、メモリセ
ルは、４列×４行の配列になっている。更に、メモリセ
ルＭＣ１、ＭＣ２、…、ＭＣ１６のソース端子は、共通
のメモリソース線ＡＳに接続され、また、メモリセルＭ
Ｃ１、ＭＣ２、…、ＭＣ１６の基板端子は基板電圧信号
線ＶＳＵＢに接続されている。

【００３１】マルチプレクサＭＰＸは、例えばＮチャネ
ルのエンハンスメント型ＭＯＳトランジスタＭ１、Ｍ
２、Ｍ３、Ｍ４を有し、トランジスタＭ１のドレインは
行線ＢＬ０に、ゲートは行選択信号線Ｃ１に夫々接続さ
れ、トランジスタＭ２のドレインは行線ＢＬ１に、ゲー
トは行選択信号線Ｃ２に夫々接続され、トランジスタＭ
３のドレインは行線ＢＬ２に、ゲートは行選択信号線Ｃ
３に夫々接続され、トランジスタＭ４のドレインは行線
ＢＬ３に、ゲートは行選択信号線Ｃ４に夫々接続されて
いる。また、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４の基
板は基板電圧信号線ＶＳＵＢに接続され、ソースは内部
データ線ＤＩＯに接続されている。

【００３２】データ入力バッファＤＩＢは、２入力非論
理和ゲートＮＲ４と、インバータＩＶ２、ＩＶ３、ＩＶ
４と、例えばＮチャネルエンハンスメント型ＭＯＳトラ
ンジスタＭ１０、Ｍ１１、Ｍ１２、Ｍ１３と、Ｐチャネ
ルエンハンスメント型ＭＯＳトランジスタＭ９、Ｍ１
４、Ｍ１５からなっている。そして、非論理和ゲートＮ
Ｒ４の入力の１端はデータ入力端子ＤＩＮに、他端はＷ
ＲＢに夫々接続され、非論理和ゲートＮＲ４の出力Ｎ６
はインバータＩＶ２の入力に接続され、インバータＩＶ
２の出力Ｎ７はインバータＩＶ３の入力及びトランジス
タＭ１２のゲート端子に夫々接続されている。また、イ
ンバータＩＶ３の出力Ｎ８はトランジスタＭ１３のゲー
ト端子に、トランジスタＭ１３のドレイン端子はＮ１０
に、Ｎ１０は、更に、トランジスタＭ１４のゲート端子
とトランジスタＭ１５のドレイン端子とトランジスタＭ
９のゲート端子とトランジスタＭ１０のゲート端子に接
続されている。一方、トランジスタＭ１２のドレイン端
子はＮ９に、Ｎ９は、更に、トランジスタＭ１４のドレ
イン端子とトランジスタＭ１５のゲート端子に接続され
ている。更に、トランジスタＭ１４、Ｍ１５、Ｍ９のソ
ース端子は高電圧信号線ＶＰＰ３に、トランジスタＭ１
４、Ｍ１５、Ｍ９の基板端子も同じ高電圧信号線ＶＰＰ
３に夫々接続され、トランジスタＭ１２、Ｍ１３、Ｍ１
１のソースは接地端子ＶＳＳに、トランジスタＭ１２、
Ｍ１３、Ｍ１０、Ｍ１１の基板端子も同じ接地端子ＶＳ
Ｓに夫々接続されている。また、インバータＩＶ４の入
力はＷＲＢに、インバータＩＶ４の出力ＷＲはトランジ
スタＭ１１のゲート端子に夫々接続され、トランジスタ
Ｍ１１のドレイン端子はＮ１９に、Ｎ１９はトランジス
タＭ１０のソース端子に、トランジスタＭ１０のドレイ
ン端子及びトランジスタＭ９のドレイン端子は内部デー
タ線ＤＩＯに夫々接続されている。

【００３３】メモリソース線電圧制御回路ＡＳＣＮＴ
は、インバータＩＶ５、ＩＶ６と、２入力非論理和ゲー
トＮＲ５と、２入力非論理積ゲートＮＤ３と、正高電圧
スイッチ回路ＨＶＳＷ４と、Ｎチャネルエンハンスメン
ト型ＭＯＳトランジスタＭ１７と、Ｐチャネルエンハン
スメント型ＭＯＳトランジスタＭ１６とからなってい
る。そして、インバータＩＶ６の入力はＰＲＧＢに、イ
ンバータＩＶ６の出力Ｎ１１は非論理和ゲートＮＲ５の
入力の一端に、非論理和ゲートＮＲ５の入力の他端はＥ
ＲＳＢ２に、非論理積ゲートＮＤ３の入力の一端はＰＲ
ＧＢに、他端はＥＲＳＢ２に夫々接続されている。ま
た、非論理和ゲートＮＲ５の出力Ｎ１２は正高電圧スイ
ッチ回路ＨＶＳＷ４の１入力に、非論理積ゲートＮＤ３
の出力Ｎ１４はインバータＩＶ５の入力に、インバータ
ＩＶ５の出力Ｎ１５はトランジスタＭ１７のゲート端子
に夫々接続されている。更に、正高電圧スイッチ回路Ｈ
ＶＳＷ４は高電圧信号ＶＰＰ２及びＮ１２を入力とし、
Ｎ１３を出力とし、Ｎ１３はトランジスタＭ１６のゲー
ト端子に接続されている。また、トランジスタＭ１６の
ソース端子はＶＰＰ２に、トランジスタＭ１６のドレイ
ン端子及びトランジスタＭ１７のドレイン端子はメモリ
ソース線ＡＳに夫々接続されている。更に、トランジス
タＭ１６の基板端子はＶＰＰ２に、トランジスタＭ１７
のソース端子及び基板端子は負電圧信号線ＶＰＮ２に夫
々接続されている。

【００３４】ビット線負荷回路ＢＬＬＤは、Ｎチャネル
エンハンスメント型ＭＯＳトランジスタＭ５、Ｍ６、Ｍ
７、Ｍ８からなり、トランジスタＭ５のドレイン端子は
列線（ビット線）ＢＬ０に、トランジスタＭ６のドレイ
ン端子は列線ＢＬ１に、トランジスタＭ７のドレイン端
子は列線ＢＬ２に、トランジスタＭ８のドレイン端子は
列線ＢＬ３に夫々接続され、トランジスタＭ５、Ｍ６、
Ｍ７、Ｍ８のゲート端子は共にビット消去信号線ＥＲ２
に接続され、トランジスタＭ５、Ｍ６、Ｍ７、Ｍ８のソ
ース端子は共にＢＤＩＳに接続され、トランジスタＭ
５、Ｍ６、Ｍ７、Ｍ８の基板端子は基板電圧信号線ＶＳ
ＵＢに接続されている。

【００３５】ビット線電圧制御回路ＢＬＣＮＴは、正高
電圧スイッチ回路ＨＶＳＷ３と負電圧スイッチ回路ＮＶ
ＳＷ２からなり、正高電圧スイッチ回路ＨＶＳＷ３の入
力はインバータＩＶ８の出力ＥＲ２Ｂ、ＷＥＬ３、ＩＳ
Ｏ２及び高電圧信号線ＶＰＰ３を入力とし、ＢＤＩＳを
出力としている。一方、負電圧スイッチ回路ＮＶＳＷ２
はＣＬＫ２、ＷＥＬ４及び負電圧信号線ＶＰＮ３を入力
とし、ＢＤＩＳを出力としている。

【００３６】図１に示すように、書き込み信号線ＰＲＧ
は、正高電圧チャージポンプ回路ＰＣＰと負電圧チャー
ジポンプ回路ＮＣＰの１入力、正高電圧制御回路ＨＶＣ
ＮＴと負電圧制御回路ＮＶＣＮＴの１入力、発振器ＯＳ
Ｃ１の入力、３入力非論理和ゲートＮＲ３（図２）の１
入力、２入力非論理和ゲートＮＲ９の１入力及びインバ
ータＩＶ７（図２）の入力に夫々接続されている。

【００３７】図１に示すように、ブロック消去信号線Ｅ
Ｒ１は、アドレスバッファＡＤＢ３、ＡＤＢ４の１入
力、正高電圧チャージポンプ回路ＰＣＰ、正高電圧制御
回路ＨＶＣＮＴ、負電圧制御回路ＮＶＣＮＴ、負電圧チ
ャージポンプ回路ＮＣＰ及び３入力非論理和ゲートＮＲ
３（図２）の１入力、２入力非論理和ゲートＮＲ８（図
１）、ＮＲ７（図２）の１入力並びに発振器ＯＳＣ２
（図２）、ＯＳＣ３（図１）の入力に夫々接続されてい
る。

【００３８】図１に示すように、ビット消去信号線ＥＲ
２は、正高電圧チャージポンプ回路ＰＣＰ、正高電圧制
御回路ＨＶＣＮＴ、負電圧制御回路ＮＶＣＮＴ及び３入
力非論理和ゲートＮＲ３（図２）の１入力、２入力非論
理和ゲートＮＲ９（図１）、ＮＲ７（図２）の１入力並
びにインバータＩＶ８（図２）の入力に夫々接続されて
いる。

【００３９】図２に示すように、３入力非論理和ゲート
ＮＲ３の出力ＷＲＢは非論理和ゲートＮＲ４の１入力及
びインバータＩＶ４の入力に、図１に示すように、非論
理和ゲートＮＲ８の出力ＥＲＳＢ１は非論理和ゲートＮ
Ｒ１の１入力に、非論理和ゲートＮＲ９の出力Ｎ１８は
非論理和ゲートＮＲ６の１入力に、図２に示すように、
非論理和ゲートＮＲ７の出力ＥＲＳＢ２は非論理和ゲー
トＮＲ５及び非論理積ゲートＮＤ３の１入力に夫々接続
され、図１に示すように、発振器ＯＳＣ１の出力ＣＬＫ
１は非論理和ゲートＮＲ２の１入力に、図２に示すよう
に、発振器ＯＳＣ２の出力ＣＬＫ２は負電圧スイッチ回
路ＮＶＳＷ２の入力に、図１に示すように、発振器ＯＳ
Ｃ３の出力ＣＬＫ３は非論理和ゲートＮＲ７の１入力に
接続されている。

【００４０】図１に示すように、正高電圧チャージポン
プ回路ＰＣＰは、書き込み信号線ＰＲＧ、ブロック消去
信号線ＥＲ１及びビット消去信号線ＥＲ２を入力、ＰＯ
ＵＴ１を出力とし、負電圧チャージポンプ回路ＮＣＰ
は、書き込み信号線ＰＲＧ及びブロック消去信号線ＥＲ
１を入力、ＰＯＵＴ２を出力とし、正高電圧制御回路Ｈ
ＶＣＮＴは、ＰＯＵＴ１、書き込み信号線ＰＲＧ、ブロ
ック消去信号線ＥＲ１及びビット消去信号線ＥＲ２を入
力、ＶＰＰ１、ＶＰＰ２、ＶＰＰ３、ＷＥＬ１、ＷＥＬ
２、ＷＥＬ３、ＷＥＬ４、ＷＥＬ５、ＷＥＬ６、ＩＳＯ
１、ＩＳＯ２及びＩＳＯ３を出力とし、負電圧制御回路
ＮＶＣＮＴは、ＰＯＵＴ２、書き込み信号線ＰＲＧ、ブ
ロック消去信号線ＥＲ１及びビット消去信号線ＥＲ２を
入力、ＶＰＮ１、ＶＰＮ２及びＶＳＵＢを出力としてい
る。図２に示すように、センスアンプ回路ＳＡＭＰは、
内部データ線ＤＩＯを入力、ＷＲＢを制御入力、ＳＯＵ
Ｔを出力とし、出力バッファＤＢＦは、ＳＯＵＴを入
力、ＷＲＢを制御入力、出力端子ＤＯを出力とする。

【００４１】次に、以上に説明したＢＥＲＯＭの動作を
説明する。

【００４２】本実施例のＢＥＲＯＭは、１６ビット（４
列×４行）のメモリセルに対して、データ幅１ビット
で、書き込み、第１の消去、第２の消去及び読み出しを
行う不揮発性半導体記憶装置である。そして、列線選択
用アドレスとしてＡ０及びＡ１があり、行線選択用アド
レスとしてＡ２及びＡ３がある。

【００４３】なお、図示のＢＥＳＴＲＯＭは、本発明の
主旨をより簡潔に示すための回路であり、本発明の技術
的思想の範囲内では、メモリセル数が１６ビット以上又
は以下であってよく、データ幅も１ビット以上であって
よく、アドレス数も４個以上又は以下であってよい。

【００４４】以下の表１に、メモリセルの電圧印加例を
示す。

【００４５】

【表１】

【００４６】この表１と図１及び図２を用いて各モード
の動作説明を行う。

【００４７】まず、書き込みは、図１の書き込み信号線
ＰＲＧをロー（Ｌ）レベルからハイ（Ｈ）レベルにする
ことにより開始され（ＥＲ１＝ＥＲ２＝“Ｌ”のま
ま）、負電圧チャージポンプＮＣＰが書き込み信号線Ｐ
ＲＧの“Ｈ”レベルにより動作を開始する。

【００４８】この負電圧チャージポンプＮＣＰは、電源
電圧（例えば５Ｖ）と接地電圧（例えば０Ｖ）から例え
ばー８Ｖの負電圧を発生する回路であり、その回路例は
例えば文献２の図４に示されている。また、負電圧制御
回路ＮＶＣＮＴは負電圧を制御するための回路であり、
その出力は０Ｖ乃至負電圧（例えばー８Ｖ）である。
今、書き込み信号線ＰＲＧ＝“Ｈ”、ブロック消去信号
線ＥＲ１＝“Ｌ”、ビット消去信号線ＥＲ２＝“Ｌ”と
すると、負電圧制御回路ＮＶＣＮＴの出力は、例えばＶ
ＰＮ１＝ー８Ｖ、ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝０Ｖ
である。

【００４９】また、この時、正高電圧チャージポンプ回
路ＰＣＰが動作し、その出力ＰＯＵＴは例えば１２Ｖで
ある。この正高電圧チャージポンプ回路ＰＣＰは、電源
電圧ＶＤＤと接地電圧から例えば１２Ｖの正の高電圧を
発生する回路であり、その回路例は例えば文献２の図５
に示されている。また、正高電圧制御回路ＨＶＣＮＴは
正の高電圧を制御するための回路であり、その出力は０
Ｖと正の高電圧（例えば１２Ｖ）の間である。このＰＲ
Ｇ＝“Ｈ”、ＥＲ１＝ＥＲ２＝“Ｌ”の時、正高電圧制
御回路ＨＶＣＮＴの出力は例えばＶＰＰ１＝ＷＥＬ５＝
ＷＥＬ６＝１２Ｖ、ＶＰＰ２＝ＶＰＰ３＝ＷＥＬ３＝Ｗ
ＥＬ４＝ＩＳＯ１＝５Ｖ、ＩＳＯ２＝ＩＳＯ３＝ＷＥＬ
１＝ＷＥＬ２＝０Ｖである。

【００５０】今、例えばメモリセルＭＣ１を選択すると
すると、アドレスにはＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”
を入力し、これにより、列デコーダＤＥＣ１の２入力非
論理積ゲートＮＤ１の出力が“Ｌ”となる。

【００５１】一方、発振器ＯＳＣ１は、入力ＰＲＧ＝
“Ｈ”の時に発振を開始し、ＣＬＫ１に出力を出す（例
えば３０ＭＨｚの周期で５Ｖの振幅）。また、２入力非
論理和ゲートＮＲ８の出力は“Ｈ”となり、インバータ
ＩＶ１の出力Ｎ３が“Ｈ”となり、正高電圧スイッチ回
路ＨＶＳＷ１はオフ状態となる。更に、２入力非論理和
ゲートＮＲ２の出力Ｎ４は、Ｎ１とＣＬＫのレベルによ
り発振する。そして、これにより負電圧スイッチ回路Ｎ
ＶＳＷ１がオン状態となり、列線（ワード線）ＷＬ０に
ＶＰＮ１の電圧、即ちー８Ｖが印加される。列線ＷＬ
１、ＷＬ２、ＷＬ３は、列デコーダＤＥＣ２、ＤＥＣ
３、ＤＥＣ４の正電圧スイッチ回路及び負電圧スイッチ
回路の両方がオフ状態となるので、例えばＷＬ１＝ＷＬ
２＝ＷＬ３＝０Ｖとなる。同様な動作で行デコーダＤＥ
Ｃ５においては、正高電圧スイッチ回路ＨＶＳＷ２がオ
ン状態となり、負電圧スイッチ回路ＮＶＳＷ３がオフ状
態となるので、行線選択信号線Ｃ１はＶＰＰ１の電圧、
即ち１２Ｖとなり、Ｃ２＝Ｃ３＝Ｃ４＝０Ｖとなる。

【００５２】書き込みデータとして、例えば、図２のデ
ータ入力端子ＤＩＮに“Ｌ”を入力した時に書き込みを
行い、“Ｈ”を入力した時には書き込まずに、消去時に
おいて消去を行うようにした場合、ＰＲＧ＝“Ｈ”、Ｅ
Ｒ１＝ＥＲ２＝“Ｌ”の時、ＷＲＢは“Ｌ”となり、デ
ータ入力バッファＤＩＢにおいては、ＤＩＮ＝“Ｌ”の
ため、Ｎ７＝“Ｈ”、Ｎ８＝“Ｌ”となり、内部データ
線ＤＩＯにはＶＰＰ３と同じ電圧、即ち５Ｖが出力され
る。一方、ＤＩＮ＝“Ｈ”の時には、内部データ線ＤＩ
Ｏは例えば０Ｖとなる。また、マルチプレクサＭＰＸに
おいて、トランジスタＭ１のみがオン状態となっている
ため、列線ＢＬ０には、ＤＩＮ＝“Ｌ”の時に例えば５
Ｖが印加され、ＤＩＮ＝“Ｈ”の時には例えば０Ｖが印
加される。ＢＬ１、ＢＬ２、ＢＬ３は例えば０Ｖにな
る。

【００５３】書き込み時において、図２のメモリセルソ
ース線電圧制御回路ＡＳＣＮＴは、インバータＩＶ７の
出力ＰＲＧＢ＝“Ｌ”となり、ＥＲＳＢ２＝“Ｈ”のた
め、正高電圧スイッチ回路ＨＶＳＷ４がオン状態とな
り、その出力Ｎ１３がＶＰＰ２と同じ電圧、即ち５Ｖと
なる。また、Ｎ１５＝“Ｌ”となり、トランジスタＭ１
７及びＭ１６の両方がオフ状態となり、メモリソース線
ＡＳは電気的に開放状態となる。

【００５４】また、図２のビット線負荷回路ＢＬＬＤで
は、トランジスタＭ５、Ｍ６、Ｍ７、Ｍ８のゲート電圧
が“Ｌ”であるため、トランジスタＭ５、Ｍ６、Ｍ７、
Ｍ８はオフ状態となる。

【００５５】従って、書き込み時において、選択された
メモリセルＭＣ１の制御ゲート端子は例えばー８Ｖ、ド
レイン端子は５Ｖ乃至０Ｖ、ソース端子は開放状態、基
板端子は０Ｖとなり、ドレイン端子に５Ｖが印加された
場合は、ドレイン端子と制御ゲート端子の電圧差によ
り、このメモリセルＭＣ１のフローティングゲートとド
レイン領域との間の薄い酸化膜に高電界が誘起され、Ｆ
Ｎ注入により、フローティングゲートからドレイン領域
へと電子が放出される。この結果、メモリセルＭＣ１の
しきい値が下がり（例えば、７Ｖから２Ｖ）、メモリセ
ルＭＣ１は書き込まれた状態となる。一方、選択されて
いないメモリセルＭＣ２、…、ＭＣ１６では、ＦＮ注入
を起こすだけの充分な電位差が生じないので、書き込み
は行われない（ＦＮ注入を起こすには、ドレインと制御
ゲート間の電位差が例えば１１Ｖ以上必要である。）。

【００５６】次に、第１の消去時においては、図１のブ
ロック消去信号線ＥＲ１＝“Ｈ”（ＰＲＧ＝ＥＲ２＝
“Ｌ”）となり、正高電圧チャージポンプ回路ＰＣＰ及
び負電圧チャージポンプ回路ＮＣＰが動作を開始し、例
えば、ＰＯＵＴ１＝１２Ｖ、ＰＯＵＴ２＝ー８Ｖとな
る。この時、正高電圧制御回路ＨＶＣＮＴの出力は、例
えば、ＶＰＰ１＝ＷＥＬ１＝ＷＥＬ２＝１０Ｖ、ＶＰＰ
２＝ＶＰＰ３＝ＩＳＯ２＝ＩＳＯ３＝５Ｖ、ＩＳＯ１＝
ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝０Ｖであ
り、負電圧制御回路ＮＶＣＮＴの出力は、例えば、ＶＰ
Ｎ１＝ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝ー８Ｖである。

【００５７】今、書き込み時と同様に、アドレスにＡ０
＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”を入力すると、行デコーダ
ＤＥＣ１の正高電圧スイッチ回路ＨＶＳＷ１がオン状態
となり、負電圧スイッチ回路ＮＶＳＷ１がオフ状態とな
り、列線（ワード線）ＷＬ０にはＶＰＰ１と同じ電圧、
即ち１０Ｖが印加される。一方、非選択の列線ＷＬ１、
ＷＬ２、ＷＬ３は例えば０Ｖとなる。また、ブロック消
去信号線ＥＲ１が“Ｈ”になることにより、アドレスバ
ッファＡＤＢ３、ＡＤＢ４の出力は、アドレス端子Ａ
２、Ａ３のアドレス値に無関係に、ＡＹ０＝ＡＹ０Ｂ＝
ＡＹ１＝ＡＹ１Ｂ＝“Ｈ”となり、行デコーダＤＥＣ
５、ＤＥＣ６、ＤＥＣ７、ＤＥＣ８の正高電圧スイッチ
回路がオフ状態となり、負電圧スイッチ回路はオン状態
となって、行線選択信号線Ｃ１、Ｃ２、Ｃ３、Ｃ４がＶ
ＰＮ１と同じ電圧、即ちー８Ｖとなる。

【００５８】この第１の消去時、図２のビット線電圧制
御回路ＢＬＣＮＴでは、正高電圧スイッチ回路ＨＶＳＷ
３がオフ状態であり、負電圧スイッチ回路ＮＶＳＷ２が
オン状態となり、出力ＢＤＩＳにはＶＰＮ３と同じ電
圧、即ちー８Ｖが印加される。また、ビット線負荷回路
ＢＬＬＤのトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８は、ゲ
ートは“Ｌ”であるが、基板がＶＳＵＢ＝ー８Ｖである
ので、オン状態となり、行線（ビット線）ＢＬ０、ＢＬ
１、ＢＬ２、ＢＬ３には、基板電圧と同じー８Ｖが印加
される。更に、マルチプレクサＭＰＸのトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４のドレインにも負電圧が印加され
るが、ゲートにも負電圧が印加されているため、トラン
ジスタＭ１、Ｍ２、Ｍ３、Ｍ４はオフ状態となる。ま
た、内部データ線ＤＩＯは、入力データにより例えば０
Ｖ乃至５Ｖとなる。

【００５９】この第１の消去においては、メモリセル１
個単位での消去は行えず、選択した列線ＷＬ０につなが
るメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が全て消
去される。即ち、メモリセルＭＣ１〜ＭＣ４の制御ゲー
ト端子には例えば１０Ｖが印加され、ドレイン端子、ソ
ース端子及び基板端子には例えばー８Ｖが印加され、基
板と制御ゲートとの電位差により、ＦＮ注入が起こり、
電子が基板からフローティングゲートへと注入される。
この結果、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４
のしきい値が上がり（例えば、２Ｖから７Ｖ）、消去さ
れた状態となる。この第１の消去方法を、「ワード線消
去」、「ブロック消去」又は「セクター消去」とも呼
ぶ。

【００６０】次に、第２の消去時においては、図１のビ
ット消去信号線ＥＲ２＝“Ｈ”（ＰＲＧ＝ＥＲ１＝
“Ｌ”）となり、正高電圧チャージポンプ回路ＰＣＰが
動作を開始し、その出力ＰＯＵＴ１は例えば１２Ｖとな
る。一方、負電圧チャージポンプ回路ＮＣＰは動作せ
ず、出力ＰＯＵＴ２は例えば０Ｖとなる。また、正高電
圧制御回路ＨＶＣＮＴの出力は、例えば、ＶＰＰ１＝Ｗ
ＥＬ１＝ＷＥＬ２＝１２Ｖ、ＶＰＰ２＝ＶＰＰ３＝ＷＥ
Ｌ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝５Ｖ、ＩＳＯ１
＝ＩＳＯ２＝ＩＳＯ３＝０Ｖであり、負電圧制御回路Ｎ
ＶＣＮＴの出力は、例えば、ＶＰＮ１＝ＶＰＮ２＝ＶＳ
ＵＢ＝０Ｖである。

【００６１】ここで、アドレスＡ０＝Ａ１＝Ａ２＝Ａ３
＝“Ｌ”を入力すると、列デコーダＤＥＣ１の正高電圧
スイッチ回路ＨＶＳＷ１がオン状態となり、負電圧スイ
ッチ回路ＮＶＳＷ１がオフ状態となって、列線ＷＬ０に
ＶＰＰ１と同じ電圧、即ち１２Ｖが印加される。この
時、列線ＷＬ１、ＷＬ２、ＷＬ３は選択されず、例えば
０Ｖとなる。更に、行デコーダＤＥＣ５の正高電圧スイ
ッチ回路ＨＶＳＷ２がオン状態、負電圧スイッチ回路Ｎ
ＶＳＷ３がオフ状態となり、行線選択信号線Ｃ１にＶＰ
Ｐ１と同じ電圧１２Ｖが印加される。この時、選択され
ていない行線選択信号線Ｃ２、Ｃ３、Ｃ４は、例えば０
Ｖとなる。

【００６２】この第２の消去時において、図２のメモリ
ソース線電圧制御回路ＡＳＣＮＴは、ＰＲＧＢ＝“Ｈ”
で且つＥＲＳＢ２＝“Ｌ”のため、正高電圧スイッチ回
路ＨＶＳＷ４がオフ状態となり、ノードＮ１３は“Ｌ”
となり、インバータＩＶ５の出力Ｎ１５も“Ｌ”とな
る。従って、トランジスタＭ１７はオフ状態であり、ト
ランジスタＭ１６がオン状態となって、メモリソース線
ＡＳはＶＰＰ２と同じ電圧、例えば５Ｖとなる。ここ
で、データ入力端子ＤＩＮに“Ｈ”を入れた時には、内
部データ線ＤＩＯは０Ｖとなり、ＤＩＮに“Ｌ”を入れ
た時には、内部データ線ＤＩＯはＶＰＰ３と同じ電圧、
例えば５Ｖとなる。この時、ビット線電圧制御回路ＢＬ
ＣＮＴは、正高電圧スイッチ回路ＨＶＳＷ３がオン状態
で、負電圧スイッチ回路ＮＶＳＷ２がオフ状態となり、
出力ＢＤＩＳにはＶＰＰ３と同じ電圧、例えば５Ｖが現
れる。更に、ビット線負荷回路ＢＬＬＤのトランジスタ
Ｍ５、Ｍ６、Ｍ７、Ｍ８のゲート入力が“Ｈ”であるた
め、これらのトランジスタはオン状態となる。更に、マ
ルチプレクサＭＰＸでトランジスタＭ１がオン状態とな
っているため、ＶＰＰ３からＢＤＩＳ、ＢＬ０及びＤＩ
Ｏ経由で接地端子に電流が流れる。この時、トランジス
タＭ５の抵抗値をトランジスタＭ１の抵抗値より充分大
きくしておくことにより、行線ＢＬ０を殆ど０Ｖに設定
することができる。また、行線ＢＬ１、ＢＬ２、ＢＬ３
は、電流の流れる経路がないため、ＢＤＩＳとほぼ同じ
電圧、例えば５Ｖに設定される。

【００６３】従って、この時選択されたメモリセルＭＣ
１の制御ゲート端子には１２Ｖが印加され、ソース電極
には５Ｖが印加され、ドレイン電極には０Ｖが印加さ
れ、基板電極には０Ｖが印加されることになり、ＨＥ注
入により、メモリセルＭＣ１のチャネルからフローティ
ングゲートへと電子が注入される。この結果、メモリセ
ルＭＣ１のしきい値は高く（例えば、２Ｖから７Ｖ）な
る。この時、選択されていないメモリセルＭＣ２、ＭＣ
３、ＭＣ４の制御ゲート端子にも１２Ｖが印加されてい
るが、ドレイン電極とソース電極の電圧が５Ｖと高く且
つドレインとソース間の電位差がないために、これらの
メモリセルＭＣ２〜ＭＣ４では、ＦＮ注入もＨＥ注入も
起きない。更に、他の選択されていないメモリセルＭＣ
５、ＭＣ９、ＭＣ１３は、その制御ゲート電圧が０Ｖ、
ソース電極が５Ｖ、ドレイン電極が０Ｖであるため、こ
れらのメモリセルＭＣ５、ＭＣ９、ＭＣ１３はオフ状態
で、電位差が小さく、ＦＮ注入もＨＥ注入もおきない。
従って、この第２の消去方法では、選択したメモリセル
ＭＣ１のみを消去でき、且つ、入力データに応じて消去
の有無を制御できる。

【００６４】次に、読みだし時においては、図１のＰＲ
Ｇ＝ＥＲ１＝ＥＲ２＝“Ｌ”であり、正高電圧チャージ
ポンプ回路ＰＣＰ及び負電圧チャージポンプ回路ＮＣＰ
は動作せず、例えば、ＰＯＵＴ１＝ＰＯＵＴ２＝０Ｖで
ある。この時、正高電圧制御回路ＨＶＣＮＴの出力は、
例えば、ＶＰＰ１＝ＶＰＰ２＝ＶＰＰ３＝５Ｖ＝ＷＥＬ
１＝ＷＥＬ２＝ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ
６＝５ＶでＩＳＯ１＝ＩＳＯ２＝ＩＳＯ３＝０Ｖであ
る。また、負電圧制御回路ＮＶＣＮＴの出力は、例え
ば、ＶＰＮ１＝ＶＰＮ２＝ＶＳＵＢ＝０Ｖである。この
時、図２の３入力非論理和ゲートＮＲ３の出力ＷＲＢは
“Ｈ”となり、データ入力バッファＤＩＢは非活性の状
態となり、センスアンプ回路ＳＡＭＰ及び出力バッファ
ＤＢＦが活性化される。そこで、アドレス入力が、例え
ばＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”の時、列線ＷＬ０が
例えば５Ｖとなり、メモリセルＭＣ１が書き込まれた状
態（例えば、しきい値電圧が２Ｖ）であれば、このメモ
リセルＭＣ１はオン状態であり、例えば、センスアンプ
回路ＳＡＭＰから内部データ線ＤＩＯ及びビット線ＢＬ
０を経て電流が流れる（この時、ビット線ＢＬ０の電圧
は、センスアンプ回路ＳＡＭＰから供給される。）。ま
た、メモリセルＭＣ１が消去状態（例えば、しきい値電
圧が７Ｖ）であれば、このメモリセルＭＣ１はオフ状態
であり、上述した電流は流れない。この電流の有無をセ
ンスアンプ回路ＳＡＭＰにより検知増幅し、その結果を
出力バッファＤＢＦを介して出力端子ＤＯに出す。

【００６５】図３に、図１及び図２に示した正高電圧ス
イッチ回路ＨＶＳＷ１〜３の回路構成例を示す。

【００６６】この正高電圧スイッチ回路は、例えば、Ｎ
チャネルエンハンスメント型ＭＯＳトランジスタＭ１
８、Ｍ１９と、Ｐチャネルエンハンスメント型ＭＯＳト
ランジスタＭ２０、Ｍ２１と、Ｐチャネルデプレション
型ＭＯＳトランジスタＭ２２と、スイッチ入力端子ＩＮ
と、正高電圧入力端子ＶＰＰと、負電圧阻止信号入力端
子ＩＳＯと、基板入力端子ＷＥＬと、出力端子ＯＵＴ
と、電源端子と、接地端子とを有している。ここで、Ｎ
チャネルエンハンスメント型ＭＯＳトランジスタＭ１
８、Ｍ１９のしきい値は、例えば０．８Ｖであり、Ｐチ
ャネルエンハンスメント型ＭＯＳトランジスタＭ２０、
Ｍ２１のしきい値は、例えば−０．８Ｖ、Ｐチャネルデ
プレション型ＭＯＳトランジスタＭ２２のしきい値は、
例えば２Ｖである。

【００６７】図３に示すように、トランジスタＭ１８の
ドレイン端子はスイッチ入力端子ＩＮに、ゲート端子は
電源電圧に、ソース端子はノードＮ１０１に夫々接続さ
れ、トランジスタＭ１９のゲート端子はノードＮ１０１
に、ドレイン端子はノードＮ１０２に、ソース端子は接
地端子に夫々接続され、トランジスタＭ２０のゲート端
子はノードＮ１０２に、ドレイン端子はノードＮ１０１
に、ソース端子は正高電圧入力端子ＶＰＰに夫々接続さ
れ、トランジスタＭ２１のゲート端子はノードＮ１０１
に、ドレイン端子は正高電圧入力端子ＶＰＰに、ソース
端子はノードＮ１０２に夫々接続され、トランジスタＭ
２２のソース端子はノードＮ１０２に、ゲート端子は負
電圧阻止信号入力端子ＩＳＯに、ドレイン端子は出力端
子ＯＵＴに夫々接続されている。また、トランジスタＭ
１８、Ｍ１９の基板端子は接地端子に、トランジスタＭ
２０、Ｍ２１の基板端子は正高電圧入力端子ＶＰＰに、
トランジスタＭ２２の基板端子は基板入力端子ＷＥＬに
夫々接続されている。

【００６８】この正高電圧スイッチ回路の動作には、通
常の電源電圧でのスイッチ動作と、正の高電圧でのスイ
ッチ動作と、負電圧阻止の時のスイッチ動作とがある。

【００６９】通常の電源電圧でのスイッチ動作は、電源
電圧が例えば５Ｖの時、正高電圧入力端子ＶＰＰも５Ｖ
であり、負電圧阻止信号入力端子ＩＳＯ＝０Ｖ、基板入
力端子ＷＥＬ＝５Ｖである。この時、スイッチ入力端子
ＩＮ＝５Ｖであると、Ｎ１＝５Ｖ、Ｎ２＝０Ｖとなり、
出力端子ＯＵＴ＝０Ｖとなる。一方、スイッチ入力端子
ＩＮ＝０Ｖであると、出力端子ＯＵＴ＝５Ｖとなる。

【００７０】正の高電圧でのスイッチ動作は、電源電圧
が例えば５Ｖで、ＶＰＰが例えば１２Ｖの時、ＩＳＯ＝
０Ｖ、ＷＥＬ＝１２Ｖである。この時、ＩＮ＝５Ｖであ
ると、Ｎ１＝１２Ｖ、Ｎ２＝０Ｖとなり、ＯＵＴ＝０Ｖ
となる。また、ＩＮ＝０Ｖであると、ＯＵＴ＝１２Ｖと
なる。

【００７１】負電圧阻止の時のスイッチ動作は、出力端
子ＯＵＴに外部から負電圧が印加された時に、出力端子
ＯＵＴとノードＮ２を電気的に絶縁状態にするための動
作である。即ち、電源電圧が例えば５Ｖで、ＶＰＰが例
えば５Ｖ乃至１２Ｖ、ＩＮ＝５Ｖ、ＩＳＯ＝５Ｖ、ＷＥ
Ｌ＝０Ｖの時、ノードＮ１は５Ｖ乃至１２Ｖで、ノード
Ｎ２＝０Ｖとなり、トランジスタＭ２２は出力端子ＯＵ
Ｔに負電圧が印加された場合においてもオフ状態とな
る。

【００７２】図４に、図２に示した正高電圧スイッチ回
路ＨＶＳＷ４の回路構成例を示す。この正高電圧スイッ
チ回路は、図３に示した正高電圧スイッチ回路に対し、
負電圧阻止の時のスイッチ動作に必要なトランジスタと
入力端子及び結線を省いたもので、その他の構成及び動
作は図３の回路と同じである。

【００７３】図５に、図１及び図２に示した負電圧スイ
ッチ回路ＮＶＳＷ１〜３の回路構成例を示す。

【００７４】負電圧スイッチ回路は、例えば、Ｐチャネ
ルエンハンスメント型ＭＯＳトランジスタＭ２３、Ｍ２
４、Ｍ２５と、キャパシタＣ１と、クロック入力端子Ｃ
ＬＫと、負電圧入力端子ＶＰＮと、基板電圧端子ＷＥＬ
と、入出力端子ＩＯＵＴとを有している。ここで、Ｐチ
ャネルエンハンスメント型ＭＯＳトランジスタＭ２３〜
Ｍ２５のしきい値は、例えば−０．８Ｖである。

【００７５】図５に示すように、キャパシタＣ１の１端
にクロック入力端子ＣＬＫが、他端にノードＮ２０１が
夫々接続され、トランジスタＭ２４のゲート端子及びド
レイン端子にはノードＮ２０１が、ソース端子には入出
力端子ＩＯＵＴが夫々接続され、トランジスタＭ２３の
ソース端子には負電圧入力端子ＶＰＮが、ゲート端子に
は入出力端子ＩＯＵＴが、ドレイン端子にはノードＮ２
０１が夫々接続され、トランジスタＭ２５のソース端子
には負電圧入力端子ＶＰＮが、ゲート端子及びドレイン
端子には入出力端子ＩＯＵＴが接続されている。また、
トランジスタＭ２３〜Ｍ２５の基板端子は夫々基板電圧
端子ＷＥＬに接続されている。

【００７６】この負電圧スイッチ回路の動作には、スイ
ッチオフ状態、即ち、入出力端子ＩＯＵＴに正電圧が印
加される場合と、スイッチオン状態、即ち、入出力端子
ＩＯＵＴに負電圧が出力される場合とがある。

【００７７】前者の場合、クロック入力端子ＣＬＫは、
“Ｌ”固定又は“Ｈ”固定であり、負電圧入力端子ＶＰ
Ｎは０Ｖ、基板電圧端子ＷＥＬは例えば５Ｖ乃至１２Ｖ
である。この時に入出力端子ＩＯＵＴに５Ｖ乃至１２Ｖ
が印加されても、トランジスタＭ２３〜Ｍ２５はオフ状
態であり、負電圧入力端子ＶＰＮと入出力端子ＩＯＵＴ
とは電気的に絶縁されている。

【００７８】後者の場合、クロック入力端子ＣＬＫの入
力は発振（例えば、周期３０ＭＨｚで振幅５Ｖ）してお
り、負電圧入力端子ＶＰＮに負電圧、例えば−８Ｖが印
加され、基板電圧端子ＷＥＬは、例えば０Ｖである。こ
の時、ノードＮ２０１は、キャパシタＣ１を通じてクロ
ック入力端子ＣＬＫと容量結合されているため、キャパ
シタＣ１のキャパシタンス値及びクロック入力端子ＣＬ
Ｋの入力の振幅に応じた電荷がＮ２０１に誘起され、Ｎ
２０１の電圧が負に大きく振れる（正には、基板電圧端
子ＷＥＬの電圧が０Ｖのため、トランジスタＭ２３、Ｍ
２４のドレインからの順方向ダイオードが形成されるの
で、殆ど振れない。）。入出力端子ＩＯＵＴは、スイッ
チ動作開始時は０Ｖに近い開放状態となっているが、Ｎ
２０１の電圧が負になることによりトランジスタＭ２４
がオン状態となり、入出力端子ＩＯＵＴの電圧も負にな
る。このため、トランジスタＭ２３もオン状態となり、
Ｎ２０１の正電荷が、クロック入力端子ＣＬＫの入力の
周期に応じて負電圧入力端子ＶＰＮに流れ、Ｎ２０１の
電圧がますます低くなる。入出力端子ＩＯＵＴの電圧が
負電圧入力端子ＶＰＮと等しくなると、トランジスタＭ
２３はオンしなくなり、入出力端子ＩＯＵＴは、例えば
−８Ｖとなる。

【００７９】以上、本発明の一実施例を説明したが、本
発明はこの実施例に限定されるものではない。例えば、
メモリセルの配置及び構成は上述の実施例のものに限定
されず、例えば、メモリソース線が複数あり、行デコー
ド出力等の信号によりそれらのメモリソース線がデコー
ドされているような配置構成でもよい。また、データビ
ット数も、上述の実施例では１ビットであったが、複数
ビットを同時に読みだし及び書き込みできるものであっ
てもよい。更に、上述の実施例では、書き込み並びに第
１の消去及び第２の消去の選択信号を装置外部より入力
したが、特にその必要はなく、他の入力信号を用いたコ
マンドであってもよい。更に、上述の実施例では、第１
の消去は列線１本単位としたが、複数の列線単位でも、
或いは、全ての列線を選択しても無論よい。また、メモ
リセルの形状は特に特定されない。更に、上述の実施例
で示した各電圧値は、本発明の技術的思想の範囲内で適
宜変更されるべきものである（例えば、第１の消去にお
けるメモリセルの基板電圧は負電圧でなく、接地電位近
傍でもよい。）。

【００８０】

【発明の効果】本発明によれば、電気的書き換え可能な
不揮発性半導体装置において、メモリセルが１トランジ
スタであるにもかかわらず、書き換えにおいてビット単
位での書き込み及び消去を可能にし、且つ、従来に比べ
消去は高速に実行できる利点がある（従来技術では、消
去にＦＮ注入のみをを用いていたため、ビット消去が実
現できず、且つ、消去時間が、例えば１０ｍｓ必要であ
ったのに対し、本発明によれば、例えば１０μｓでよ
い。）。また、従来技術では、１ビットを書き換える際
に、書き換える必要のないアドレスやビットをも書き換
えてしまうため、手間の増加や書き換え回数の不必要な
増加があったが、本発明では、それがなくなる。

【００８１】更に、複数のアドレスを一度に書き換える
場合においては、特に、消去の場合において、列線消去
或いはブロック消去のための回路手段を用いることによ
り、消費電流の増大と書き換え時間の増大を防ぐことが
できる（例えば、メモリ容量が４０９６列×５１２行×
８ビットの半導体記憶装置があった時、メモリ全体を消
去するのに必要な時間は、ビット消去の方法では約２秒
かかるのに対し、ブロック消去では最低１０ｍｓでよ
い。）。

【００８２】即ち、本発明により、ビット単位での書き
換えと列線単位（或いはブロック単位）での書き換えを
可能としたことにより、書き換えるアドレス数やビット
数に応じた書き換え方法の選択がユーザ側において可能
となった。

【図面の簡単な説明】

【図１】本発明の一実施例によるＢＥＲＯＭの回路構成
の左半部を示す回路図である。

【図２】本発明の一実施例によるＢＥＲＯＭの回路構成
の右半部を示す回路図である。

【図３】図１及び図２に示した正高電圧スイッチ回路の
構成例を示す回路図である。

【図４】図２に示した別の正高電圧スイッチ回路の構成
例を示す回路図である。

【図５】図１及び図２の負電圧スイッチ回路の構成例を
示す回路図である。

【符号の説明】

ＡＤＢ１、ＡＤＢ２、ＡＤＢ３、ＡＤＢ４ アドレスバ
ッファ ＲＤＥＣ 列デコーダ ＣＤＥＣ 行デコーダ ＭＢＬＫ メモリブロック ＭＣ１、ＭＣ２、…、ＭＣ１６ メモリセル ＭＰＸ マルチプレクサ ＰＣＰ 正高電圧チャージポンプ回路 ＮＣＰ 負電圧チャージポンプ回路 ＨＶＣＮＴ 正高電圧制御回路 ＮＶＣＮＴ 負高電圧制御回路 ＤＩＢ データ入力バッファ ＢＬＬＤ ビット線負荷回路 ＢＬＣＮＴ ビット線電圧制御回路 ＡＳＣＮＴ メモリセルソース線電圧制御回路 ＳＡＭＰ センスアンプ回路 ＤＢＦ 出力バッファ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電気的に書き換えが可能な不揮発性半導
   体記憶装置において、 半導体基板上に行列状に配置された複数のメモリセル
   と、 これらの複数のメモリセルに電気的に接続された複数の
   行線と、 前記複数のメモリセルに電気的に接続された複数の列線
   と、 前記複数のメモリセルに電気的に接続された少なくとも
   １本のメモリセルソース線と、 少なくとも１個の電源電圧入力端子と、 少なくとも１個の接地電圧入力端子と、 アドレスバッファ回路と、 行デコード回路と、 列デコード回路と、 データ線と、 前記行デコード回路を制御入力とし、前記データ線と前
   記複数の行線とに接続されたマルチプレクサ回路と、 前記データ線を出力とするデータ入力回路と、 前記データ線を入力とするセンスアンプ回路と、 出力データ回路と、 前記メモリセルソース線に接続されたメモリセルソース
   線制御回路とを有することを特徴とする不揮発性半導体
   記憶装置。
2. 【請求項２】 前記複数のメモリセルの各々が、フロー
   ティングゲートを有するＭＯＳトランジスタで構成され
   ていることを特徴とする請求項１に記載の不揮発性半導
   体記憶装置。
3. 【請求項３】 前記複数のメモリセルのうちの選択され
   たメモリセルの書き込み時において、 前記複数の列線に接続された前記列デコード回路の出力
   を、選択された列線において、読みだし時とは接地電圧
   に対し逆極性の電圧とし、 前記複数の行線のうちの選択された行線の電圧を、前記
   データ入力回路からのデータ値に対応した読みだし時と
   同極性の電圧とし、 前記メモリセルソース線制御回路の出力を電気的な開放
   状態又は接地電圧近傍の電圧とすることを特徴とする請
   求項１又は２に記載の不揮発性半導体記憶装置の使用方
   法。
4. 【請求項４】 前記複数のメモリセルのうちの選択され
   たメモリセルの消去時において、 前記複数の列線に接続された前記列デコード回路の出力
   を、選択された列線において、読みだし時と同極性で且
   つ電源電圧近傍か又はそれより高い電圧とし、 前記複数の行線のうちの選択された行線の電圧を前記複
   数のメモリセル近傍の基板電圧と実質的に同じ電圧と
   し、 前記メモリセルソース線制御回路の出力を前記基板電圧
   と実質的に同じ電圧とすることを特徴とする請求項１〜
   ３の何れか１項に記載の不揮発性半導体記憶装置の使用
   方法。
5. 【請求項５】 前記複数のメモリセルのうちの選択され
   たメモリセルの消去時において、 前記複数の列線に接続された前記列デコード回路の出力
   を、選択された列線において、読みだし時と同極性で且
   つ電源電圧近傍か又はそれより高い電圧とし、 前記複数の行線のうちの選択された行線の電圧を、前記
   データ入力回路からのデータ値に対応した読みだし時と
   同極性の電圧とし、 前記メモリセルソース線制御回路の出力を電源電圧近傍
   か又はそれより高い電圧とすることを特徴とする請求項
   １〜３の何れか１項に記載の不揮発性半導体記憶装置の
   使用方法。
6. 【請求項６】 前記複数のメモリセルのうちの選択され
   たメモリセルの消去時において、前記複数の行線のうち
   の選択されていない行線の電圧を電源電圧近傍か又はそ
   れより低い電圧とすることを特徴とする請求項５に記載
   の不揮発性半導体記憶装置の使用方法。