KR100211187B1

KR100211187B1 - 불휘발성반도체기억장치

Info

Publication number: KR100211187B1
Application number: KR1019960021287A
Authority: KR
Inventors: 타카히로 오오나카도; 히로시 오노다; 나쯔오 아지카; 키요히코 사카키바라
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1995-06-15
Filing date: 1996-06-13
Publication date: 1999-07-15
Also published as: US6172397B1; DE19600544A1; JP3878681B2; KR970004044A; JPH098153A; TW359038B; DE19600544C2; US5877524A

Abstract

본 발명에 따른 불휘발성반도체기억장치에 있어서, n웰(1)의 표면에 p형의 소스영역(2)과 드레인영역(3)이 형성된다. 채널영역(8)의 윗쪽에, 터널산화막(4)을 개재하여 플로팅게이트전극(5)과 콘트롤게이트전극(7)이 형성되어 있다. 이 구성에 있어서, 데이타의 기록시에, 드레인영역(3)에 부전위가 인가되고, 콘트롤게이트전극(7)에 정전위가 인가되어, 드레인영역에서의 밴드-밴드간 터널전류유기 핫일렉트론 주입전류에 의해, 드레인 영역(3)으로부터 플로팅게이트 전극(5)으로 전자가 주입된다. 그 결과, 터널산화막의 열화를 방지하여, 소형화가 가능한 불휘발성반도체기억장치를 제공한다.

Description

불휘발성반도체기억장치

제1도는 제1실시예에 있어서의 불휘발성반도체기억장치의 기록동작을 설명하기 위한 제1의 도면.

제2도는 제1실시예에 있어서의 불휘발성반도체기억장치의 기록동작을 설명하기 위한 제2의 도면.

제3도는 제1실시예에 있어서의 불휘발성반도체기억장치의 소거동작을 설명하기 위한 도면.

제4도는 제1실시예에 있어서의 불휘발성반도체기억장치의 전압인가조건을 나타내는 도면.

제5도는 제1실시예에 있어서의 불휘발성반도체기억장치의 기록특성을 나타내는 도면.

제6도는 제1실시예에 있어서의 불휘발성반도체기억장치의 소거특성을 나타내는 도면.

제7도는 제1실시예에 있어서의 플로팅게이트와 콘트롤게이트를 접속한 경우의 Id-Vd 특성 및 Ig-Vd 특성을 나타내는 도면.

제8도는 제2실시예에 있어서의 불휘발성반도체기억장치의 구조를 나타내는 블럭도.

제9도는 제3실시예에 있어서의 불휘발성반도체기억장치의 구조를 나타내는 블럭도.

제10도는 종래의 NOR형 플래쉬메모리의 기록 및 소거특성을 나타내는 도면.

제11도는 제3실시예에 있어서의 불휘발성반도체기억장치의 기록 및 소거특성을 나타내는 도면.

제12도는 제4실시예에 있어서의 불휘발성반도체기억장치의 기록동작을 설명하기 위한 도면.

제13도는 제5실시예에 있어서의 불휘발성반도체기억장치의 구조를 나타내는 단면도.

제14도는 제6실시예에 있어서의 불휘발성반도체기억장치의 구조를 나타내는 단면도.

제15도는 제7실시예에 있어서의 불휘발성반도체기억장치의 구조를 나타내는 단면도.

제16도 및 제17도는 제8실시예에 있어서의 불휘발성반도체기억장치의 제1, 제2제조공정을 나타내는 단면도.

제18도 및 제19도는 제9실시예에 있어서의 불휘발성반도체기억장치의 제1, 제2제조공정을 나타내는 단면도.

제20도는 제10실시예에 있어서의 불휘발성반도체기억장치의 구조를 나타내는 단면도.

제21도는 제11실시예에 있어서의 불휘발성반도체기억장치의 구조를 나타내는 단면도.

제22도는 제12실시예에 있어서의 불휘발성반도체기억장치의 구조를 나타내는 단면도.

제23도는 제1~제12실시예에 있어서의 n웰의 다른 상태를 나타내는 제1의 도면.

제24도는 제1~제12실시예에 있어서의 n웰의 다른 상태를 나타내는 제2의 도면.

제25도는 제1~제12실시예에 있어서의 n웰의 다른 상태를 나타내는 제3의 도면.

제26도는 제15실시예에 있어서의 불휘발성반도체기억장치의 Id-Vd 특성과 Ig-Vd 특성을 나타내는 도면.

제27도는 제15실시예에 있어서의 애벌랜치현상을 설명하기 위한 제1의 도면.

제28도는 제15실시예에 있어서의 애벌랜치현상을 설명하기 위한 제2의 도면.

제29도는 제15실시예에 있어서의 애벌랜치현상을 설명하기 위한 제3의 도면.

제30도는 제15실시예에 있어서의 불휘발성반도체기억장치의 밴드-밴드간 터널전류 Id의 FN 플로트를 나타내는 도면.

제31도는 제15실시예에 있어서의 불휘발성반도체기억장치의 Vg=0V에서의 Id-Vd 특성과 Ig-Vd 특성을 나타내는 도면.

제32도는 종래의 NOR형 메모리셀의 기록동작을 설명하기 위한 모식도.

제33도는 종래의 NOR형 메모리셀의 소거동작을 설명하기 위한 모식도.

제34도는 종래의 DINOR형 메모리셀의 기록동작을 설명하기 위한 모식도.

제35도는 종래의 DINOR형 메모리셀의 소거동작을 설명하기 위한 모식도.

제36도는 종래의 DINOR형 메모리셀의 전압인가조건을 나타내는 도면.

제37도는 종래의 DINOR형 메모리셀의 기록특성을 나타내는 도면.

제38도는 종래의 DINOR형 메모리셀의 소거특성을 나타내는 도면.

제39도는 종래의 n채널형 MOS 메모리셀에 있어서의 밴드-밴드간 터널현상을 설명하기 위한 모식도.

제40도는 종래의 n채널형 MOS 메모리셀의 개량된 구조를 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : n웰 2 : 소스영역

3 : 드레인영역 2a, 3a : pn접합

4 : 터널산화막 5 : 플로팅게이트 전극

6 : 절연막 7 : 콘트롤게이트 전극

[발명의 분야]

본 발명은 일반적으로 불휘발성반도체기억장치에 관한 것으로, 특히, p채널형의 메모리셀을 사용하여, 기록 및 소거등을 행하는 불휘발성반도체기억장치에 관한 것이다.

[종래기술의 설명]

근년, 불휘발성반도체기억장치의 일종인 플래쉬메모리는 다이내믹랜덤액세스 메모리(DRAM)보다 염가에 제조할 수 있기 때문에, 차세대를 겨냥하는 메모리디바이스로서 가장 유망하다.

이 플래쉬메모리를 구성하는 메모리셀은 일반적으로 p형 영역의 표면에 형성된 n형의 소스영역 및 n형의 드레인영역과, 이 소스영역과 드레인영역에 의해 끼워진 채널영역의 윗쪽에 터널산화막을 통하여 형성된 플로팅게이트 전극(전하축적전극)과, 이 플로팅게이트 전극의 윗쪽에 절연막을 통하여 형성된 콘트롤게이트 전극(제어전극)을 갖고 있다.

각각의 메모리셀에 있어서, 소스영역에는, 소스선이 접속되어 있다.

드레인영역에는 비트선이 접속되어 있다.

플로팅게이트 전극은 정보를 축적한다.

콘트롤게이트 전극에는 워드선이 접속되어 있다.

여기서, NOR 형의 플래쉬메모리의 기록동작 및 소거동작에 관해서, 제32도 및 제33도를 참조하여 설명한다.

우선, 기록동작에 있어서는, 제32도에 나타낸것 같이, 드레인영역(33)에 약 5V정도의 전압, 콘트롤게이트(37)에 약 10V정도의 전압이 인가된다.

또한, 소스영역(32)과 p웰(31)은, 접지전위(0V)로 유지된다.

이때, 메모리셀의 채널을 통하여 수백 ㎂의 전류가 흐른다.

소스영역(32)에서 드레인영역(33)으로 흐르는 전자중, 드레인영역(33) 근방에서 가속된 전자는 이 근방에서 높은 에너지를 갖는 전자, 소위 채널핫 일렉트론으로 된다.

이 전자는 콘트롤게이트(37)에 인가된 전압에 의해 발생된 전계에 의해, 도면중 화살표(A)로 나타낸것 같이, 플로팅게이트 전극(35)에 주입된다.

이렇게 하여, 플로팅게이트 전극(35)에 전자가 축적되고, 메모리셀의 한계전압(Vth)은 예를 들면 8V로 된다.

이 상태가 기록상태로서, 0라고 불린다.

다음에, 소거동작에 관해서, 제33도를 참조하여 설명한다.

소스영역(32)에는 약 5V정도의 전압이 인가되고, 콘트롤게이트 전극(37)에는 약 -10V정도의 전압이 인가되고, p형웰(31)은 접지전위로 유지된다.

이때, 드레인영역(33)은 개방상태로 된다.

소스영역(32)에 인가된 전압에 의한 전계에 의해, 도면중 화살표(B)로 나타낸것 같이, 플로팅게이트 전극(35)중의 전자는 FN 터널현상에 의해서 얇은 터널산화막(34)을 통과한다.

이와 같이, 플로팅게이트 전극(35)중의 전자의 방출에 의해, 메모리셀의 한계 전압 Vth이 예를 들면 2V로 된다.

이 상태가 소거상태로서, 1이라고 불린다.

한편, 상술한 채널핫 일렉트론에 의해 기록을 행하고, FN 터널현상에 의해서 소거를 행하는 NOR형의 플래쉬셀 이외, 단일전원에 근거해서 동작하기 때문에, 기록 및 소거시의 소비전력을 적게한 다양한 종류의 플래쉬메모리가 개발되었다.

그 1개에, Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasable DINOR Flash Memory, IEEE Journalofsolid of Solid-State Circuit, (VOL. 29, No. 4, April 1994)의 454-460페이지 또는 Improved Array Architectures of DINOR for 0.5㎛ 32M and 64M bit Flash Memories, IEICE Trans. Electron, (VOL. E77-C, No. 8, August 1994) 1279-1286페이지에 기재되어 있는 DINOR(divided bit line NOR)플래쉬메모리가 있다.

다음에, 이 DINOR형 플래쉬메모리의 구조 및 그 동작원리에 관해서, 제34도 내지 제36도를 참조하여 설명한다.

우선, 이 DINOR형 플래쉬메모리의 메모리셀은 상술한 NOR형의 플래쉬메모리셀과 같이, p웰(31)의 표면에 형성된 n형의 소스영역(32) 및 n형의 드레인영역(33)을 포함한다.

소스영역(32)과 드레인영역(33)에 의해 끼워진 채널영역의 윗쪽에 터널산화막(34)을 통하여 플로팅게이트 전극(35)이 형성되어 있다.

이 플로팅게이트 전극(35)의 윗쪽에는 절연막(36)을 통하여 콘트롤게이트 전극(37)이 형성되어 있다.

상기 구조로 이루어진 메모리셀은, 일반적으로 스택게이트형 메모리셀이라고 불린다.

소스영역(32)은 모든 메모리셀 또는 소정수의 메모리셀로 구성된 블럭에 있어서 전기적으로 공통으로 접속되어 있다.

콘트롤게이트 전극(37)에는 워드선이 접속되어 있고, 드레인영역(33)에는 비트선이 접속되어 있다.

이러한 구성에 의해, 소정의 워드선과 소정의 비트선이 선택되기 때문에, 소정의 메모리셀이 선택된다.

우선, 기록동작에 관해서, 제34도 내지 제36도를 참조하여 설명한다.

기록동작에 있어서는 콘트롤게이트 전극(37)에 약 -8~-11V정도의 부전위가 인가되고, 드레인영역(33)에는 약4~8V정도의 정전위가 인가된다.

이때, p웰(31)은 접지전위(0V)로 유지되고, 소스영역(32)은 개방상태를 유지한다.

이 상태에 있어서, 플로팅게이트 전극(35)과 드레인영역(33)이 서로 오버랩한 영역의 터널산화막(34)에는 강전계가 인가된다.

이 강전계의 인가에 의해, FN 터널현상이 생겨서, 터널산화막(34)을 통하여 플로팅게이트 전극(35)에서 드레인영역(33)으로 전자가 주입된다.

이 기록동작에 의해, 메모리셀은 Low Vt (Vth가 낮은 상태)로 된다.

한편, 소거동작에 있어서는 콘트롤게이트(37)에 약 8~12V정도의 정전위가 인가되고, 소스영역(32) 및 p웰(31)에는 약 -6~-11V정도의 부전위가 인가되고, 드레인영역(33)은 개방상태로 유지된다.

이것에 의해, 메모리셀의 채널부에 전자(38)의 채널층이 형성되고, 이 채널층과 플로팅게이트 전극(35)사이의 터널산화막(34)에 강전계가 인가된다.

이 강전계에 의해, FN 터널현상이 발생하고, 채널층의 전자(38)가 플로팅게이트 전극(35)으로 주입된다.

이 소거동작에 의해, 메모리셀은 High Vt (Vth가 높은 상태)로 된다.

또한, 판독동작에 있어서는 콘트롤게이트 전극(37)에 High Vt와 Low Vt의 거의 중간이 3~5V정도의 정전위가 인가되고, 소스영역(32)과 p웰(31)을 접지상태로 하고, 드레인영역(33)에는 1~2V정도의 정전위를 인가하는 것에 의해, 메모리셀을 통하여 전류가 흐르는지 어떤지를 확인한다.

이 확인에 의해, 메모리셀이 High Vt 또는 Low Vt 인지를 판정한다.

또, 제37도는 상술한 DINOR형 플래쉬메모리셀의 기록특성을 나타내는 도면이고, 기록시간이 길게 됨에 따라서, 한계치가 정의 범위내에서 작게 되는 것을 나타내는 도면이다.

또한, 제38도는 상술한 DINOR형 플래쉬메모리셀의 소거특성을 나타내는 도면이고, 소거시간이 길게 됨에 따라서, 메모리셀의 한계치가 정의 범위내에서 크게 되는 것을 나타내는 도면이다.

상술한 종래의 DINOR형 플래쉬메모리에는 다음에 말하는 것 같은 문제점이 있다.

즉, DINOR형 플래쉬메모리의 기록동작에 있어서, 제34도 및 제36도에 나타내는 것 같은 전위인가조건이 사용되고 있다.

즉, p웰(31)을 접지전위로 하고, 소스영역(32)을 개방상태로 하고, 드레인(33)을 정전위로 하고, 콘트롤게이트 전극(37)에 부전위를 인가하여, 플로팅게이트 전극(35)으로부터 드레인영역(33)으로 전자(38)를 뽑아낸다.

이 전자방출은 예를 들면, 「IEDM Technical Digest(1990)」의 115-118페이지에 기재된 또는 제33도를 참조하여 설명된 NOR형의 플래쉬메모리의 소거동작에서 사용되었던 것과 같은 현상을 사용한다.

이와 같이, n형의 불순물확산층에서 전자를 뽑는 방법은 예를들면, Suppressin g Flash Junction, Synp- VLSI Tech, 1993): 81-82, 에 기재되어 있다.

예를들면, 상술한 DINOR형 플래쉬메모리에 있어서, 제39도에 나타낸 것 같이, 플로팅게이트 전극(35)과 드레인영역(32)과의 사이에 강전계가 인가된다. 그러므로, 드레인영역(32)근방의 p웰(31)내에 밴드-밴드간 터널현상을 일으킨다.

그 결과, 드레인영역(32)에 전자-정공쌍(40)을 생성하여, 드레인리이크를 일으킨다.

이 드레인리이크는 GIDL(Gate Indllced Drain Leakage)라고 불리고 있다.

요컨대, 밴드-밴드간 터널현상에 의해서 생성된 전자-정공쌍(40)의 전자(38)는 정전위를 가지는 드레인영역(32)에 방출된다.

한편, 정공(39)은 채널방향으로 들어가서, p웰(31)로 흐른다.

이때, 정공(39)은 드레인영역(33)과 p웰(31)사이의 공핍층전계에 의해 가속되어, 고에너지를 얻기 때문에(핫정공이라고 불리는), 정공(39)의 일부는 터널산화막(34)에 주입된다.

이 정공(39)이 터널산화막(34)에 주는 영향은 MOSFET의 게이트산화막의 신뢰성의 관점에서 널리 연구가 행하여지고 있다.

일반적으로, 정공(39)은 터널산화막(34)에 현저한 손해를 준다는 것이 확인되어 있다.

예를들면, Oxide Breakdown Model for Very Low Voltages, Synp. VLSI Tech. (1993):43-44, 에서 설명된 주의 깊은 연구에 의하면, 게이트절연막으로서 사용되는 실리콘산화막의 TDDB 수명은 전압인가시에 상기 막을 통과하는 정공의 총량과 깊은 상관관계를 갖고 있다.

또한, 최근에는 플래쉬메모리의 데이타유지특성의 신뢰성의 관점에서, 게이트산화막으로서 핫홀의 주입에 의해 게이트산화막의 저전압에서의 리이크전류가 증가한다는 것이 보고되어 있다.

이것은 예를들면, 제42회 응용물리학관계연합 강연회 강연예고집 (No. 2, 28a-C-10): 656, 실리콘산화막으로서 정공주입에 의해 유기된 리이크전류의 해석에 기재되어 있다.

상기 설명했던것 처럼, 종래의 DINOR형 플래쉬메모리셀에 있어서의 문제점은 기록시에, GIDL을 발생하기 쉬운 전위인가조건으로 되어 있다는 점이다.

그 결과, 기록시에, 터널산화막에 핫홀이 주입되어, 현저한 터널산화막의 열화를 야기한다(문헌 K.Tamer San, et al. Effect of Erase Source Bias On Flash EPROM Device Reliability, IEEE Transactions on Electron Devices (Vol. 42, No. 1, January 1995): 150).

근년에서는, 상기의 것 같은 핫홀의 주입에 의한 터널산화막의 열화를 억제하기 위해서, 예를들면 제40도에 나타내는 구조와 같이, 드레인영역(33)을 둘러싸도록, 온화한 n^-의 불순물분포를 갖은 전계완화층(41)이 형성되어 있다.

이와 같이, 전계완화층(41)을 설치하는 것은 FN 터널현상에 의해 플로팅게이트 전극(35)으로부터 전자를 방출하는 드레인영역(33)에 있어서, 횡방향의 전계의 완화를 가능하게 한다.

그렇지만, 이 전계완화층(41)의 형성은 불순물의 확산층과 플로팅게이트 전극(35)과의 중복길이(L)가 길게 되기 때문에, 실효게이트길이(L1)가 짧게 된다고 하는 결점이 있다.

따라서, 메모리셀이 소형화된 경우, 전계완화층(41)은 보다 긴 실효게이트장을 갖는 메모리셀에 있어서도, 펀치쓰루(punch-through)를 일으킨다.

따라서, 종래의 DINOR형 플래쉬메모리의 메모리셀은 소형화 될 수 없어, 메모리셀어레이에 있어서의 메모리셀의 고집적화를 방해한다.

[발명의 요약]

본 발명의 목적은 p형 MOS메모리셀로 소거, 기록, 판독을 행할 수 있는 불휘발성반도체기억장치를 제공하는 것이다.

본 발명의 다른 목적은 이 메모리셀이 소형화되면서, 펀치쓰루 현상이 일어나기 어려운 p형 MOS메모리셀을 사용하는 불휘발성반도체기억장치를 제공하는 것이다.

본 발명의 또 다른 목적은 p형 MOS메모리셀을 사용하는 NOR형 플래쉬메모리 및 DINOR형 플래쉬메모리와 같은 플래쉬메모리를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 제1관점에 있어서, n형 영역의 표면에 형성된 p형의 소스영역 및 p형의 드레인영역과, 상기 소스영역과 상기 드레인영역에 의해 끼워진 채널영역의 윗쪽에 터널산화막을 통하여 형성된 전하축적전극과, 상기 전하축적전극의 윗쪽에 절연막을 통하여 형성된 제어전극을 갖는 불휘발성반도체기억장치는 데이타의 기록시에, 상기 드레인영역에 부전위를 인가하기 위한 부전위인가수단과, 상기 전하축적 전극에 정전위를 인가하기 위한 정전위인가수단을 구비하고, 전자는 상기 드레인영역에서의 밴드-밴드간 터널전류유기 핫 일렉트론 주입전류에 의해 상기 드레인영역에서 상기 전하축적 전극으로 주입된다.

이 구성에 따라, 밴드-밴드간 터널전류는 드레인영역에서 생성되어, 일렉트론-홀쌍을 생성한다.

상기 전자쌍은 횡방향의 전계에 의해 채널방향에 가속되어, 고에너지를 갖는 핫일렉트론으로 된다.

이때, 제어전극에 정전위가 인가되어 있기 때문에, 이 핫일렉트론은 용이하게 터널산화막에 주입되어, 전하축적 전극까지 달할 수가 있다.

이와 같이, 상기 전자는 밴드-밴드간 터널전류 유기포트 일렉트론 주입에 의해, 전하축적 전극으로 주입된다.

이 구조에 있어서, 기록시에 드레인영역근방으로의 밴드-밴드간 터널전류에 의해 발생된 전자-정공쌍중의 정공이 p형의 드레인영역으로 들어가고, 드레인영역내에 있어서의 높은 홀농도에 의해 드레인영역에 상기 홀이 산란되어 에너지를 빼앗긴다.

그리고, 상기 홀은 고에너지를 갖는 핫홀에 생기지 않는다.

종래의 n채널형 메모리셀에서 문제가 되었던 핫홀의 발생을 방지할 수 있다.

본 발명의 구조에 있어서, 핫홀이 발생되더라고, 전하축적 전극은 정전위로 되어 있기 때문에, 전하축적 전극에 핫홀이 주입되지 않는다.

따라서, 터널산화막으로의 핫홀의 주입을 제거할 수 있고, 종래의 n 채널형의 메모리셀에 대한 문제로 되었던 핫홀 주입에 의한 터널산화막의 현저한 열화를 막을 수 있다.

더욱이, 핫홀은 터널산화막으로 주입되지 않기 때문에, 종래의 n 채널형의 메모리셀의 소형화를 방해하는 전계완화층을 형성할 필요가 없다.

그러므로, 메모리셀은 종래의 n채널 메모리셀의 경우보다 더 소형화될 수 있다.

본 발명의 다른 관점에 있어서, n형 영역의 표면에 형성된 p형의 소스영역 및 p형의 드레인영역과, 상기 소스영역과 상기 드레인영역에 의해 끼워진 채널영역의 윗쪽에 터널산화막을 통하여 형성된 전하축적 전극과, 상기 전하축적 전극의 윗쪽에 절연막을 통하여 형성된 제어전극을 갖는 불휘발성반도체기억장치는 데이타의 기록시에, 상기 드레인영역에 부전위를 인가하기 위한 부전위인가수단과, 상기 전하축적 전극에 정전위를 인가하기 위한 정전위인가수단을 구비하고, 강전계는 상기 전하축적 전극 및 드레인영역에 의해 끼워진 영역에 있어서의 상기 터널산화막에 인가하여, FN 터널현상에 의해 상기 드레인영역에서 상기 전하축적 전극으로 전자를 주입한다.

이 구조에 의해, 홀의 채널층은 상기 채널영역에 형성되고, 상기 강전계는 상기 홀의 채널층과 상기 전하축적 전극사이에 삽입된 터널산화막에 인가된다.

FN 터널현상은 터널산화막에서 발생하여, 전하축적 전극에서 홀의 채널층으로 전자를 주입할 수 있다.

그 결과, 상기 채널층의 전 표면을 사용하는 전하축적 전극으로 부터 홀을 뽑아낼 수 있어, 플래쉬 메모리의 소거동작을 효율적으로 행할 수 있다.

바람직하게, 불휘발성반도체기억장치는 기록시에 소스영역에 개방상태로 하는 개방수단과, 기록시에 n형 영역을 접지상태로 하는 접지수단을 더 포함한다.

그 결과, 데이타의 기록시에 있어서, 불휘발성반도체기억장치의 동작을 안정하게 행할 수 있어, 데이타의 기록시에 있어서의 불휘발성반도체기억장치의 신뢰성을 향상시킬 수 있다.

다음에, 상기 채널영역은 p형 매립층을 포함한다.

p형 매립층을 설치하는 것에 의해 n형 영역과 터널산화막과의 계면에서 산란시킴으로써 홀의 이동도의 저하를 막을 수 있다.

그 결과, 홀의 이동도의 저하를 피할 수 있어, 불휘발성반도체기억장치의 구동력을 향상시킬 수 있다.

전하축적 전극은 n형의 폴리실리콘으로 형성된다.

n형 폴리실리콘의 전하축적 전극을 형성하는 것에 의해, 드레인영역에서의 표면횡방향전계가 높게 되고, 드레인영역에서의 밴드-밴드간 터널전류의 발생이 증대하고, 또한 가속전계가 증대한다.

그러므로, 드레인영역에서, 전자가 얻는 에너지가 높게 되어, 기록효율을 향상시킬 수 있다.

그 결과, 기록속도의 증대, 기록내압의 저전압화가 가능해진다.

더욱이, 펀치쓰루 내성이 높게 되어, 메모리셀의 소형화, 즉, 고집적화가 가능해진다.

다음에, 전하축적 전극은 p형의 폴리실리콘으로 형성된다.

p형 폴리실리콘으로 형성된 전하축적 전극은 드레인영역에서의 표면횡방향 전계를 증가시키고, 밴드-밴드간 터널전류의 발생량을 증가시키고, 또한 드레인영역에서의 가속전계를 증대시킨다.

그러므로, 전자가 얻는 에너지가 높게 되어, 기록효율이 향상된다.

그 결과, 기록속도의 증대 또는 기록내압의 저전압화가 가능해진다.

전하축적 전극 및 제어전극에 대칭으로 소스영역 및 드레인영역이 형성된다.

마스크매수의 감소 및 제조공정수의 삭감에 의한 비용저감이 가능해진다.

전하축적 전극의 아래쪽에 위치하는 드레인영역의 불순물 농도는 5×10¹⁹cm^-3이하이다.

이것에 의해, 밴드-밴드간 터널전류 유기 핫 일렉트론 주입전류를 사용하여 기록을 행하는 불휘발성반도체기억장치에 있어서, 실효게이트 길이가 길고, 또한 소형화, 즉, 고집적화가 가능한 메모리셀을 얻는 것이 가능해진다.

전하축적 전극의 아래쪽으로 위치하는 드레인영역의 불순물 농도는 5×10¹⁹cm^-3이고, 전하축적전극의 아래쪽으로 위치하는 소스영역의 불순물농도는 5×10¹⁹cm^-3이하이다.

이 구조를 사용하는 것에 의해, 드레인영역에서의 밴드-밴드간 터널전류의 발생량을 크게할 수 있다.

그 결과, 기록속도의 향상 및 기록시의 드레인전압과 제어전극전압의 저전압화가 가능해진다.

다음에, 불휘발성반도체기억장치는 상기 소스영역에 접하여 형성되어, 상기 소스영역의 불순물 농도보다는 저농도의 p형 불순물을 갖는 제1불순물 영역과, 상기 드레인영역에 접하여 형성되어, 상기 드레인영역의 불순물 농도보다도 저농도의 p형 불순물을 갖는 제2불순물 영역을 더 포함하고 있다.

이 구조에 의해, 소위 LDD 구조가 실현되어, 실효게이트 길이가 길고, 소형화 즉 고집적화가 가능한 메모리셀을 얻을 수 있다.

다음에, 불휘발성반도체기억장치는 상기 n형 영역에서, 상기 드레인영역에 접하여 상기 드레인영역을 둘러싸도록 형성된 n형의 제3불순물 영역을 포함한다.

이 구조에 의해, 드레인공핍층에 있어서의 횡방향 전계가 증대하고, 효율적으로 전자를 고에너지화 할 수가 있다.

그 결과, 기록속도의 향상 및 기록시의 제어전극전압과 드레인전압의 저전압화가 가능해진다.

다음에, 터널산화막의 막두께를 15nm이하로 한다.

이 구조에 의해, 예를들면 비교적 저전압으로, 터널산화막에 고전계가 인가된다.

그러므로, 밴드-밴드간 터널전류를 효과적으로 발생시킬 수 있다.

그 결과, 고속의 기록을 실현할 수 있다.

다음에, 불휘발성반도체기억장치는 상기 n형 영역에서, 상기 드레인영역을 둘러싸도록 형성된 p형의 제4불순물 영역과, 상기 소스영역을 둘러싸도록 형성된 n형의 제5불순물 영역을 포함한다.

소스영역에 형성된 제5불순물 영역에 의해 메모리셀의 펀치쓰루 내성을 향상시킬 수 있다.

또한, 드레인영역에 형성된 제4불순물 영역에 의해, 드레인영역과 n형 영역사이의 내압을 향상시킬 수 있다.

다음에, 불휘발성반도체기억장치는 소거시에 드레인영역을 개방상태로 하는 개방수단을 포함한다.

이 구조에 의해, 소거동작을 안정하게 행할 수 있다.

그 결과, 불휘발성반도체기억장치의 동작의 신뢰성을 향상시킬 수 있다.

다음에, 메모리셀은 제어전극, 전하축적 전극, 소스영역, 드레인영역으로 형성되고, 상기 불휘발성반도체기억장치는 복수행 및 복수열에 배열된 복수의 메모리셀과, 복수의 행에 대응해서 설치된 워드선과, 워드선에 접속되어 있는 각 메모리셀의 제어전극과, 상기 비트선체 접속되어 있는 각 메모리셀의 드레인영역을 포함하는 메모리셀 어레이를 포함한다.

이 구조에 의해, p채널형의 메모리셀로 이루어지는 예를들면 NOR형의 플래쉬 메모리든지, DINOR형의 플래쉬메모리를 구성할 수 있다.

다음에, 불휘발성반도체기억장치는 상기 메모리셀의 동작제어를 행하는 주변회로가 형성되는 주변회로영역을 더 구비하고, 상기 주변회로영역은 p 채널형 MOS 트랜지스터를 갖고, 상기 메모리셀의 상기 소스영역과 상기 드레인영역은 상기 p 채널형 MOS 트랜지스터를 구성하는 소스영역 및 드레인영역과 동일의 구조를 갖는다.

이 구조에 의해, 메모리셀의 소스영역 및 드레인영역과, 주변회로 영역에 형성된 트랜지스터로의 이온주입에 사용된 마스크수를 삭감할 수가 있다.

그 결과, 불휘발성반도체기억장치의 제조공정수를 삭감할 수 있어, 비용저감이 가능해진다.

상기 비트선은 주비트선과 부비트선을 포함하고, 상기 복수의 메모리셀은 각각이 복수행 및 복수열에 배열된 복수의 메모리셀을 포함하는 복수의 섹터로 분할되고, 상기 불휘발성반도체메모리장치는 각각 대응하는 섹터내의 복수열에 대응하는 복수의 상기 부비트선을 포함하는 부비트선군과, 상기 복수의 부비트선군을 선택적으로 상기 복수의 주비트선에 접속하는 선택 트랜지스터를 구비하고, 상기 선택 트랜지스터에는 p 채널형 트랜지스터가 있다.

이 구조에 의해, 선택 트랜지스터를 메모리셀과 동일의 웰내에 형성할 수 있다.

다음에, 부비트선은 금속배선재료로 형성되어 있다.

이 구조에 의해, 종래의 폴리실리콘재료의 부비트선과 비교하여, 부비트선과 드레인영역과의 콘택저항을 낮게 할 수가 있다.

또한, 금속배선재료를 사용하는 것에 의해, 배선저항이 지극히 낮게 되어, 부비트선에 의한 기생저항을 억제할 수 있다.

다음에, 상기 부전압인가수단은 상기 불휘발성반도체기억장치의 기록시에, Vd-Id 특성에 있어서(Vd=드레인전압, Id=드레인류), Vd의 절대치를 증가시킬 때에 {(logId)/Vd}=0을 만족하는 Vd의 값 Vd₁을 구하고, Vd의 절대치가 Vd₁의 값보다 작은 부전위를 상기 드레인영역에 인가하여, 선택되는 메모리셀 및 이 선택되는 메모리셀과 동일의 비트선에 접속된 선택되지 않은 메모리셀에 있어서, 애벌랜치파괴가 일어나지 않도록 한다.

종래의 불휘발성반도체기억장치에 있어서, 애벌랜치파괴가 일어나는것과 같은 부전위를 인가한 경우에, 선택되지 않은 메모리셀에 있어서의 소비전류가 크게 증대하여, 메모리셀의 소비전력의 증대를 초래한다.

또한, 기록전압을 불휘발성반도체기억장치내의 승압회로를 사용하여 생성하고 있는 경우에 있어서, 전류공급 능력에 제한이 있기 때문에, 병렬로 기록할 수 있는 메모리셀의 수가 감소하여, 결과적으로 1메모리셀당 기록속도가 저하한다.

그러므로, 종래의 불휘발성반도체메모리장치에 있어서의 그러한 문제점을 피할 수 있다.

다음에, 메모리셀은 자외선 소거후, 메모리셀의 판독전압보다도 낮은 한계전압을 갖고 있다.

이 구성에 의해, 예를 들면 판독전압보다 한계전압이 높은 경우와 비교하여, 소거상태의 메모리셀의 한계치와 자외선조사후의 한계전압과의 차가 커진다.

이때, 기록시에 있어서의 드레인 외란(disturbance)에 대한 내성이 높아져서, 메모리셀의 신뢰성을 향상시킬 수 있다.

다음에, 메모리셀은 자외선소거후, 메모리셀의 판독전압보다도 높은 한계전압을 갖고 있다.

이 구성에 의해, 판독시에 있어서의 외란에 대한 내성이 높아져서, 메모리셀의 신뢰성을 향상시킬 수 있다.

본 발명의 또 하나의 관점에 있어서, 불휘발성반도체메모리장치에는 n형 영역의 표면에 형성된 p형의 소스영역 및 p형의 드레인영역과, 상기 소스영역과 상기 드레인영역에 의해 삽입된 채널영역의 윗쪽에 터널산화막을 통하여 형성된 전하축적 전극과, 상기 전하축적 전극의 윗쪽에 절연막을 통하여 형성된 제어전극을 갖는 메모리셀과, 복수행 및 복수열에 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이와, 상기 복수행에 대응하여 설치된 워드선과, 상기 워드선에 접속되어 있는 각 메모리셀의 제어전극과, 상기 복수열에 대응하여 설치된 비트선과, 상기 비트선에 접속되어 있는 각 메모리셀의 드레인영역과, 상기 각각의 메모리셀의 소스영역이 접속된 소스선과, 상기 소정의 메모리셀의 데이타 판독시에, 선택되지 않은 상기 비트선과, 선택되지 않은 상기 워드선과, 상기 소스선과, 상기 n형 영역에 제1의 전위를 인가하기 위한 제1전위 인가수단과, 선택되는 상기 비트선에 상기 제1의 전위보다도 1~2V 낮은 전위를 인가하기 위한 제2 전위 인가수단과, 선택되는 상기 워드선에 제2의 전위를 인가하기 위한 제3 전위인가 수단을 포함한다.

이 구성에 의해, 2종류의 상기 제1 및 제2의 전위를 사용함으로써 p 채널형의 소위 NOR형 플래쉬메모리의 판독동작을 행할 수 있다.

본 발명의 또 하나의 관점에 따른 불휘발성반도체기억장치는 n형 영역의 표면에 형성된 p형의 소스영역 및 p형의 드레인영역과, 상기 소스영역과 상기 드레인영역에 의해 끼워진 채널영역의 윗쪽에 터널산화막을 통하여 형성된 전하축적 전극과, 상기 전하축적 전극의 윗쪽에 절연막을 통하여 형성된 제어전극을 갖는 메모리셀과, 복수행 및 복수열에 배열된 복수의 메모리셀을 포함하는 메모리셀어레이와, 복수열에 대응하여 설치된 복수의 주비트선과, 상기 복수의 메모리셀에 공통으로 설치된 소스선을 포함하고, 상기 복수의 메모리셀은 각각이 복수행 및 복수열에 배열된 복수의 메모리셀을 포함하는 복수의 섹터로 분할되고, 상기 복수의 섹터에 대응하여 설치되고, 각각이 대응하는 섹터내의 복수열에 대응하는 복수의 부비트선을 포함하는 복수의 부비트선군과, 상기 복수의 부비트선군을 선택적으로 상기 복수의 주비트선에 접속하는 선택 게이트 트랜지스터를 더 구비하여, 상기 소정의 메모리셀의 판독시에, 선택되지 않은 상기 주비트선과, 선택되지 않은 상기 선택 게이트 트랜지스터와, 상기 소스선과, 상기 n형 영역에 제1의 전위를 인가하기 위한 제1전위 인가수단과, 선택되는 상기 주비트선과, 선택되는 상기 부비트선과, 제1의 전위보다도 1~2V 낮은 전위를 인가하기 위한 제2 전위 인가수단과, 선택되지 않은 부비트선을 개방상태로 하는 개방수단과, 선택되는 상기 선택 게이트 트랜지스터에 제2의 전위를 인가하는 제3 전위 인가수단을 구비한 불휘발성반도체기억장치.

이 구조에 의해, 2종류의 전위를 사용함으로써 p 채널형의 DINOR형 플래쉬메모리의 판독동작을 행할 수 있다.

다음에, 제1의 전위는 접지전위이고, 제2의 전위는 부의 값의 외부전원 전위이다.

이것에 의해, 메모리셀내에서는 정의 값을 외부전원 전위만을 사용함으로써, p 채널형의 NOR 또는 DINOR형 플래쉬메모리의 판독동작을 행할 수 있다. 다음에, 제1의 전위는 접지전위이고, 제2의 전위는 부의 값의 외부전원 전위이다.

이것에 의해, 메모리셀내에서는 부의 값의 외부전원 전위의 1개의 전위를 사용함으로써, p 채널형의 NOR 또는 DINOR형 플래쉬메모리의 판독동작을 행할 수 있다.

다음에, 불휘발성반도체메모리장치에 데이타가 기록될 경우, 최대소비전류인 드레인전류가 기록시에 1㎂ 이하로 되도록 기록전압인가조건이 설정되어 있다.

이것에 의해, 예를 들면 최저 1000개이상의 메모리셀을 동시에 병렬로 기록할 수 있어, 1개의 메모리셀당 실효기록속도의 고속화를 실현할 수가 있다.

또한, 단일전원에 근거해서 동작하는 불휘발성반도체메모리장치를 제조할 수 있다.

본 발명의 상기 다른 목적, 특징, 관점 및 이점은 참조도면에 의거해서 본 발명의 이하 상세한 설명으로부터 더 분명해 질 것이다.

[실시예]

[실시예 1]

이하, 본 발명에 기초를 둔 제1의 실시예에 관해서, 도면을 참조하여 설명한다.

우선, 이 제1의 실시예에 있어서의 불휘발성반도체기억장치의 구조에 관해서, 제1도를 참조하여 설명한다.

이 실시예에 있어서의 불휘발성반도체기억장치는 n형 웰(1)의 표면에 형성된 p형의 소스영역(2) 및 p형의 드레인영역(3)을 포함한다.

또, 제1도에 있어서, 소스영역(2)과 n웰(1) 및 드레인영역(3)과 n웰(1)과의 경계에 각각 pn 접합(2a, 3a)이 형성되어 있다.

소스영역(2)과 드레인영역(3)과의 에 의해 끼워진 채널영역(8)의 윗쪽에는 터널산화막(4)을 통하여, 플로팅게이트 전극(5)이 형성되어 있다.

이 플로팅게이트 전극(5)의 윗쪽에는 절연막(6)을 통하여 콘트롤게이트 전극(7)이 형성되어 있다.

또, 절연막(6)으로서는 일반적으로 산화막, 질화막 및 산화막으로 이루어지는 3층의 적층막이 사용되고 있다.

상기 구조의 불휘발성반도체기억장치의 기록, 소거 및 판독동작에 관해서 설명한다.

우선, 기록시에 있어서는, 제1도 및 제4도를 참조하여, 콘트롤게이트 전극(7)에 4~11V 정도의 정전위를 인가하고, 드레인영역(3)에 -3~-10V정도의 부전위를 인가하고, 소스영역(2)을 개방상태로 하고, n웰(1)을 접지전위로 한다.

즉, 종래의 n 채널형 MOS 트랜지스터를 사용한 DINOR형 플래쉬메모리셀의 기록시와 반대의 극성의 전위배치로 전위를 인가한다.

제2도는 이때의 제1도의 A에서 나타내는 영역에서의 기록동작의 모식도이다.

드레인영역(3)에 있어서, 밴드-밴드간 터널전류가 발생하여, 전자-정공쌍(9)을 생성한다.

한쌍의 전자(9a)는 횡방향전계에 의해, 채널(8)방향으로 가속되어, 고에너지를 갖는 핫일렉트론이 된다.

이때, 콘트롤게이트(7)에는 정전위가 인가되기 때문에, 이 핫일렉트론(9a)은 용이하게 터널산화막(4)에 주입되어, 플로팅게이트전극(5)에 달할 수 있다. 이 밴드-밴드간 터널전류에 의한 핫일렉트론주입에 의해, 플로팅게이트 전극(5)으로 전자가 주입되고, 본 실시예에 있어서의 메모리셀의 기록동작을 행하고 있다.

이 기록동작에 의해, 메모리셀의 한계치는 Low Vt(Vth가 낮은 상태)이다.

상기 메모리셀이 p채널형 트랜지스터이기 때문에, 상기 한계치는 부의 부호로 작은 절대치를 갖는다.

다음에, 소거동작에 관해서, 제3도 및 제4도를 참조하여 설명한다.

소거동작에 있어서, 콘트롤게이트 전극(7)에 -5~-12V정도의 부전위를 인가하고, 소스영역(2) 및 n웰(1)에 5~12V정도의 정전위를 인가하고, 드레인영역(3)을 개방상태로 한다.

요컨대, n채널형 MOS 트랜지스터를 사용한 DINOR형 플래쉬메모리셀의 소거시와 반대의 극성의 전위배치에 의해, 채널부(8)에 정공의 채널층을 형성한다.

상술한 전위배치에 의해, 채널층과 플로팅게이트 전극(5)사이의 터널산화막(4)에 강전계가 인가된다.

FN 터널현상에 의해, 플로팅게이트전극(5)으로 부터 채널층으로 전자가 방출된다.

이 소거동작에 의해, 메모리셀의 한계치가 High Vt (Vth가 높은 상태)로 된다.

상기 메모리셀이 p 채널형 트랜지스터이기 때문에, 상기 한계치는 부의 부호로 큰 절대치로 된다.

더욱이, 판독동작에 있어서는, 제4도에 나타낸 것 같이, 콘트롤게이트 전극(7)에 High Vt 와 Low Vt의 거의 중간인 -1.5~-5V정도의 부전위를 인가하고, 소스영역(2) 및 n웰(1)을 접지전위로 하고, 드레인영역(3)에 -0.1~-2V정도의 부전위를 인가한다.

이 전위배치에 의해, 불휘발성반도체기억장치에 전류가 흐르는지 어떤지에 의존하여, 이 불휘발성반도체기억장치의 한계치가 Low Vt인지 어떤지를 판정한다.

여기서, 제5도 및 제6도는 이 실시예에 있어서의 불휘발성반도체기억장치의 기록특성 및 소거특성을 나타내는 도면이다.

종래 기술에 있어서의 제35도 및 제36도로 나타낸 기록특성 및 소거특성과 비교하여, 본 실시예에 있어서의 기록특성 및 소거특성에 있어서, 한계치가 각각 부의 값으로 되어 있는 것을 알게된다.

이와 같이, 본 실시예에 있어서의 불휘발성반도체기억장치에 있어서, 상기 메모리셀은 p 채널형의 MOS 트랜지스터로 형성되어 있고, 기록, 소거 및 판독동작은 제4도에 나타낸것과 같은 전위조건하에 행한다.

그러므로, 기록시에 있어서는 드레인영역(3)근방에 있어서의 밴드-밴드간 터널전류에 의해 발생하는 전자-정공상(9)중의 정공(9b)을 드레인영역(3)으로 끌어당긴다.

더욱이, 드레인영역(3)에 있어서의 높은 정공농도로 산란을 일으켜서 에너지를 빼앗기기 때문에, 종래의 경우와 다른 고에너지를 갖는 핫홀로 되는 것이 없다.

또한, 가령 핫홀이 존재한 경우에 있어서도, 플로팅게이트(5)는 정전위로 되어 있기 때문에, 핫홀이 터널산화막(4)으로 주입될 수 없다.

따라서, 종래의 n채널의 MOS형 메모리셀에 있어서 큰 문제로 되어 있는 터널산화막에의 핫홀 주입에 의한 터널산화막의 현저한 열화를 막을 수 있다.

또한, 핫홀이 터널산화막으로 주입되지 않기 때문에, 종래의 경우와 같은 전계완화층을 형성할 필요가 없다.

그러므로, 종래의 n채널의 MOS형 메모리셀의 구조와 비교하여, 본 발명에 있어서는 보다 긴 게이트 길이가 확보되고 메모리셀은 보다 소형화될 수 있어, 고집적화가 가능해진다.

여기서, 제7도를 참조하여, 제1도에 나타낸 구조에 있어서, 플로팅게이트 전극(5)과 콘트롤게이트 전극(7)을 접속한 경우의 Id-Vd 및 Ig-Vd 특성을 설명한다.

또, Id는 밴드-밴드간 터널현상으로 발생한 전류의 값이고, Ig는 밴드-밴드간 터널전류 유기 핫 일렉트론에 의해 터널산화막(4)으로 주입된 전류의 값이다. Vg는 콘트롤게이트 전극(7)의 전압이다.

실제의 사용조건에 가까운 전위인가 조건으로서, Vd=-6V, Vg=6V의 조건하에 주입효율 Ig/Id을 고려하면, 제7도에 나타낸 것 같이, 약 10^-2의 높은 주입효율을 얻을 수 있다.

본 실시예에 따른 기록동작에 있어서, 플로팅게이트 전극으로부터 드레인영역으로의 FN 터널전류에 의한 전자의 방출에 의해 기록동작이 행해지는 FN 터널에 의한 게이트 전류 Ig와, 종래의 n채널 MOS형 메모리셀의 밴드-밴드간 터널현상에 의한 리이크전류 Id의 비율 Ig/Id보다 주입효율 Ig/Id은 1자리수에서 2자리수 효율이 좋다.

이와 같이, 주입효율 Ig/Id이 종래의 메모리셀 보다 높은 것은 종래의 기록방식과 동일의 속도에서의 기록을 저소비전류로 실현하는 것을 가능하게 한다.

또한, 종래와 동일소비전류량으로 고속으로 기록을 행할 수 있다는 것을 의미한다.

이상과 같이, 본 실시예에 있어서의 불휘발성반도체기억장치의 기록방식에 의하면, 터널산화막의 열화를 방지할 수 있어, 게이트 길이를 유효하게 이용한다.

또한, 저 소비전류화 및 고속기록을 실현할 수 있다.(참고문헌=S. Haddad et al., An Investigation of Erase-Mode Dependent Hole Trapping in Flash EEPROM Memory Cell, IEEE ELECTRON DEVICE LETTERS, Vol. 11, No. 11, November P514, 1990).

또한, 제1도에 나타낸 것 같이, 소스영역(2) 및 드레인영역(3)이 플로팅게이트 전극(5) 및 콘트롤게이트 전극(7)에 대하여 대칭구조로 되어 있기 때문에, 소스영역(2) 및 드레인영역(3)은 동일불순물 주입공정으로 형성될 수 있다.

그 결과, 종래의 DINOR형 플래쉬메모리셀 및 비대칭으로 구조된 소스영역과 드레인영역을 가지는 NOR형 플래쉬메모리셀과 비교하여, 마스크매수 및 제조공정수를 삭감할 수 있어, 불휘발성반도체기억장치의 비용을 절감할 수 있다.

[실시예 2]

다음에, 본 발명에 기초를 둔 불휘발성반도체기억장치의 제2의 실시예에 관해서 설명한다.

이 제2의 실시예에 있어서의 불휘발성반도체기억장치는 상술한 제1의 실시예에 있어서의 메모리셀을 사용하여, p 채널의 MOS형 메모리셀을 사용한 DINOR형 플래쉬메모리를 실현시킨 것이다.

이 DINOR형 플래쉬메모리에 포함되는 메모리셀 매트릭스는 이하 설명된 것 같이 복수의 섹터로 분할되어 있다.

표 1~표 3은 선택된 섹터내의 메모리셀(메모리 트랜지스터) 및 비선택된 섹터내의 메모리셀(메모리 트랜지스터)에서의 전압인가 조건을 나타낸다.

표 1 내지 표 3에 있어서, Vd는 드레인전압, Vg은 콘트롤게이트 전극전압, Vs는 소스영역전압, Vbb는 n웰 전압을 나타낸다.

표 1~표 3의 전압조건에 있어서 간단한 설명을 위해, 섹터수, 메모리수등을 적게한다.

(a) 불휘발성반도체기억장치의 전체의 구성

제8도는 이 실시예에 있어서의 불휘발성반도체기억장치의 전체의 구성을 나타내는 블럭도이다.

메모리셀 매트릭스(70)는 섹터(SE1, SE2)로 분할되어 있다.

메모리셀 매트릭스(70)는 섹터(SE1, SE2)에 각각 대응하는 선택게이트(SG1, SG2)를 포함한다.

메모리셀 매트릭스(70)는 n웰 영역(71)내에 형성된다.

메모리셀 매트릭스(70)에 있어서, 2개의 주비트선(MB0, MB1)이 배열된다.

주비트선(MB0, MB1)은 각각 Y게이트(72)내의 Y게이트 트랜지스터(YG0, YG1 )를 통하여 센스앰프(52) 및 기록회로(53)에 접속된다.

주비트선(MB0)에 대응하여 2개의 부비트선(SB01, SB02)이 설치된다.

주비트선(MB1)에 대응하여 2개의 부비트선(SB11, SB12)이 설치된다.

부비트선(SB01, SB11)에 교차하도록 워드선(WL0, WL1)이 배열된다.

부비트선(SB02, SB12)에 교차하도록 워드선(WL2, WL3)이 배열된다.

여기서, 부비트선의 재료로서 Al, 텅스텐등의 고융점 금속재료, 고융점 금속재료의 실리사이드 재료등의 금속재료를 사용하는 배선구조를 사용함으로써, 부비트선의 재료로서 폴리실리콘을 사용하는 배선구조와 비교하여, p+ 확산층과의 콘택저항을 충분히 작게 할 수가 있다.

또한, 작은 배선저항은 부비트선에 의한 기생저항효과를 억제할 수 있다.

부비트선(SB01, SB02, SB11, SB12)과 워드선(WL0~WL3)과의 교점에는 각각 메모리셀(메모리 트랜지스터)(M00~M03, M10~M13)이 설치된다.

메모리셀(M00, M01, M10, M11)은 섹터(S1)에 포함되고, 메모리셀(M02, M03 , M12, M13)은 섹터(SE2)에 포함된다.

각 메모리셀의 드레인영역은 대응하는 부비트선에 접속되고, 콘트롤게이트 전극은 대응하는 워드선에 접속되고, 소스영역은 소스선(SL)에 접속된다.

선택게이트(SG1)는 선택게이트 트랜지스터(SG01, SG11)를 포함한다.

선택게이트(SG2)는 선택게이트 트랜지스터(SG02, SG12)를 포함한다.

부비트선(SB01, SB02)은 각각 선택게이트 트랜지스터(SG01, SG02)를 통하여 주비트선(MB0)에 접속되고, 부비트선(SB11, SB12)은 각각 선택게이트 트랜지스터(SG11, SG12)를 통하여 주비트선(MB1)에 접속된다.

어드레스 버퍼(58)는, 외부에서 주어지는 어드레스 신호를 받아, X 어드레스 신호를 X 디코더(59)에 주고, Y 어드레스 신호를 Y 디코더(57)에 준다.

X 디코더(59)는 X 어드레스 신호에 응답하여 복수의 워드선(WL0~WL3)중 어느것인가를 선택한다.

Y 디코더(57)는 Y 어드레스 신호에 응답하여 복수의 주비트선(MB0, MB1)의 어느것인가를 선택하는 선택신호를 발생한다.

Y 게이트(72)내의 Y 게이트 트랜지스터는 각각 선택신호에 응답하여 주비트선(MB0, MB1)을 센스앰프(52) 및 기록회로(53)에 접속한다.

판독시에는 센스앰프(52)가 주비트선(MB0) 또는 주비트선(MB1)상에 판독된 데이타를 검지하여, 데이타 입출력 버퍼(51)를 통하여 외부에 출력한다.

기록시에는, 외부에서 주어지는 데이타가 데이타 입출력 버퍼(51)를 통하여 기록회로(53)에 주어지고, 기록회로(53)는 그 데이타에 따라서 주비트선(MB0, MB1)에 기록전압을 준다.

부전압발생회로(54, 55)는 외부로 부터 전원전압 Vcc(예를들면 5V)을 받아 부전압을 발생한다.

고전압 발생회로(56)는 외부로부터 전원전압(Vcc)을 받아, 고전압을 발생한다.

검증 전압 발생회로(60)는 외부에서 주어지는 전원전압(Vcc)을 받아, 검증시에, 선택된 워드선에 소정의 검증전압을 준다.

웰 전위 발생회로(61)는 소거시에, n웰 영역(71)에 정전압을 인가한다.

소스제어회로(62)는 소거시에, 소스선(SL)에 고전압을 준다.

선택 게이트 디코더(63)는 어드레스 버퍼(53)로부터의 어드레스 신호의 일부에 응답하여, 선택게이트(SG1, SG2)를 선택적으로 활성화한다.

기록/소거 제어회로(50)는 외부에서 주어지는 제어신호에 응답하여 각 회로의 동작을 제어한다.

(b) 불휘발성반도체기억장치의 동작

불휘발성반도체기억장치의 섹터 소거동작, 기록동작 및 판독동작을 표 1~표 3를 참조하여 설명한다.

(i) 섹터소거동작

여기서는 섹터(SE1)를 일괄소거 하는 것으로 가정한다.

우선, 기록/소거 제어회로(50)에 섹터 일괄 소거동작을 지정하는 제어신호가 주어진다.

이 신호에 응답하여, 부전압 발생회로(55) 및 고전압 발생회로(56)가 활성화된다.

부전압 발생회로(55)는 X 디코더(59)에 부전압(-10V)을 준다.

X 디코더(59)는 섹터(SE1)의 워드선(WL0, WL1)에 부전압(-10V)을 인가하여, 섹터(SE2)의 워드선(WL2, WL3)에 0V를 인가한다.

고전압 발생회로(56)는 Y 디코더(57) 및 웰 전위 발생회로(61)에 고전압을 준다. Y 디코더(57)는 Y 게이트(72)내의 Y 게이트 트랜지스터(YG0, YG1)에 고전압을 인가한다(Y 게이트 트랜지스터, 선택게이트 트랜지스터를 p 채널형 MOS 트랜지스터로 형성한 예를 게시한다.).

그 결과, 주비트선(MB0, MB1)은 플로팅 상태가 된다.

소스제어회로(62)는 소스선(SL)에 정전압(8V)을 인가한다.

또한, 웰 전위 발생회로(61)는 n웰 영역(71)에 정전압(8V)을 인가한다.

선택게이트 디코더(63)는 선택게이트(SG1, SG2)를 OFF상태로 한다.

이렇게 하여, 선택섹터(SE1)내의 메모리셀 및 비선택섹터(SE2)내의 메모리셀에 표 1에 나타낸 것 같이 전압이 인가된다.

그 결과, 섹터(SE1)내의 모든 메모리셀은 소거된다.

(ii) 기록동작

여기서는 메모리셀(M00)을 프로그램하는 것으로 가정한다.

즉, 메모리셀 M00에 데이타 0를 기록하고, 메모리셀(M10)에는 데이타 1를 유지한다.

우선, 기록/소거 제어회로(50)에 프로그램동작을 지정하는 제어신호가 주어진다.

이 신호에 응답하여, 부전압 발생회로(54) 및 고전압 발생회로(56)가 활성화 된다.

고전압 발생회로(56)는 X 디코더(59)에 고전압을 준다.

X 디코더(59)는 어드레스 버퍼(58)로부터 주어지는 X 어드레스 신호에 응답하여 워드선(WL0)을 선택하고, 선택된 워드선(WL0)에 고전압(8V)을 인가하고, 비선택의 워드선(WL1~WL3)에는 0V를 인가한다.

부전압 발생회로(54)는 Y 디코더(57), 기록회로(53) 및 선택게이트 디코더(63)에 부전압을 준다.

우선, 외부에서 데이타 입출력 버퍼(51)를 통하여 데이타 0가 기록회로(53)에 주어져서 래치된다.

Y 디코더(57)는 어드레스 버퍼(58)로부터 주어지는 Y 어드레스 신호에 응답하여 Y 게이트(72)내의 Y 게이트 트랜지스터(YG0)에 부전압을 인가하고, Y 게이트 트랜지스터(YG1)에 0V를 인가한다.

그것에 의하여, Y 게이트 트랜지스터(YG0)가 ON한다.

기록회로(53)는 Y 게이트 트랜지스터(YG0)를 통하여 주비트선(MB0)에 데이타 0에 대응하는 프로그램전압(-5V)을 인가한다.

또한, 선택게이트 디코더(63)는 선택게이트(SG1)를 ON상태로 하여, 선택게이트(SG2)를 OFF상태로 한다.

그것에 의하여, 부비트선(SB01, SB11)이 각각 주비트선(MB0, MB1)에 접속된다.

소스제어회로(62)는 소스선(SL)을 플로팅상태로 한다.

웰 전위 발생회로(61)는 n웰 영역(71)에 0V를 인가한다.

이렇게 하여, 메모리셀(M00)에 표 2의 좌측란에 나타낸것 같이 전압이 인가된다.

그 결과, 메모리셀(M00)의 한계전압이 상승한다(한계전압은 부전압이기 때문에, 0에 가까운 방향으로 변화한다.).

일정시간, 예를 들면 1m(초)경과후, 외부에서 데이타입출력 버퍼(51)를 통하여 데이타 1가 기록회로(53)에 주어져서 래치된다.

Y 디코더(57)는 어드레스 버퍼(58)로 부터 주어지는 Y 어드레스 신호에 응답하여, Y 게이트(72)내의 Y 게이트 트랜지스터(YG1)에 부전압을 인가하고, Y 게이트 트랜지스터(YG0)에 0V를 인가한다.

그것에 의하여, Y 게이트 트랜지스터(YG1)가 ON 한다.

기록회로(53)는 Y 게이트 트랜지스터(YG1)를 통하여 주비트선(MB1)에 데이타 1에 대응하는 0V를 인가한다.

이렇게 하여, 메모리셀(M10)에 표 2의 오른쪽란에 나타낸 것 같이, 전압이 인가된다.

그 결과, 메모리셀(M10)의 한계전압은 낮은(한계전압은 부전압이기 때문에 절대치로서는 높은)상태로 유지한다.

(iii) 판독동작

여기서는, 메모리셀 M00로부터 데이타를 판독하는 것으로 가정한다.

우선, 기록/소거 제어회로(50)에 판독동작을 지정하는 제어신호가 주어진다.

X 디코더(59)는 어드레스 버퍼(58)로부터 주어지는 X 어드레스 신호에 응답하여, 워드선(WL0)을 선택하고, 또한 상기 워드선에 0V를 인가한다.

이때, 워드선(WL1~WL3)은 3V로 유지된다.

선택게이트 디코더(63)는 선택게이트(SG1)를 ON 상태로 하여, 선택게이트(SG2)를 OFF상태로 한다.

Y 디코더(57)는 어드레스 버퍼(58)로부터 주어지는 Y 어드레스 신호에 응답하여, Y 게이트(72)내의 Y 게이트 트랜지스터(YG0)를 ON시킨다.

소스 제어회로(62)는 소스선(SL)에 3V를 인가한다.

웰 전위 발생회로(61)는 n웰 영역(71)에 3V를 인가한다.

이렇게 하여, 선택된 메모리셀(M00), 표 3의 왼쪽란에 나타낸것 같이 전압이 인가된다.

그것에 의하여, 메모리셀(M00)의 내용이 1이면 주비트선(MB0)에 판독전류가 흐른다.

이 판독전류가 센스앰프(52)에 의해 검지되어, 데이타 입출력 버퍼(51)를 통하여 외부에 출력된다.

이때, 비선택의 메모리셀에는 표 3의 오른쪽란에 나타낸것 같이 전압이 인가된다.

이상과 같이 하여, 이 실시예에 있어서의 불휘발성반도체기억장치의 소거, 기록, 판독동작을 행할 수 있다.

여기서, 본 실시예에 있어서의 불휘발성반도체기억장치에 있어서, p 채널의 MOS형 메모리셀에 있어서의 콘트롤게이트 전극에 정전위를, 드레인영역에 부전위를 인가함으로써, 드레인영역에서 밴드-밴드간 터널전류를 발생시킨다.

이 밴드-밴드간 터널전류는 전자를 발생한다.

상기 전자는 전계에 의해 가속되어 핫일렉트론으로 형성된다.

터널산화막으로 주입되는 핫일렉트론에 의해 기록동작이 행해진다.

기록동작에 있어서, 선택되는 메모리셀에서는 콘트롤게이트 전극에 정전압(Vcg), 드레인영역에 부전압(Vd)이 인가된다.

반면에, 동일의 비트선에 접속된 비선택의 메모리셀(드레인외란에 의한 셀)에서는 콘트롤게이트 전극에 0V, 드레인영역에 부전압(Vd)이 인가된다.

이 비선택의 메모리셀에서는, 콘트롤게이트 전압이 0V이기 때문에, 플로팅게이트 전극과 드레인영역과의 전위치가 선택된 메모리셀의 플로팅게이트 전극과 드레인영역사이의 전위차와 비교하여 대단히 작게 된다.

이와 같이, 비선택의 메모리셀에서는 밴드-밴드간 터널전류의 발생량이 적어져서, 전자주입전류도 적어진다.

(동일의 워드선에 접속된 비선택의 메모리셀(게이트외란에 의한 셀)에서는 콘트롤게이트 전극전압이 정전압(Vcg), 드레인영역전압이 0V로 된다. 이 상태는 종래의 n채널 MOS형의 메모리셀의 게이트외란셀과 동일의 FN 터널전류에 의한 오소거의 모드이다. 이 모드에서, Vcg를 극단적으로 크게 설정하지 않는한 문제점은 없다.)

이상과 같이, 콘트롤게이트 전극으로의 정전압과 드레인영역으로의 부전압의 쌍방이 동시에 인가된 메모리셀만 증가된 전자주입전류를 가지며, 고속으로 기록동작을 행할 수 있다.

콘트롤게이트 전극으로의 정전압과 드레인영역으로의 부전압의 어느쪽인지 한 쪽만 인가된 메모리셀에서는 기록동작 또는 소거동작이 일어나지 않는다. 요컨대, 밴드-밴드간 터널전류의 발생량이 플로팅게이트 전극과 드레인영역사이의 전위차의 대소에 의해서 결정된다고 하는 특성을 이용하고 있다.

이와 같이, 밴드-밴드간 터널현상을 유효히 사용하고 있는 것이 본 실시예에 있어서의 기록동작의 특징이다.

또한, p 채널형의 MOS 메모리셀을 DINOR형 플래쉬메모리에 사용하는 것으로, 주변회로영역에 형성되는 p 채널트랜지스터의 소스영역 및 드레인영역 및 메모리셀의 소스영역 및 드레인영역은 동일의 구조로 형성될 수 있다.

그러므로, 상기 동일 제조공정으로 메모리셀 영역과 주변 트랜지스터 영역과의 소스영역 및 드레인영역의 불순물을 주입시킬 수 있다.

그 결과, 마스크매수 및 불휘발성반도체기억장치의 제조공정수를 삭감할 수 있어, 제조비용을 절감할 수 있다.

또한, 메모리셀 어레이내에 형성되는 선택 트랜지스터를 p 채널형 트랜지스터로 형성하는 것이 가능해진다.

그러므로, p 채널형의 MOS 메모리셀과, 선택 트랜지스터를 동일의 웰내에 형성할 수 있다.

[실시예 3]

다음에, 본 발명에 기초를 둔 불휘발성반도체기억장치의 제3실시예에 관해서 설명한다.

이 제3의 실시예에 있어서의 불휘발성반도체기억장치는 제1의 실시예에 있어서의 p 채널의 MOS형 메모리셀의 구조를 사용하여, NOR형의 플래쉬메모리를 실현시킨 것이다.

우선, 제9도를 참조하여, 본 실시예에 있어서의 불휘발성반도체기억장치의 구성에 관해서 설명한다.

칩 일괄소거를 채용한 이 실시예에 있어서의 플래쉬메모리는 메모리셀 매트릭스(101)와, X 어드레스 디코더(102)와, 어드레스 버퍼(105)와, 기록회로(106)와, 센스앰프(107)와, 입출력 버퍼(108)와, 소스 제어회로(109)와, 부전압 발생회로(110, 111)와, 고전압 발생회로(112)와, 웰 전위 발생회로(113)를 포함한다.

메모리셀 매트릭스(101)는 행렬상에 배치된 복수개의 메모리트랜지스터를 그 내부에 갖는다.

메모리셀 매트릭스(101)는, n웰 영역(114)내에 형성된다.

메모리셀 매트릭스(101)의 행 및 열을 선택하기 위해서, X 어드레스 디코더(102)와 Y 게이트(103)가 접속되어 있다.

Y 게이트(103)에는 열의 선택정보를 주는 Y 어드레스 디코더(104)가 접속되어 있다.

X 어드레스 디코더(102)와 Y 어드레스에는 어드레스 정보가 일시 격납되는 어드레스 버퍼(105)가 접속되어 있다.

Y 게이트(103)에는 데이타 입력시에 기록동작을 행하기 위한 기록회로(106)와 데이타 출력시에 흐르는 전류값에 근거하여 「0」또는「1」를 판정하는 센스앰프(107)가 접속되어 있다.

기록회로(106)와 센스앰프(107)에는 각각, 입출력데이타를 일시 격납하는 입출력 버퍼(108)가 접속되어 있다.

제9도에 나타낸 메모리셀 매트릭스(101)중에는 그 개략구성을 나타내는 등가회로도가 나타나 있다.

이 메모리셀 매트릭스(101)를 갖는 플래쉬메모리는 NOR형 플래쉬메모리라고 불리고 있다.

메모리셀 매트릭스(101)에 있어서, 행방향으로 연장되는 복수개의 워드선(WL, WL, …, WL)와, 열방향으로 연장되는 복수개의 비트선(BL, BL, …, BL)이 서로 직교하도록 배치된다.

이들 선은 매트릭스를 구성한다.

각 워드선과 각 비트선의 교점에는 각각 플로팅게이트를 갖는 메모리 트랜지스터(Q, Q, …, Q)가 배설되어 있다.

각 메모리트랜지스터의 드레인영역에는 각 비트선이 접속되어 있다.

대응하는 메모리 트랜지스터의 콘트롤게이트 전극에는 각 워드선이 접속되어 있다.

대응하는 메모리 트랜지스터의 소스영역에는 각 소스선(S, S, …)이 접속되어 있다.

동일행에 속하는 메모리 트랜지스터의 소스는 제9도에 나타낸것 같이 서로 접속되어 있다.

고전압 발생회로(112)는 외부에서 전원전압(Vcc)(예를 들면 3V)을 받아, 고전압을 발생한다.

부전압 발생회로(110, 111)는 외부에서 전원전압(Vcc)을 받아, 부전압을 발생한다.

웰 전위 발생회로(113)는 n웰 영역(114)에 고전압을 인가한다.

소스제어회로(109)는 소거시에 소스라인(SL)에 고전압을 준다.

다음에, 소거동작, 기록동작, 판독동작을 표 4~표 6를 참조하여 설명한다.

또, 표 4~표 6에 있는 전압인가 조건은 실시예로서의 값을 나타내고 있다.

(i) 소거동작

부전압 발생회로(111)는 X 어드레스 디코더(102)에 부전압(-10V)을 준다.

X 어드레스 디코더(102)는 모든 워드선(WL~WL)에 부전압(-10V)을 인가한다.

웰 전위 발생회로(113)는 n웰 영역(114)에 고전압(8V)을 인가한다.

소스 제어회로(109)는 소스선(SL)에 고전압(8V)을 인가한다.

Y 어드레스 디코더(104)는 Y 게이트(103)내의 Y 게이트 트랜지스터를 OFF로 하여, 모든 비트선(BL~BL)를 플로팅상태로 한다.

이렇게 하여, 메모리셀 매트릭스(101)내의 모든 메모리에 표 4에 나타낸 것 같이 전압이 인가된다.

그 결과, 메모리셀 매트릭스(101)내의 모든 메모리셀은 소거된다.

(ii) 기록동작

여기서는 메모리 트랜지스터(Q)에 기록을 행하는 것으로 가정한다.

즉, 메모리셀(Q)에 데이타 0를 기록하고, 메모리셀 매트릭스(101)내의 그 밖의 메모리셀은 데이타 1를 유지한다.

고전압 발생회로(112)는 X 어드레스 디코더(102)에 고전압을 준다.

X 어드레스 디코더(102)는 어드레스 버퍼(105)로부터 주어지는 X 어드레스 신호에 응답하여 워드선(WL)을 선택하고, 선택된 워드선(WL)에 고전압(8V)을 인가하고, 비선택의 워드선(WL~WL)에는 0V를 인가한다.

부전압 발생회로(110)는 Y 어드레스 디코더(104)에 부전압을 준다.

우선, 외부에서 데이타 입출력 버퍼(108)를 통하여 데이타 0가 기록회로(106)에 주어져서 래치된다.

Y 어드레스 디코더(104)는 어드레스 버퍼(105)로부터 주어지는 Y 어드레스 신호에 응답하여, Y 게이트(103)에 비트선택 정보를 보낸다.

Y 게이트(103)는 비트선(BL)을 선택하여, 선택비트선(BL)에 데이타 0에 대응하는 기록전압(-5V)을 인가하고, 비선택의 비트선(BL~BL)에는 0V를 인가한다.

소스 제어회로(109)는 소스선(SL)을 플로팅상태로 한다.

웰 전위 발생회로(113)는 n웰 영역(114)에 0V를 인가한다.

이렇게 하여, 메모리셀(Q)에 표 5에 나타낸것 같이 전압이 인가된다.

그 결과, 메모리셀(Q)의 한계전압이 상승한다(한계전압은 부전압이기 때문에 0에 가까운 방향으로 변화한다.).

(iii) 판독동작

여기서는 메모리셀(Q)로부터 데이타를 판독하는 것으로 가정한다.

X 어드레스 디코더(102)는 어드레스 버퍼(105)로부터 주어지는 X 어드레스 신호에 응답하여, 워드선(WL)을 선택하고, 또한 그 선택된 워드선에 0V를 인가한다.

이때, 비선택의 워드선(WL~WL)에는 3V를 인가한다.

Y 어드레스 디코더(104)는 어드레스 버퍼(105)로부터 주어지는 Y 어드레스 신호에 응답하여 Y 게이트(103)에 비트선 선택정보를 나타낸다.

Y 게이트(103)는 비트선(BL)을 선택하고, 비트선(BL)에는 2V가 인가된다.

비선택의 비트선(BL~BL)에는 3V가 인가된다.

소스 제어회로(109)는 소스선(SL)에 3V를 인가한다.

웰 전위 발생회로(113)는 n웰 영역(114)에 3V를 인가한다.

이렇게 하여, 선택된 메모리셀(Q)에 표 6에 나타낸 것 같이 전압이 인가된다. 그것에 의하여, 메모리 트랜지스터(Q)의 내용이 1 이면, 비트선(BL)에 판독전류가 흐른다.

이 판독전류가 센스앰프(107)에 의해 검지되어, 입출력 버퍼(108)를 통하여 외부에 출력된다.

이상과 같이, 본 실시예에 있어서의 NOR형의 플래쉬메모리에 있어서는, 기록ㆍ소거시의 소비전류량이 적기 때문에, 기록ㆍ소거에 사용하는 고전압은 칩 내부승압회로로써 발생할 수 있다.

따라서, 외부전원 전압은 임의의 단일전원을 사용하여 제공될 수 있다.

또한, 종래의 n채널의 MOS형 메모리셀을 사용한 NOR형 플래쉬메모리에 있어서는, 제10도에 나타낸것 같이, 기록동작을 행하기 위해 채널 핫 일렉트론주입에 의해 플로팅게이트에 전자를 주입한다.

이것에 의해, 메모리셀의 Vth를 저 Vth측에고 고 Vth측으로 변화시키고 있다.

한편, 소거동작에 있어서는, FN 터널현상에 의해, 플로팅게이트 전극으로부터 소스영역 또는 채널영역으로 전자의 방출에 의해, 메모리셀의 Vth를 고 Vth측에서 저 Vth측으로 변화시키고 있다.

이때, 소거동작은 전비트 소거 또는 블럭단위에서의 일괄소거이다.

메모리셀은 비트마다 검증될 수 없기 때문에, 소거후의 Vth 분포가 커지게 된다.

즉, 저 Vth측의 Vth 본포가 커지는 것에 의해, 소위 오버이레이즈(over erasing )현상이 일어난다.

오버이레이즈 현상에 있어서, 0보다 큰 Vth를 갖는 메모리셀이 발생하면, 메모리셀이 판독 동작시에 항상 ON 상태로 되기 때문에, 판독오동작을 일으킨다. 가령, 프로세스에 있어서의 격차든지 결함에 의해, 어느 비트선에 접속된 메모리셀이 고속으로 소거되면, 메모리셀은 오버이레이즈에 의해 오동작을 일으키게 된다.

따라서, 전 비트의 소거속도의 격차를 작게 하는 것이 불가결하다.

소거속도의 격차감소는 종래의 n채널 MOS를 사용한 NOR형 플래쉬메모리의 큰 문제점으로 되어 있었다.

한편, 상술한 실시예에 있어서의 p 채널의 MOS형 트랜지스터를 사용한 NOR형 플래쉬메모리에 있어서는, p 채널의 MOS 트랜지스터를 기본구조로서 사용하여 플로팅게이트 전극으로의 전자의 주입에 의해 기록을 행하고 있다.

그 결과, 제11도에 나타낸 것 같이, 고 Vth측(절대치가 높은 Vth)에서 저 Vth측(절대치가 낮은 Vth)으로 기록을 행할 수 있다.

따라서, 기록동작에 있어서는 비트마다 메모리셀을 검증할 수 있기 때문에, 기록동작 종료후의 Vth 분포, 즉, 저 Vth측의 Vth 분포를 작게 할 수 있다.

더욱이, 비록 비트선에 접속된 메모리셀이 고속으로 기록되더라도, Vth가 0를 넘는 것을 막을 수 있다.

그러므로, 종래의 NOR형 플래쉬메모리의 오버이레이즈에 의한 오동작의 문제를 해결할 수가 있다.

또한, 제2의 실시예와 같이, 핫홀이 터널산화막으로 거의 주입되지 않는다. 그러므로, 홀주입에 의한 터널산화막의 현저한 열화를 막을 수 있다.

더욱이, 핫홀이 주입되지 않기 때문에, 종래의 n채널의 MOS형 메모리셀에 있어서, 실효게이트 길이의 유효한 이용을 악화시키고 있는 전계완화층의 형성이 불필요하다.

그 결과, 본 실시예의 메모리셀은 종래의 플래쉬메모리보다 더 소형화할 수 있어, 고집적화가 가능해진다.

또, 상술한 제2 및 제3의 실시예에 있어서는 DINOR형 플래쉬메모리, NOR형의 플래쉬메모리를 설명한다.

그러나 본 발명은 이것에 제한되지 않는다.

FN 터널전류에 의해 플로팅게이트로부터 드레인영역으로 전자를 방출함으로써, 기록 또는 소거를 행하는 플래쉬메모리에 있어서는 전부 같은 작용효과를 얻을 수 있다.

또한, 상기 제2 및 제3의 실시예에 있어서, 판독시의 전압인가 조건에 관하여는 표 3 및 표 6에 나타낸 경우에 한정되지 않는다.

표 7 내지 표 10에 나타낸 조건을 만족하는 판독시의 전압인가 조건을 사용함으로써, 같은 작용효과를 얻을 수 있다.

[실시예 4]

다음에, 본 발명에 기초를 둔 제4실시예에 있어서의 불휘발성반도체기억장치에 관해서 도면을 참조하여 설명한다.

이 제4실시예에 있어서의 불휘발성반도체기억장치는 제12도를 참조하여, 제1실시예와 같이, n웰(1)의 표면에 형성된 p형의 불순물 영역의 소스영역(2)과, p 형의 불순물영역의 드레인영역(3)을 갖고 있다.

또, 소스영역(2)과 n웰 및 드레인영역(3)과 n웰(1)과의 경계부분에는 pn 접합(2a, 3a)이 형성되어 있다.

불휘발성반도체기억장치는 소스영역(2)과 드레인영역(3)에 의해 끼워진 채널영역(8)의 윗쪽에는 터널산화막(4)을 통하여 형성된 플로팅게이트 전극(5)과, 이 플로팅게이트 전극(5)의 윗쪽에 절연막을 통하여 형성된 콘트롤게이트 전극(7)을 더 갖고 있따.

상기와 같이 구조된 불휘발성반도체기억장치에 있어서, 기록시에 제1의 실시예와 같은 조건의 전압인가 조건을 가한다.

즉, 콘트롤게이트 전극(7)에 정전위, 드레인영역(3)에 부전위를 인가하고, 소스영역(2)을 개방상태, n웰(1)을 접지전위로 한다.

이것에 의해, 플로팅게이트 전극(5)과 드레인영역(3)과의 중복영역상의 터널산화막(4)에 강전계가 인가된다.

FN 터널현상에 의해, 드레인영역(3)으로부터 터널산화막(4)을 통하여 플로팅게이트 전극(5)으로 전자가 주입된다.

이것에 의해, 기록이 행하여진다.

그 결과, 기록시에 있어서, 제1의 실시예와 같은 작용효과를 얻을 수 있다.

[실시예 5]

다음에, 본 발명에 기초를 둔 제5실시예의 불휘발성반도체기억장치의 구조에 관해서, 제13도를 참조하여 설명한다.

이 실시예에 있어서의 불휘발성반도체기억장치는 제1도에 나타낸 제1실시예의 불휘발성반도체기억장치의 채널영역에 형성된 p형의 매립층(12)을 더 포함한다.

제1도에 나타낸 구조에 의하면, 채널층(8)이 n웰(1)과 터널산화막(4)과의 계면에 생성된다.

그러므로, 채널층(8)을 흐르는 정공은 n웰(1)과 터널산화막(4)과의 계면에서 산란되어, 정공의 이동도를 저하시킨다.

그 결과, 불휘발성반도체기억장치의 구동력이 저하하게 된다.

그래서, 본 실시예에 나타낸 것 같이, 채널층(8)에 p형의 매립층(12)을 설치하는 것에 의해, n웰(1)과 터널산화막(4)과의 계면에서의 산란에 의한 정공의 이동도의 저하를 미연에 방지할 수 있어, 불휘발성반도체기억장치의 안정된 구동을 실현할 수 있다.

또, p매립층(12)은 채널영역에서의 불순물의 종방향 분포에 있어서, n웰(1)과 터널산화막(4)과의 계면으로 부터 약 10nm~200nm의 깊이의 위치된 불순물의 피크농도를 갖도록 형성하는 것이 바람직하다.

또한, p형의 매립층(12)의 피크농도의 값은 1×10~5×10cm인 것이 바람직하다.

[실시예 6]

다음에, 본 발명에 기초를 둔 제6실시예의 불휘발성반도체기억장치의 구조에 관해서, 제14도를 참조하여 설명한다.

이 실시예에 있어서의 불휘발성반도체기억장치의 구조에 있어서, 제1도에 나타낸 제1실시예의 불휘발성반도체기억장치의 플로팅게이트전극은 n+형의 폴리실리콘(13)으로 형성된다.

이러한 구조에 의해, 제5실시예와 비교해, 드레인영역(3)에 있어서의 표면의 횡방향전계가 높게 되어, 밴드-밴드간 터널전류의 발생량이 증대한다.

이것에 의해, 드레인영역(3)에 있어서의 가속전계가 증대되기 때문에, 전자는 보다 높은 에너지를 얻는다.

그 결과, 기록효율이 증대되어, 기록속도를 증가시킬 수 있고, 기록전압을 감소시킬 수 있다.

더욱이, 제5의 실시예와 비교하여, 펀치쓰루 내성이 높게 되어, 메모리셀을 보다 소형화할 수 있어, 불휘발성반도체기억장치의 고집적화가 가능해진다.

[실시예 7]

다음에 본 발명에 기초를 둔 제7실시예의 불휘발성반도체기억장치의 구조에 관해서 제15도를 참조하여 설명한다.

이 실시예의 불휘발성반도체기억장치에 있어서는, 제1도에 나타낸 제1실시예의 불휘발성반도체기억장치의 플로팅게이트는 p폴리실리콘으로 형성된다.

이러한 구조에 의해, 제5실시예에 있어서의 불휘발성반도체기억장치와 비교한 경우, 드레인영역(3)에 있어서의 표면의 횡방향전계가 높게 되어, 밴드-밴드간 터널전류의 발생량이 증대하고, 또한 가속전계가 증대한다.

그러므로, 전자는 보다 높은 에너지를 얻는다.

그 결과, 기록효율이 증대하여, 기록속도가 증대될 수 있고, 기록전압은 감소될 수 있다.

더욱이, 제5실시예에 있어서의 불휘발성반도체기억장치와 비교하여, 펀치쓰루 내성이 높게 되어, 메모리셀을 보다 소형화할 수 있다.

이것에 의해, 불휘발성반도체기억장치의 고집적화가 가능해진다.

또한, 제6실시예에 있어서의 불휘발성반도체메모리장치와 제7실시예의 불휘발성반도체메모리장치를 비교한다.

예를들면, 제7실시예의 구조를 DINOR형의 메모리셀로서 사용한 경우, 자외선조사와 소거후(플로팅게이트 전위를 0로 할때)의 메모리셀 트랜지스터의 한계전압을 작게 할 수 있다.

그러므로, 판독외란에 의한 오동작에 대한 내성을 강하게 할 수 있다.

[실시예 8]

다음에, 본 발명에 기초를 둔 제8실시예의 불휘발성반도체기억장치의 구조에 관해서, 제16도 및 제17도를 참조하여 설명한다.

이 실시예에 있어서의 불휘발성반도체기억장치는 플로팅게이트 전극(5)과 드레인영역(2)과의 중복부분(X) 및 플로팅게이트 전극(5)과 소스영역(2)과의 중복부분(X)이 5×10cm이항의 p형의 불순물 농도를 갖도록 구성되어 있다.

5×10cm이하의 불순물 농도를 갖도록 중복부분(X, X)형성하기 위해, 우선, 제16도에 나타낸 것 같이, 콘트롤게이트 전극(7) 및 플로팅게이트 전극(5)을 덮도록 측벽(15)을 형성한다.

그 후에, 이 측벽(15)을 마스크로서, n웰(1)에 p형의 불순물을 주입하는 것에 의해, 소스영역(2) 및 드레인영역(3)을 형성한다.

그 결과, 실효게이트 길이가 길고, 소형화에 알맞은 불휘발성반도체기억장치를 얻을 수 있다.

예를 들면, 종래의 DINOR, NOR형 플래쉬메모리셀과 같이, 플로팅게이트 전극으로부터 드레인영역으로 FN 터널전류에 의해 전자를 빼내는 경우, 게이트 전극과 드레인영역과의 중복영역이 고농도의 불순물 농도를 가지고 있지 않으면, 드레인영역의 엣지부분에 공핍층이 형성된다.

이 공핍층은 전위강하를 일으켜서, FN 터널전류가 전자를 빼내는 속도를 저하시킨다.

따라서, 종래의 구조에 의하면, 측벽 형성후에 이온을 주입함으로써 소스영역 및 드레인영역을 형성할 수 없다.

플로팅게이트 전극(5) 및 콘트롤게이트 전극(7)을 마스크로 하여 이온을 주입할 필요가 있다.

한편, 본 실시예에 있어서의 p 채널의 MOS형 메모리셀을 사용한 경우에, 상기와 같은 문제점이 생기지 않는다.

그러므로, 측벽(15)을 마스크로 하여 이온을 주입할 수 있어, 실효게이트 길이를 유효하게 사용할 수 있는 불휘발성반도체기억장치를 제공할 수 있다.

[실시예 9]

다음에, 본 발명에 기초를 둔 제9실시예의 불휘발성반도체기억장치의 구조에 관해서, 제18도 및 제19도를 참조하여 설명한다.

이 실시예에 있어서의 불휘발성반도체기억장치는 드레인영역(3)과 플로팅게이트 전극(5)과의 중복부분(X)의 영역에 있어서만, 드레인영역(3)의 불순물 농도가 5×10cm이상의 불순물 농도를 갖도록 구성된다.

소스영역(2)과 플로팅게이트 전극(5)과의 중복부분에 있어서는, 상술한 제8의 실시예와 같이, 소스영역(2)이 5×10cm이하의 불순물 농도를 갖는다.

이와 같이 형성하기 위해서, 우선 제18도에 나타낸 것 같이, 콘트롤게이트(7) 및 플로팅게이트(5)를 마스크로서, 드레인영역(2)이 형성되는 영역에만 미리 p형의 불순물의 이온을 주입한다.

그후, 제19도에 나타낸 것 같이, 콘트롤게이트(7) 및 플로팅게이트(5)를 덮도록 측벽(15)을 형성한다.

그후, 이 측벽(15)을 마스크로 하여 p형의 불순물의 이온을 주입한다.

이 구조를 사용하는 것에 의해, 드레인영역(3)에서의 밴드-밴드간 터널전류의 발생량을 크게할 수 있다.

그 결과, 기록속도의 향상 및 기록시의 드레인전압과 콘트롤게이트 전극전압의 저전압화가 가능해진다.

또한, 소스영역(2)은 측벽(15)을 형성한 후에 이온주입을 행하기 때문에, 실효게이트 길이가 긴 메모리셀을 형성할 수 있다.

[실시예 10]

다음에, 본 발명에 기초를 둔 제10실시예의 불휘발성반도체기억장치의 구조에 관해서, 제20도를 참조하여 설명한다.

이 실시예에 있어서의 불휘발성반도체기억장치는 제20도에 나타낸것 같이, p형의 불순물 영역으로 이루어지는 소스영역(10) 및 드레인영역(11)과, 채널영역의 엣지부분에 제공된 p형의 불순물 확산층으로 이루어지는 제1불순물 영역(16) 및 제2불순물영역(17)을 포함한다.

그 밖의 구조에 관하여는, 제1도에 나타내는 제1의 실시예에 있어서의 불휘발성반도체기억장치의 구조와 동일하다.

또, 소스영역(10), 드레인영역(11), 제1불순물 영역(16) 및 제2불순물 영역(17)과 n웰(1)과의 각 계면에는 pn접합(11a, 12a, 16a, 17a)이 형성되어 있다.

소위 LDD 구조를 형성하는 것에 의해, 실효게이트 길이가 길고, 소형화에 알맞은 메모리셀을 얻을 수 있다.

예를 들면, 종래 DINOR형 또는 NOR형 플래쉬메모리셀에 있어서, 플로팅게이트 전극으로부터 드레인영역으로 FN 터널전류에 의해서 전자를 뽑아낸다. 드레인영역과 플로팅게이트 전극이 겹치는 영역에 고농도의 불순물 농도가 존재하지 않으면, 드레인영역의 엣지부분에서 공핍층이 형성된다.

이 공핍층에서의 전위강하에 의해, FN 터널전류가 전자를 뽑아내는 속도를 저하시킨다.

더욱이, 종래의 구조에 있어서는, 콘트롤게이트 전극 및 플로팅게이트 전극을 마스크로 하여, 고농도의 이온주입을 행할 필요가 있었다.

그러므로, 실효게이트 길이가 짧게 된다.

상기와 같은 문제점은 본 실시예에 있어서도 해결할 수 있다.

[실시예 11]

다음에, 본 발명에 기초를 둔 제11실시예의 불휘발성반도체기억장치의 구조에 관해서, 제21도를 참조하여 설명한다.

이 실시예에 있어서의 불휘발성반도체기억장치는 제1도에 나타내는 제1의 실시예에 있어서의 불휘발성반도체기억장치의 구조에 덧붙여, 드레인 영역(3)을 덮도록 형성된 n형의 제3불순물 영역(18)을 포함한다.

이 제3불순물 영역(18)의 불순물 농도는 약 1×10~1×10cm정도이다.

제3불순물 영역(18)을 설치하는 것에 의해, 드레인 공핍층에 있어서의 횡방향 전계가 증대하여, 유효하게 전자를 고에너지화 할 수 있다.

그 결과, 기록속도의 향상 및 기록시에 있어서의 콘트롤게이트전압과 드레인 영역의 전압의 저전압화가 가능해진다.

[실시예 12]

다음에, 본 발명에 기초를 둔 제12실시예의 불휘발성반도체기억장치의 구조에 관해서, 제22도를 참조하여 설명한다.

이 실시예에 있어서의 불휘발성반도체기억장치는 제1도에 나타내는 제1실시예의 불휘발성반도체기억장치의 구조와 비교한 경우, 고농도의 불순물 영역으로 이루어지는 소스영역(10)과 드레인영역(11)과, 소스영역(10)을 덮도록 형성된 n형의 제4불순물영역(20)과, 드레인영역(11)을 덮도록 형성된 p형의 제5불순물 영역(19)을 포함한다.

또, 소스영역(10)과 제4불순물 영역(20)과의 계면에는 pn접합(10a)이 형성되고, 제5불순물 영역(19)과 n웰(1)과의 계면에는 pn접합(19a)이 형성되어 있다.

또한, 제4불순물영역(20) 및 제5불순물 영역(19)의 불순물 농도는 약 1×10~1×10cm정도이다.

이상의 구조를 갖는 것에 의해, 메모리셀의 펀치쓰루 내성이 향상되고, 제5불순물 영역(19)에 의해, 드레인영역 11과 n웰(1)사이의 내압을 향상시킬 수 있다.

제1실시예 내지 제12실시예에 있어서, 불휘발성반도체기억장치는 n웰(1)에 형성되는 경우에 관해서 설명하였다.

이 n웰(1)은 예를 들면 제23도에 나타낸 것 같이, p형의 반도체기판(21)에 있어서의 트리플웰 구조를 갖는 프로세스를 사용하여, n웰(22 및 24)과 같은 공정으로 형성되어도 좋다.

또, 이 n웰은 제24도에 나타낸 것 같이, n형 반도체기판(26)내의 트리플 p웰(28)내에 형성되어도 좋다.

또한, 제25도에 나타낸 것 같이, p형의 반도체기판(21)에 있어서의 트윈웰 구조를 사용하여, n웰(1)을 형성해도 상관없다.

[실시예 13]

다음에, 본 발명에 기초를 둔 제13실시예에 있어서의 불휘발성반도체기억장치에 관해서 설명한다.

이 제13실시예에 있어서는, 제1실시예에 있어서의 기록을 행한 불휘발성반도체기억장치에 있어서, 메모리셀의 자외선소거후의 한계전압(VTHuv)(플로팅게이트 전극중의 전하를 0로 할시 한계전압)를 판독전압보다 낮게 설정한다.

한계전압(VTHuv)을 판독전압보다 낮게 설정함으로써, 소거상태의 메모리셀 한계치(VTHerase)와 자외선조사소거후의 한계전압(VTHuv)의 차(ΔVTHerase)인 ΔVTHerase = VTHerase - VTHuv의 값은 한계전압(VTHuv)이 판독전압보다 높은 경우보다 커진다.

이때, 기록시의 드레인외란(기록하는 선택셀과 동일의 비트선에 접속된 비선택셀에 있어서의 잘못된 기록)에 대한 내성이 높아져서, 메모리셀의 신뢰성을 향상시킬 수 있다.

예를 들면, VTHerase = -5V로 하여, VTHuv = -4V의 경우와 VTHuv = -2V의 경우를 생각한다.

플로팅게이트 전극의 전위(Vfg)는 이하의 제1식으로 계산할 수가 있다.

여기서,cg,d,s,sub는 각각 콘트롤게이트, 드레인영역, 소스영역, n웰의 커플링비이다.

이들값은 메모리셀의 형성조건에 따라 변화한다.

그러나, 여기서는, 일반적인 값으로서,cg = 0.6,d =s = 0.1,sub = 0.2로 생각한다.

Vd = -6V, Vcg = 8V, Vs = open, Vsub = 0V의 바이어스 조건에 있어서의 기록동작을 생각하면, 드레인외란셀에는 Vd = -6V, Vcg = 0V, Vs = open, Vsub = 0V의 전위가 인가된다.

여기서, open으로 한 Vs는 0V에 가깝다고 가정한다.

이때의 소거상태(ΔVTH = ΔVTHerase)의 드레인외란셀의 Vfg를 아래와 같이 계산한다.

의 경우에,

따라서, VTHuv = -4V의 경우, Vfg = 0V이다.

Vfg와 Vd(=-6V)와의 전위차는 6V이다.

그러나, VTHuv = -2V의 경우, Vfg = 1.2V이다.

Vfg와 Vd(=-6V)와의 전위차는 7.2V이다.

VTHuv = -2V의 경우에 드레인외란셀에 있어서의 밴드-밴드간 터널전류의 발생량은 많아진다.

즉, VTHuv = -2V의 경우에, 드레인외란셀에 있어서의 기록속도는 크게 된다.

VTHuv를 낮게 하는(부전압이기 때문에 절대치를 높게 하는)것은, 드레인외란 내성을 향상시키는 효과가 있다.

[실시예 14]

다음에, 본 발명에 기초를 둔 제14실시예의 불휘발성반도체기억장치에 관해서 설명한다.

이 제14실시예에 있어서는, 제1실시예에 있어서의 기록방식을 사용한 메모리셀에 있어서, 메모리셀의 자외선소거후의 한계전압(VTHuv)(플로팅게이트 중의 전하를 0로 한 경우의 한계전압)를 판독전압보다 높게 설정한다.

판독전압보다 높은 한계전압(VTHuv)을 설정함으로써, 판독시의 외란(판독선택셀에 있어서의 잘못된 소거)에 대한 내성이 높아져서, 메모리셀의 신뢰성을 향상시킬 수 있다.

예를 들면, 판독전압을 3.3V라고 생각하고, 기록상태의 셀의 한계전압(VTHprogram)으로 -2V라고 생각하고, VTHuv = -4V의 경우와 VTHuv = -2V의 경우를 생각한다.

플로팅게이트의 전위(Vfg)는 이하의 제3식으로 계산할 수 있다.

여기서,cg,d,s,sub는 각각 콘트롤게이트, 드레인영역, 소스영역, n형웰의 커플링비이다.

이들값은 메모리셀의 형성조건에 따라 변화한다.

그러나, 여기서는, 일반적인 값cg = 0.6,d =s = 0.1,sub = 0.2로 생각한다.

Vcg = -3.3V, Vd = -1V, Vs = 0V, Vsub = 0V의 바이어스 조건에 있어서의 판독동작에 있어서, 이때의 기록상태(ΔVTH = ΔVTHprogram)의 판독셀의 Vfg를 아래와 같이 계산한다.

의 경우에,

따라서, VTHuV = -4V의 경우, Vfg = -3.3V이다.

Vfg와 Vsub(=0V)와의 전위차는 3.3V이다.

그러나, VTHuv = -2V의 경우, Vfg = -2.1V이다.

Vfg와 Vsub(=0V)와의 전위차는 2.1V이다.

VTHuv = -4V의 경우에 판독외란에 의한 잘못된 소거의 내성이 저하하게 된다는 것을 안다.

즉, VTHuv를 높게 하는 (VTHuv가 부전압이기 때문에, 절대치를 낮게 하는)것은, 드레인외란내성의 오차에 여유가 있는 경우 판독외란에 의한 잘못된 소거의 내성을 향상시키는 효과가 있다.

(VTHuv를 높게하면, 드레인외란내성의 오차에 여유가 없는 경우면, 드레인외란내성이 악화된다.)

[실시예 15]

다음에, 본 발명에 기초를 둔 제15실시예의 불휘발성반도체기판에 관해서 제26도 내지 제31도를 참조하여 설명한다.

우선, 이 제15실시예에 있어서는, 제2의 실시예로 설명한 DINOR형의 플래쉬메모리에 있어서, 드레인영역에 인가된 부전압의 값을 메모리셀의 기록을 행하기 위해, 기록 선택메모리셀 및 이 기록 선택메모리셀과 동일의 비트선에 접속된 비선택메모리셀(드레인외란에 의한 메모리셀)에서 애벌랜치파괴가 일어나지 않게 설정한다.

우선, 제26도를 참조하여, 그 플로팅게이트 전극과 그 콘트롤게이트 전극을 접속한 p 채널의 MOS형 메모리셀로 측정하였고, Vg = 6V에서의 Id-Vd 및 Ig-Vd 특성을 설명한다.

또, Id는 밴드-밴드간 터널로 발생한 전류이고, Ig는 터널산화막으로의 밴드-밴드간의 터널전류 유기 핫 일렉트론의 주입전류이다.

제26도는 Vd의 절대치가 커지면(Vd의 절대치6V), Id의 전류치가 급격히 증가하고 있는 것을 나타낸다(Vd의 절대치6V이면, Id-Vd 특성의 경사가 Vd의 절대치6V인 경우보다 커지고 있는).

요컨대, Vd의 절대치를 증가시키면, [(logId)/Vd]0, 즉, (logId)-Vd곡선이 위쪽 돌출특성으로 부터, [(logId)/Vd] 0, 즉, (logId)-Vd곡선이 아래쪽 돌출특성으로 이행하는 편극점(Vd₁)이 존재한다.

이것은 드레인영역에서 애벌랜치파괴가 발생하고, 제26도에 나타낸 것 같이, Id의 전류치가 급격히 증가한다는 것을 나타낸다.

플래쉬메모리 기술핸드북(Science Forum Press: 56)에 의하면, 제27도에 나타낸 것 같이, 종래의 n채널의 MOS형 메모리셀을 사용한 NOR형 플래쉬 메모리에 있어서, 소스전압을 증가시킨 경우, 소스전류에는 영역(I)과 영역(II)가 존재한다.

영역(I)은 밴드-밴드간 터널현상에 의한 전류이고, 영역(II)은 애벌랜치파괴에 의한 전류인 것을 제28도에 나타낸 각각의 영역에서의 전류-전압특성의 온도 의존성, 기판전위 의존성, 기판농도의 의존성으로부터 고찰할 수 있다.

이 n채널의 MOS형 메모리셀을 사용한 NOR형 플래쉬메모리와 완전히 동일한 현상이 제1도에 나타낸 p채널의 MOS형 메모리셀에 있어서도 일어나고 있다고 생각된다.

따라서, 제26도에 있어서, Vd의 절대치가 작은 영역에서의 전류는 밴드-밴드간 터널현상에 의한 전류이고, Vd의 절대치가 크고 Id-Vd 특성의 경사가 증대하고 있는 영역의 전류는 애벌랜치파괴에 의한 전류라고 고찰할 수 있다.

여기서, nMOS, pMOS에서 각각 상술하였던 것 같은 전압이 게이트 전극과 드레인영역과의 사이에 인가될 때, 드레인영역에서의 디이프 디프레션(deep depression)영역에서, 실리콘의 밴드가 제29도에 나타낸것 같이 굽고, 가전자대의 전자가 대(帶)전체에 터널하여, 전자-정공쌍을 발생시킨다.

이것을 밴드-밴드간 터널현상이라고 부른다(참고 문헌= W. Feng et. al, IEEE Electron Device Letters, (Vol. EDL-7, No. 7, July, 1986): 499).

한편, 고전계에 의해서 높은 에너지를 얻은 전자 또는 정공이 가전자대의 전자를 대전체로 끌어 올릴 수 있어, 이것에 의해 새로운 전자-정공쌍이 발생한다.

이렇게 하여 발생한 전자-정공쌍이 더 전자-정공쌍을 만들도록, 애벌랜치로 많은 캐리어를 발생시킨다.

이 현상을 애벌랜치파괴라 부른다.

이와 같이, 밴드-밴드간 터널현상과 애벌랜치파괴현상은 전혀 다른 물리현상이다.

여기서, 제26도에 나타내는 조건에 있어서, 밴드-밴드간 터널에 의한 전류의 영역과, 애벌랜치파괴에 의한 전류의 영역을 구별하기 위해서, 이하의 계산을 행하였다.

실리콘 기판내의 영역에서, 단위시간당 밴드-밴드간 터널현상에 의해 발생된 전자일정공쌍의 발생량(G_BTBT)은 아래의 식에 따라 계산할 수 있고, FN 터널전류의 발생량을 계산하는데 사용된 식과 같은 형의 계산식을 갖는다.

여기서, Esi는 실리콘 기판내에서 전계강도를 나타낸다.

Esi가 커지면, 밴드의 굽음이 더 크게 되어, 밴드-밴드간 터널의 발생량이 증대하는 것을 나타낸다.

본 실시예와 같이, 콘트롤게이트 전극과 드레인영역의 사이에 고전압 Vg-Vd이 인가될 때, 일반적인 방법으로 형성된 소스/드레인구조에 의해, 밴드-밴드간 터널전류의 발생량은 실리콘 기판표면(실리콘 기판과 터널산화막의 계면)에서 최대로 된다.(참고 문헌= K.T. San et. al. Effects of Erase Source Bias on Flash EPROM Device Reliability, IEEE Transactions on Electron Devices, (Vol. 42, No. 1, January, 1995): 150).

또한, 밴드-밴드간 터널전류는 Esi가 높을 때만 아니라, 실리콘내의 밴드가 실리콘의 밴드갭(Eg)이상 굽었을 때에 발생한다.

또한, 일반적인 소스/드레인구조로서, 실리콘내의 밴드의 굽음이 Eg와 같은 위치에서, 밴드-밴드간 터널전류의 발생량이 최대로 된다(참고 문헌= S. A. Parke et al., IEEE Transactions on Electron Devices, (Vol. 39, No. 7, July, 1992): 1694).

이 밴드-밴드간 터널전류의 최대발생위치에 있어서의 Esi는 이하에 나타내는 제6식 및 제7식을 풀어서 계산할 수 있다.(참고 문헌= J. Chen et al., IEEE Electron Device Letters, (Vol. EDL-8, No. 11, November, 1987): 515).

여기서,si 및 sox는 각각 실리콘, 실리콘 산화막의 유전율을 나타내고, tox는 터널산화막 두께를 나타내고, Eox는 밴드-밴드간 터널전류의 최대 발생위치가 실리콘 기판과 터널 산화막과의 계면인 최대 발생위치에 접하는 산화막중의 전계를 나타내고 있다.

제6식은 실리콘과 산화막에 있어서의 전계의 연속성의 식이다.

제7식은 산화막에 인가된 전압이 실리콘중에서, 밴드가 Eg(여기서는 Eg = 1.2e V로 한)만큼 굽음으로써 야기된 전위강하를 뺀 게이트전극과 드레인영역과의 사이의 전압(Vg-Vd)인 것을 나타내는 식이다.

여기서, 밴드-밴드간 터널에 의해서 발생하는 전체전류(Id)가 최대발생위치에서의 밴드-밴드간 터널전류의 발생량에 비례한다고 가정한 경우, 아래와 같은 식으로 된다.

따라서, 밴드-밴드간 터널전류가 세로축으로 LOG스케일과 플로트(plot)되면(소위 FN플로트), 이 밴드-밴드간 터널전류는 Id/Esi²(세로축)과 1/Esi(가로축)과의 관계를 나타내는 그래프에 선형으로 플로트되어 있다.

더욱이, 이 직선으로부터 벗어난 영역은 밴드-밴드간 터널의 특성을 갖은 영역에는 없다고 생각된다.

이것에 의해, 애벌랜치파괴가 일어나고 있는 영역은 밴드-밴드간 터널현상이 일어나는 영역과 구별될 수 있다.

제26도의 Id-Vd 특성의 결과는 제30도에 나타낸 것처럼 FN 플로트된 것이다.

Vd의 절대치6V인 영역에 있어서는, 그 결과가 직선을 따라 플로트된다.

그러나, Vd의 절대치6V인 영역에 있어서는, 그 결과가 직선으로부터 벗어나 플로트되어 있다.

그러므로, 제26도의 Vd-Vd 특성에 있어서의 Vd의 절대치6V의 영역이 밴드-밴드간 터널현상이 일어나는 Vd의 절대치6V의 영역과 다르다는 것을 알게 된다.

이러한, 애벌랜치파괴가 일어나고 있는 인가전압 조건으로 기록동작을 행하면, 이하 같은 특성의 악화가 생긴다.

(1) 제26도의 동일 Vd에서의 Ig와 Id의 값에 착안한다.

주입효율(Ig/Id)은 Vd의 절대치가 증가하면 단조롭게 커진다(횡방향 가속전계의 증대와 동시에, 전자의 에너지가 커져서 산화막의 장벽을 넘는 전자의 비율이 증가하는).

그러나, Vd의 절대치가 더 커져서, 애벌랜치파괴가 일어나게 되면(제26도에 있어서, Vd의 절대치6V), 주입효율(Ig/Id)는 감소한다.

따라서, 애벌랜치파괴가 일어나지 않은 Vd에서 기록을 행하는 것이 저소비 전류에서의 고효율 기록의 실현에 유효한 것을 안다.

(2) 제31도에, 플로팅게이트 전극과 콘트롤게이트 전극과 제어게이트 전극을 접속한 제26도에 나타낸 메모리셀과 동일의 p 채널형의 MOS형 메모리셀로 측정한 경우의 Vg=0V에서의 Id-Vd 및 Ig-Vd 특성을 나타낸다.

드레인외란에 의한 셀(기록하는 선택셀과 동일의 비트선에 접속된 비선택 메모리셀)의 전압인가 조건에 가까운 조건에서의 측정결과를 나타낸 제31도에 있어서, Id에 착안하면, Vd의 절대치7.4V에서 애벌랜치파괴가 일어나, Id가 급격하게 증대한다는 것을 안다.

이와 같이, 드레인외란에 의한 셀에 있어서, 애벌랜치파괴가 일어나는 것 같은 d에서 기록을 행하면, 상기 셀에 있어서의 소비전류가 크게 증가하여, 소비전력의 증대를 초래한다.

또한, 기록전압을 칩내 승압회로를 사용하여 생성하고 있는 경우에 있어서는, 전류공급 능력에 한계가 있기 때문에, 병렬로 기록 가능한 메모리셀의 수가 감소하여, 결과적으로 1메모리셀당 기록속도가 저하한다.

따라서, 드레인외란에 의한 셀에 있어서 애벌랜치파괴가 일어나지 않은 것 같은 Vd에서 기록을 행하는 것은 중요하다.

이상의 (1), (2)에 나타낸 이유에 의해, 선택메모리셀 및 드레인외란에 의한 셀에 있어서, 애벌랜치파괴가 일어나지 않은 드레인전압에서 기록을 행함으로써, 디바이스 특성의 악화를 막을 수 있다.

[실시예 16]

이 제16실시예에 있어서는, 제1실시예에 나타낸 p 채널형 MOS 메모리셀에 있어서의 터널산화막(4)의 막두께를 15nm 이하로 설정한다.

제1실시예에 따른 불휘발성반도체기억장치에 있어서는, 콘트롤게이트 전극(7)에의 정전위와, 드레인영역(3)에의 부전위의 쌍방이 동시에 인가될 때에만, 전자주입 전류가 커져서, 고속으로 기록을 행할 수 있다.

그러나, 드레인영역에의 부전위만 인가된 메모리셀에서는, 기록이 일어나지 않는다.

이것은 밴드-밴드간 터널전류의 발생량이 플로팅게이트 전극(7)과 드레인영역(3)과의 전위차의 대소에 의해서 결정된다고 하는 특성을 이용하고 있기 때문이다.

따라서, 제1실시예에 있어서의 기록방식을 사용하는 경우에는, 밴드-밴드간 터널전류를 효과적으로 발생하는 것이 필요하다.

이것은 비교적 저전압으로 터널산화막(4)에 고전계가 인가되도록 터널산화막(4)의 막두께를 15nm 이하로 함으로써, 가능해진다.

그 결과, 고속기록을 실현하는 것이 가능해진다.

[실시예 17]

이 제17실시예에 있어서는, 제2 또는 제3실시예에 있어서, 기록시의 최대 소비전류(드레인전류)가 1메모리셀당 1㎂이하이도록 기록전압인가 조건을 설정한 것이다.

3V 또는 5V의 단일전원에 근거해서 동작하는 불휘발성반도체기억장치를 실현시키기 위해서, 기록시에 사용된 고전위는 칩내의 승압회로에 의해서 생성된다.

이 승압회로의 전류공급 능력은 대강 1mA이하이다.

따라서, 기록시에 발생하는 최대 소비전류는 이 값을 넘지 않도록 하는 것이 필요하다.

또한, 1메모리셀당 실효기록 속도를 고속화하기 위해서는, 다수의 메모리셀을 동시에 병렬로 기록하는 방식을 사용하는 것이 유효하다.

따라서, 기록전압을 대단히 높게 설정하여, 메모리셀의 기록속도를 빨리하면, 메모리셀의 재기록내성의 열화가 심하게 되는 등의 특성의 악화를 야기한다.

그러나, 다수의 메모리셀을 동시에 병렬기록하는 방식을 사용하면, 그와 같은 특성의 악화를 야기하지 않고서 1메모리셀당 실효기록 속도를 고속화할 수 있다.

이와 같이, 다수의 메모리셀을 동시에 병렬에 기록을 하는 방식을 사용하는 경우, 다소 회로구성이 복잡하게 된다.

그러므로, 통상, 최저 1000개 이상의 메모리셀을 동시에 병렬로 기록하여, 1메모리셀당 실효기록 속도를 3자리수 이상씩 고속화하지 않으면, 병렬기록 방식을 채용하는 취지를 증명할 수 없다.

이와 같이, 최저 1000개 이상의 메모리셀을 동시에 병렬로 기록하기 위해서는, 기록시에 발생하는 메모리셀당 최대 소비전류(드레인전류)를 적어도 1㎂로 해야한다.

이것은 상기 설명된 승압회로의 전류공급 능력에 의해, 기록시에 발생하는 최대 소비전류를 1mA 이하로 제한하기 때문이다.

따라서, 1메모리셀당 기록시에 발생하는 최대 소비전류(드레인전류)가, 1㎂이하이도록 기록전압인가 조건을 설정함으로써, 최저 1000개 이상의 메모리셀을 동시에 병렬로 기록할 수 있다.

메모리셀당 실효기록 속도의 고속화를 실현할 수 있어, 단일 전원동작의 불휘발성반도체기억장치를 제공할 수 있다.

또, 본 발명은 상세히 설명되었지만, 모든 점에 있어서 예시적인 것이지 제한적인 것이 아니라고 생각되어야 한다.

본 발명의 범위는 특허청구의 범위에 의해서만 제한되어 있다.

Claims

n형영역(1)의 표면에 형성된 p형의 소스영역(2) 및 p형의 드레인영역(3)과, 상기 소스영역(2)과, 상기 드레인영역(3)에 의해 끼워진 채널영역(8)의 윗쪽에 터널산화막(4)을 통하여 형성된 전하축적 전극(5)과, 상기 전하축적 전극(5)의 윗쪽에 절연막(6)을 통하여 형성된 제어전극(7)을 갖는 불휘발성반도체기억장치에 있어서, 데이타의 기록시에, 상기 드레인영역(3)에, 부전위를 인가하기 위한 부전위인가 수단과, 데이타의 기록시에, 상기 전하축적 전극(5)에, 정전위를 인가하기 위한 정전위인가 수단을 구비하고, 전자는 상기 드레인영역(3)에서의 밴드-밴드간 터널전류유기 핫 일렉트론 주입에 의해, 상기 드레인영역(3)에서 상기 전하축적전극(4)으로 주입되는 불휘발성반도체기억장치.
제1항에 있어서, 데이타 기록시에, 상기 소스영역(2)을 개방상태로 하는 개방수단과, 데이타 기록시에, 상기 n형 영역(1)을 접지상태로 하는 접지수단을 더 구비하는 불휘발성반도체기억장치.
제1항에 있어서, 상기 채널영역(8)은 p형 매립층(12)을 포함하는 불휘발성반도체기억장치.
제1항에 있어서, 상기 전하축적 전극(5)은 n형 폴리실리콘으로 형성되는 불휘발성반도체기억장치.
제1항에 있어서, 상기 전하축적 전극(5)은 p형 폴리실리콘으로 형성되는 불휘발성반도체기억장치.
제1항에 있어서, 상기 드레인영역(3)의, 상기 전하축적 전극(5)의 아래쪽으로 위치하는 영역은 5×10¹⁹cm^-3이하의 불순물 농도를 갖는 불휘발성반도체기억장치.
제1항에 있어서, 상기 드레인영역(3)의, 상기 전하축적 전극(5)의 아래쪽으로 위치하는 영역은 적어도 5×10¹⁹cm^-3의 불순물 농도를 갖고, 상기 소스영역(2)의, 상기 전하축적 전극(5)의 아래쪽으로 위치하는 영역은 5×10¹⁹cm^-3이하의 불순물 농도를 갖는 불휘발성반도체기억장치.
제1항에 있어서, 상기 채널영역(8)은 상기 소스영역(10)과 접하여 형성되고, 상기 소스영역(10)의 불순물 농도보다 저농도의 p형 불순물 농도를 갖는 제1의 불순물영역(16)과, 상기 드레인영역(11)과 접하여 형성되고, 상기 드레인영역(11)의 불순물 농도보다 저농도의 p형 불순물 농도를 갖는 제2의 불순물 영역(17)을 포함하는 불휘발성반도체기억장치.
제1항에 있어서, 상기 n형 영역(1)은 상기 드레인영역(3)과 접촉하여, 상기 드레인영역(3)을 둘러싸도록 형성된 제3의 n형 불순물 영역(18)을 포함하는 불휘발성반도체기억장치.
제1항에 있어서, 상기 소스영역(2)과 상기 드레인영역(3)은 상기 전하축적 전극(5) 및 상기 제어전극(7)에 대하여 대칭구조인 불휘발성반도체기억장치.
제1항에 있어서, 상기 터널산화막(4)은 15nm이하의 두께를 갖는 불휘발성반도체기억장치.
제1항에 있어서, 상기 제어전극(7), 상기 전하축적 전극(5), 상기 소스영역(2), 및 상기 드레인영역(3)은 메모리셀을 형성하고, 상기 불휘발성반도체메모리장치는 복수행 및 열로 배열된 상기 복수의 메모리셀을 포함하는 메모리셀어레이와; 상기 복수행에 대응하여, 상기 각각의 메모리셀의 제어전극이 접속된 워드선과, 상기 복수열에 대응하여, 상기 각각의 메모리셀의 드레인영역이 접속된 비트선을 갖는 불휘발성반도체기억장치.
제12항에 있어서, 상기 메모리셀의 동작제어를 행하는 주변회로가 형성되는 주변회로영역을 더 구비하고, 상기 주변회로영역은 p채널형 MOS 트랜지스터를 포함하고, 상기 메모리셀의 상기 소스영역과 상기 드레인영역은 상기 p 채널형 MOS 트랜지스터를 구성하는 소스영역 및 드레인영역과 동일의 구조를 갖는 불휘발성반도체기억장치.
제12항에 있어서, 상기 비트선은 주비트선과 부비트선을 포함하고, 상기 복수의 메모리셀은 복수행 및 열로 배열된 복수의 메모리셀을 포함하는 복수의 섹터로 분리되고, 상기 불휘발성반도체기억장치는 상기 복수의 섹터에 대응하여 설치되고, 각각이 대응하는 섹터내의 복수의 열에 대응하는 상기 복수의 부비트선을 포함하는 부비트선군과, 복수의 상기 주비트선에 복수의 상기 부비트선군을 선택적으로 접속하는 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는 p 채널형 트랜지스터인 불휘발성반도체기억장치.
제12항에 있어서, 상기 메모리셀은 상기 메모리셀의 자외선소거후 상기 메모리셀의 판독전압보다 낮은 한계전압을 갖는 불휘발성반도체기억장치.
제12항에 있어서, 상기 메모리셀은 상기 메모리셀의 자외선소거후 상기 메모리셀의 판독전압보다 높은 한계전압을 갖는 불휘발성반도체기억장치.
제12항에 있어서, 상기 부비트선은 금속배선 재료로 형성되는 불휘발성반도체기억장치.
제12항에 있어서, 상기 부전압인가수단은 상기 불휘발성반도체기억장치의 데이타 기록시에, Vd-Id 특성에 있어서(Vd=드레인전압, Id=드레인전류), Vd의 절대치를 증가시킬 때에 {(logId)/Vd}=0을 만족하는 Vd의 값 Vd₁을 구하고, Vd의 절대치가 Vd₁의 값보다 작은 부전위를 상기 드레인영역에 인가하여, 선택되는 메모리셀 및 이 선택되는 메모리셀과 동일의 비트선에 접속된 선택되지 않은 메모리셀에 있어서, 애벌랜치파괴가 일어나지 않도록 하는 불휘발성반도체기억장치.
n형 영역(1)의 표면에 형성된 p형의 소스영역(2) 및 p형의 드레인영역(3)과, 상기 소스영역(2)과, 상기 드레인영역(3)에 의해 끼워진 채널영역(8)의 윗쪽에 터널산화막(4)을 통하여 형성된 전하축적 전극(5)과, 상기 전하축적 전극의 윗쪽에 절연막(6)을 통하여 형성된 제어전극(7)를 갖는 불휘발성반도체기억장치에 있어서, 데이타의 기록시에, 상기 드레인영역(2)에 부전위를 인가하기 위한 부전위인가 수단과, 데이타 기록시에, 상기 전하축적 전극에 정전위를 인가하기 위한 정전위인가 수단을 구비하고, 상기 전하축적 전극(5)과 상기 드레인영역(3)에 의해 끼워진 영역의 상기 터널산화막(4)에 강전계를 인가하여, FN 터널현상에 의해 상기 드레인영역(3)에서 상기 전하축적 전극으로 전자의 주입을 행하는 불휘발성반도체기억장치.
제19항에 있어서, 데이타 기록시에, 상기 소스영역(2)을 개구상태로 하는 개구수단과, 데이타 기록시에, 상기 n형 영역(1)을 접지상태로 하는 접지수단을 더 구비하는 불휘발성반도체기억장치.
제19항에 있어서, 상기 채널영역(8)은 p형 매립층(12)을 포함한 불휘발성반도체기억장치.
제9항에 있어서, 상기 전하축적 전극(5)은 n형 다결정실리콘으로 형성되는 불휘발성반도체기억장치.
제19항에 있어서, 상기 전하축적 전극(5)은 p형 다결정실리콘으로 형성되는 불휘발성반도체기억장치.
제19항에 있어서, 상기 소스영역(2) 및 상기 드레인영역(3)은 상기 전하축적 전극(5)과 상기 제어전극(7)에 대하여 대칭구조인 불휘발성반도체기억장치.
제19항에 있어서, 상기 n형 영역(1)은 상기 드레인영역(11)을 둘러싸도록 형성된 제4의 p형 불순물 영역(19)과, 상기 소스영역(10)을 둘러싸도록 형성된 제5의 n형 불순물 영역(20)을 포함하는 불휘발성반도체기억장치.
제19항에 있어서, 상기 제어전극(7), 상기 전하축적 전극(5), 상기 소스영역(2), 및 상기 드레인영역(3)은 메모리셀을 형성하고, 상기 불휘발성반도체기억장치는 복수행 및 열로 배열된 복수의 상기 메모리셀을 포함하는 메모리셀 어레이와, 상기 복수의 행에 대응하여, 상기 각각의 메모리셀의 제어전극이 접속된 워드선과, 상기 복수의 열에 대응하여, 상기 각각의 메모리셀의 드레인영역이 접속된 비트선을 구비하는 불휘발성반도체기억장치.
제26항에 있어서, 상기 메모리셀의 동작제어를 행하는 주변회로가 형성된 주변회로영역을 더 구비하고, 상기 주변회로 영역은 p형 MOS 트랜지스터를 포함하고, 상기 메모리셀의 상기 소스영역 및 상기 드레인영역은 상기 p 채널형 MOS 트랜지스터를 구성하는 소스영역과 드레인영역과 같은 구성을 갖는 불휘발성반도체기억장치.
제26항에 있어서, 상기 비트선은 주비트선과 부비트선을 포함하고, 상기 복수의 메모리셀은 각각이 복수행 및 열로 배열된 복수의 메모리셀을 포함하는 복수의 섹터로 분리되고, 상기 불휘발성반도체기억장치는 상기 복수의 섹터에 대응하여 설치되고, 각각의 대응하는 섹터내의 복수의 열에 대응하는 복수의 상기 부비트선을 포함하는 부비트선과, 복수의 상기 주비트선에 복수의 상기 부비트선을 선택적으로 접속하는 선택 트랜지스터를 구비하고, 상기 선택 트랜지스터는 p채널형 트랜지스터인 불휘발성반도체기억장치.
제26항에 있어서, 상기 부비트선은 금속배선 재료로 형성되는 불휘발성반도체기억장치.
제26항에 있어서, 상기 부전압인가 수단은, 상기 불휘발성반도체기억장치의 기록시에, Vd-Id 특성에 있어서, (Vd=드레인전압, Id=드레인전류)Vd의 절대치를 증가시킬 때에, {(logId)/Vd}=0로 되는 Vd의 값 Vd₁을 구하고, Vd의 절대치가 Vd₁의 값보다 작은 조건을 만족하는 부전위를 인가하여, 선택된 메모리셀 및 이 선택된 메모리셀과 동일의 상기 비트선에 접속된 선택되지 않은 메모리셀에 있어서, 애벌랜치파괴가 일어나지 않도록 한 불휘발성반도체기억장치.
n형 영역(1)의 표면에 형성된 p형의 소스영역(2) 및 p형의 드레인영역(3)과, 상기 소스영역(2)과 상기 드레인영역(3)에 의해 끼워진 채널영역(8)의 윗쪽에 터널산화막(4)을 통하여 형성된 전하축적 전극(5)과, 상기 전하축적 전극(5)의 윗쪽에 절연막(6)을 통하여 형성된 제어전극(7)을 갖는 불휘발성반도체기억장치에 있어서, 데이타의 소거시에, 상기 제어전극에 부전위를 인가하기 위한 부전위인가 수단과, 데이타의 소거시에, 상기 소스영역(2) 및 상기 n형 영역(1)에 정전위를 인가하기 위한 정전위 인가수단을 구비하고, 상기 채널영역(8)에 정공의 채널층을 형성하고, 상기 정공의 채널층과 상기 전하축적 전극과의 사이에 개재하는 상기 터널산화막(4)에 강전계를 인가하여, FN 터널현상에 의해, 상기 전하축적 전극(5)으로부터 상기 채널층으로 전자의 주입을 행하는 불휘발성반도체기억장치.
제31항에 있어서, 데이타의 소거시에, 상기 드레인영역(3)을 개방상태로 하는 개방수단을 더 구비하는 불휘발성반도체기억장치.
제31항에 있어서, 상기 제어전극(7), 상기 전하축적 전극(5), 상기 소스영역(2), 및 상기 드레인영역(2)으로 메모리셀이 형성되고, 상기 불휘발성반도체기억장치는 상기 메모리셀이 복수행 및 복수열에 배열된 복수의 상기 메모리셀을 포함하는 메모리셀 어레이와, 상기 복수행에 대응하여, 상기 각각의 메모리셀의 제어전극이 접속된 워드선과, 상기 복수열에 대응하여, 상기 각각의 메모리셀의 드레인영역이 접속된 비트선을 갖는 불휘발성반도체기억장치.
제33항에 있어서, 상기 메모리셀의 동작제어를 행하는 주변회로가 형성되는 주변회로 영역을 더 구비하고, 상기 주변회로 영역은 p 채널형 MOS 트랜지스터를 포함하고, 상기 메모리셀의 상기 소스영역과 상기 드레인영역은 상기 p 채널형 MOS 트랜지스터를 구성하는 소스영역 및 드레인영역과 동일의 구조를 갖는 불휘발성반도체기억장치.
제33항에 있어서, 상기 비트선은 주비트선과 부비트선을 포함하고, 상기 복수의 메모리셀은 각각이 복수행 및 복수열에 배열된 복수의 메모리셀을 포함하는 복수의 섹터로 분할되고, 상기 복수의 섹터에 대응하여 설치되고, 각각이 대응하는 섹터내의 복수열에 대응하는 복수의 상기 부비트선을 포함하는 부비트선군과, 상기 복수의 부비트선군을 선택적으로 상기 복수의 주비트선에 접속하는 선택 트랜지스터를 구비하고, 상기 선택 트랜지스터는 p 채널형 트랜지스터인 불휘발성반도체기억장치.
제33항에 있어서, 상기 부비트선은 금속배선 재료로 형성되는 불휘발성반도체기억장치.
n형 영역(1)의 표면에 형성된 p형의 소스영역(2) 및 p형의 드레인영역(3)과, 상기 소스영역(2)과 상기 드레인영역(3)에 의해 끼워진 채널영역(8)의 윗쪽에 터널산화막(4)을 통하여 형성된 전하축적 전극(5)과, 상기 전하축적 전극(5)의 윗쪽에 절연막을 통하여 형성된 제어전극(7)을 갖는 메모리셀과; 상기 메모리셀이 복수행 및 복수열로 배열된 복수의 상기 메모리셀을 포함하는 메모리셀 어레이와; 상기 복수행에 대응하여, 상기 각각의 메모리셀의 제어전극이 접속된 워드선과; 상기 복수열에 대응하여, 상기 각각의 메모리셀의 드레인영역이 접속된 비트선과; 상기 각각의 메모리셀의 소스영역이 접속된 소스선과; 상기 소정의 메모리셀의 판독시에, 선택되지 않은 상기 비트선과, 선택되지 않은 상기 워드선과, 상기 소스선과, 상기 n형 영역과, 제1의 전위를 인가하기 위한 제1전위인가 수단과; 선택되는 상기 비트선에, 상기 제1의 전위보다도 1~2V 낮은 전위를 인가하기 위한 제2전위인가 수단과; 선택되는 상기 워드선에 제2의 전위를 인가하기 위한 제3전위인가 수단을 구비하는 불휘발성반도체기억장치.
제37항에 있어서, 상기 제1의 전위는 정의 값의 외부전원 전위이고, 상기 제2의 전위는 접지전위인 불휘발성반도체기억장치.
제37항에 있어서, 상기 제1의 전위는 접지전위이고, 상기 제2의 전위는 부의 값의 외부전원 전위인 불휘발성반도체기억장치.
n형 영역(1)의 표면에 형성된 p형의 소스영역(2) 및 p형의 드레인영역(3)과, 상기 소스영역(2)과, 상기 드레인영역(3)에 의해 끼워진 채널영역(8)의 윗쪽에 터널산화막(4)을 통하여 형성된 전하축적 전극(5)과, 상기 전하축적 전극(5)의 윗쪽에 절연막을 통하여 형성된 제어전극(7)을 갖는 메모리셀과, 상기 메모리셀이 복수행 및 복수열에 배열된 메모리셀 어레이와, 상기 복수열에 대응하여 설치된 복수의 주비트선과, 상기 복수의 메모리셀에 공통으로 설치된 소스선을 구비하고, 상기 복수의 메모리셀은 각각이 복수행 및 복수열로 배열된 복수의 메모리셀을 포함하는 복수의 섹터로 분할되고, 상기 복수의 섹터에 대응하여 설치되고, 각각이 대응하는 섹터내의 복수열에 대응하는 복수의 부비트선을 포함하는 복수의 부비트선군과, 상기 복수의 부비트선군을 선택적으로 상기 복수의 주비트선에 접속하는 선택 게이트 트랜지스터터와, 상기 소정의 메모리셀의 판독시에, 선택되지 않은 상기 주비트선과, 선택되지 않은 상기 선택 게이트 트랜지스터와, 상기 소스선과, 상기 n형 영역에 제1의 전위를 인가하기 위한 제1전위인가 수단과, 선택되는 상기 주비트선과, 선택되는 상기 부비트선과, 제1의 전위보다도 1~2V 낮은 전위를 인가하기 위한 제2전위인가 수단과, 선택되지 않은 부비트선을 개방상태로 하는 개방수단과, 선택되는 상기 선택 게이트 트랜지스터에 제2의 전위를 인가하는 제3전위인가 수단을 갖는 불휘발성반도체기억장치.
제40항에 있어서, 상기 제1의 전위는 정의 값의 외부전원 전위이고, 상기 제2의 전위는 접지전위인 불휘발성반도체기억장치.
제40항에 있어서, 상기 제1의 전위는 접지전위이고, 상기 제2의 전위는 부의 값의 외부전원 전위인 불휘발성반도체기억장치.
제12항에 있어서, 데이타의 기록시에 있어서의 최대소비전류가 1메모리셀당 1㎂이하로 되도록, 상기 부전위인가 수단 및 상기 정전위인가 수단을 사용하여, 상기 드레인영역 및 상기 전하축적 전극에 부전위 및 정전위를 인가한 불휘발성반도체기억장치.