TWI588975B

TWI588975B - 使用ｆｎ穿隧具有平行供電之源極及汲極之非揮發性記憶體裝置

Info

Publication number: TWI588975B
Application number: TW103131433A
Authority: TW
Inventors: 安德魯Ｅ霍屈; 特洛伊Ｎ吉爾蘭德
Original assignee: 賽諾西斯公司
Priority date: 2013-09-25
Filing date: 2014-09-11
Publication date: 2017-06-21
Also published as: US20150085585A1; US9553207B2; TW201513315A; CN104465661B; CN104465661A

Description

使用FN穿隧具有平行供電之源極與汲極之非揮發性記憶體裝置

本發明大體上係關於非揮發性記憶體之領域，特定言之係關於非揮發性記憶體位元晶胞佈局。

非揮發性記憶體(NVM)係指當未供電時永久地儲存資訊位元之記憶體。一非揮發性記憶體位元晶胞(NVM位元晶胞)儲存一單一資料位元。使用具有浮動閘極之電晶體實施一些類型的NVM位元晶胞。駐留在一浮動閘極上之電荷量判定該位元晶胞是否儲存一邏輯「1」或一邏輯「0」。因為閘極藉由氧化物或介電質而與周圍環境電隔離，所以浮動閘極被稱為「浮動」。某NVM可在該位元晶胞中儲存一種以上狀態。

為擴大應用且減小記憶體裝置之成本，可期望在一給定區中容納極大量位元晶胞。亦可期望藉由使用標準互補金屬氧化物半導體製造程序(「CMOS程序」)而降低製造各位元晶胞之成本。當前可用的記憶體裝置包含皆具有缺點之EEPROM及FLASH(以及eFLASH)。當前，FLASH具有極小位元晶胞，但需要除標準CMOS程序外之步驟，此增加生產位元晶胞之成本且可改變所生產的裝置之效能或特性。EEPROM可與標準CMOS程序相容，但具有相對較大的位元晶胞大小，且因此僅適用於低位元計數記憶體。

一非揮發性記憶體(「NVM」)位元晶胞包含三個裝置：一電晶體、一電容器及一穿隧裝置。在位元晶胞中，該三個裝置由一單一浮動閘極鏈接。該穿隧裝置及電容器可形成於一原生區中或形成於亦可在一原生區內之一N型井區中。該電晶體形成於一井區中。使用該穿隧裝置及/或讀取電晶體而程式化及擦除該位元晶胞，且使用該電晶體讀取該位元晶胞。在包含此等位元晶胞之一NVM記憶體裝置中，沿平行之行供電給位元晶胞之電晶體之源極及汲極，沿列供電給該等穿隧裝置，且沿另一組之列供電給該等電容器。(例如)基於以下而判定在任一給定時間執行之操作：(i)電晶體之源極及汲極處之電壓；(ii)穿隧裝置之作用區上之電壓；及(iii)用作電容器之一板之作用區上之電壓。

100‧‧‧非揮發性記憶體(NVM)位元晶胞

100a‧‧‧非揮發性記憶體(NVM)位元晶胞

100b‧‧‧非揮發性記憶體(NVM)位元晶胞

100c‧‧‧非揮發性記憶體(NVM)位元晶胞

100d‧‧‧非揮發性記憶體(NVM)位元晶胞

110‧‧‧電容器

120‧‧‧電晶體

130‧‧‧富勒-諾得漢(FN)穿隧裝置

171‧‧‧金屬線Vcap

171a‧‧‧金屬線

171b‧‧‧金屬線

172‧‧‧金屬線Verase

172a‧‧‧金屬線

172b‧‧‧金屬線

173‧‧‧金屬線Vs

173a‧‧‧金屬線

173b‧‧‧金屬線

174‧‧‧金屬線Vd

174a‧‧‧金屬線

174b‧‧‧金屬線

200‧‧‧PMOS非揮發性記憶體(NVM)位元晶胞

202‧‧‧源極

204‧‧‧汲極

206‧‧‧浮動閘極

208‧‧‧通道區/通道

210‧‧‧電容器

212a‧‧‧N型井植入物/N型井

212b‧‧‧N型井植入物/N型井區/N型井

214a‧‧‧作用區/第一作用區

214b‧‧‧作用區/第二作用區

214c‧‧‧作用區/第三作用區

216a‧‧‧原生區

216b‧‧‧原生區

218‧‧‧P型井

220‧‧‧電晶體

230‧‧‧富勒-諾得漢(FN)穿隧裝置

250‧‧‧閘極氧化物

258‧‧‧間隔件

260‧‧‧N型輕微摻雜汲極(N-LDD)植入物/摻雜區

262‧‧‧N+植入物

272a‧‧‧原生分接頭

272b‧‧‧原生分接頭

280‧‧‧淺溝渠隔離(STI)

300‧‧‧NMOS非揮發性記憶體(NVM)位元晶胞/PMOS位元晶胞

306‧‧‧浮動閘極

310‧‧‧電容器

314a‧‧‧作用區/第一作用區

314b‧‧‧作用區/第二作用區

314c‧‧‧第三作用區

316a‧‧‧原生區

316b‧‧‧原生區

318‧‧‧P型井

320‧‧‧電晶體

330‧‧‧富勒-諾得漢(FN)穿隧裝置

362‧‧‧N+區/N+植入物

380‧‧‧淺溝渠隔離(STI)

400‧‧‧建構

410‧‧‧電容器

406‧‧‧浮動閘極

406a‧‧‧長度

406b‧‧‧長度

406c‧‧‧長度

406d‧‧‧長度

414c‧‧‧第三作用區

500‧‧‧位元晶胞

506‧‧‧浮動閘極

506a‧‧‧外部寬度

506b‧‧‧外部長度

506c‧‧‧寬度

506d‧‧‧長度

510‧‧‧NMOS電容器

610a‧‧‧光阻

610b‧‧‧P型井光阻

620a‧‧‧光阻

620b‧‧‧光阻/擴散

710a‧‧‧P型井光/遮罩

710b‧‧‧光/遮罩/P型井

720a‧‧‧擴散光阻/擴散

720b‧‧‧光阻

800a‧‧‧圖表

910‧‧‧產品構想

912‧‧‧電子設計自動化(EDA)軟體

914‧‧‧操作/系統設計

916‧‧‧操作/邏輯設計及功能驗證

918‧‧‧操作/測試合成及設計

920‧‧‧操作/接線對照表驗證

922‧‧‧操作/設計規劃

924‧‧‧操作/實體實施

926‧‧‧操作/分析及提取

928‧‧‧操作/實體驗證

930‧‧‧操作/解析度增強

932‧‧‧操作/遮罩資料準備

934‧‧‧成品出廠驗證

936‧‧‧製造

938‧‧‧封裝及組裝程序

940‧‧‧成品晶片

1000‧‧‧電腦系統

1010‧‧‧非揮發性記憶體(NVM)記憶體裝置

1020‧‧‧處理器

1030‧‧‧非暫時性電腦可讀儲存媒體

圖1A係根據一實施例之一NVM位元晶胞之一電路圖。

圖1B係根據一實施例之一NVM記憶體裝置中之若干NVM位元晶胞之一電路圖。

圖2A係根據一實施例之一PMOS NVM位元晶胞之一俯視圖。

圖2B係根據一實施例之沿圖2A之線X-Y取得之NVM位元晶胞之一讀取電晶體之一橫截面視圖。

圖2C係根據一實施例之沿圖2A之線M-N取得之NVM位元晶胞之一電容器之一橫截面視圖。

圖2D係根據一實施例之沿圖2A之線Q-R取得之NVM位元晶胞之一FN穿隧裝置之一橫截面視圖。

圖2E係根據一實施例之沿圖2A之線J-K取得之包含一電容器及一FN穿隧裝置之一PMOS NVM位元晶胞之一部分之一橫截面視圖。

圖3A係根據另一實施例之一NVM位元晶胞之一俯視圖。

圖3B係根據一實施例之沿圖3A之線J-K取得之包含一電容器及一FN穿隧裝置之一NMOS NVM位元晶胞之一部分之一橫截面視圖。

圖4係根據一實施例之用於一混合PMOS/NMOS位元晶胞實施方案之一NMOS電容器裝置之一替代建構之一俯視圖。

圖5係根據一實施例之NVM位元晶胞之電容器之一替代建構之一俯視圖。

圖6A圖解說明如繪製於一資料庫中或如製造於一遮罩上以形成一基板中之一P型井之一規劃擴散區及P型井光阻圖案。

圖6B圖解說明處理光阻以形成如印刷於晶圓表面上之擴散及一P型井之一結果。

圖7A圖解說明根據一實施例之資料庫中或一遮罩上用以製成擴散區及用於形成一基板中之一P型井之光阻之兩個圖案。

圖7B圖解說明根據一實施例之晶圓上之所得擴散形狀及晶圓上之所得P型井光阻圖案。

圖8係標繪根據一實施例之使用若干不同P型井遮罩形成之一FN穿隧裝置之二極體擊穿電壓之一圖表。

圖9係圖解說明根據一實施例之設計及製造如此包含NVM位元晶胞之一積體電路之各種操作之一流程圖。

圖10係圖解說明根據一實施例之包含一NVM記憶體裝置之一電腦系統之一方塊圖。

實施例係關於一種非揮發性(「NVM」)位元晶胞(或位元或位元晶胞)，其包含三個裝置：一金屬氧化物半導體場效電晶體(MOSFET，簡稱為電晶體或讀取裝置)、一電容器及一富勒-諾得漢(Fowler Nordheim，FN)穿隧裝置。特別地，位元晶胞缺乏一單獨選擇裝置。在位元晶胞中，該三個裝置由一單一浮動閘極鏈接。FN穿隧裝置及電容器可形成於一原生區中或形成於其本身可在一原生區內之一N型井區中。電晶體形成於一P型井區中。使用FN穿隧裝置擦除位元晶胞，且使用電晶體(亦稱為一讀取裝置)程式化及讀取位元晶胞。在包含此等位元晶胞之一NVM記憶體裝置中，藉由沿平行之行延伸之電力供應線供電給位元晶胞之電晶體之源極及汲極，藉由沿列延伸之電力供應線供電給FN穿隧裝置，且藉由沿另一組之列延伸之電力供應線供電給電容器。(例如)基於以下而判定在任一給定時間執行之操作：(i)電晶體之源極及汲極處之電壓；(ii)FN穿隧裝置之作用區上之電壓；及(iii)用作電容器之一板之作用區上之電壓。基板始終保持在一恆定電壓，通常接地。

一NVM記憶體裝置可經製造而包含若干此等位元晶胞(或位元)。在一實施例中，NVM記憶體裝置具有介於4k位元與512k位元之間的位元，且其在NVM記憶體裝置之壽命內能夠可靠地用於偏好自1至100000次寫入之任何次數之一寫入循環耐受次數之應用中。

NVM記憶體裝置及內部的NVM位元晶胞具有超越現有NVM、FLASH及EEPROM解決方案之優點。與現有EEPROM相比，NVM記憶體裝置具有一較高位元晶胞密度。藉由不需要一單獨選擇裝置(通常稱為一邏輯電晶體)以選定所擦除、程式化及/或讀取之位元，與現有NVM相比，NVM記憶體達成裝置每單位面積/每單位體積較高位元晶胞密度。因為各位元晶胞之FN穿隧裝置與至少相同列以及(在一些實施方案中)其他列上之其他位元晶胞之FN穿隧裝置共用一電力接觸件，所以NVM記憶體裝置亦簡化擦除操作及測試。此幫助節省位元晶胞空間，此外還容許同時擦除共用該電力接觸件之全部位元晶胞，此顯著加速NVM記憶體裝置之功能性測試。在一個別位元晶胞層級處，NVM記憶體裝置之位元晶胞小於個別平面EEPROM位元且使用比FLASH或eFLASH位元需要之程序更簡單之一程序。相對於一 PMOS實施方案，一NMOS實施方案中可透過移除N型井植入物而節省額外空間。FN穿隧歸因於其低電力需求而優於BTBT、CHEI或CHISEL。為縮減擦除時間，可對若干位元並行執行FN穿隧。例如，運用FN穿隧，可在一單一操作中刪除512K位元之一整個陣列。此容許記憶體陣列之快速及廉價測試。

與一FLASH或eFLASH裝置相比，NVM記憶體裝置亦具有一較低製造成本，此係因為其可使用此項技術中熟知之一標準互補金屬氧化物半導體製造邏輯程序(「標準CMOS邏輯程序」)製造。因此，NVM記憶體裝置不需要除標準CMOS邏輯程序外之程序步驟以產生一FLASH型裝置。因此，NVM記憶體裝置未導致製造成本之增加。

NVM記憶體裝置之列行架構

圖1A係根據一實施例之一NVM位元晶胞100之一電路圖。位元晶胞100包含一電容器110、一富勒-諾得漢(FN)穿隧裝置130及一電晶體120。電晶體120之源極及汲極分別電耦合至實質上平行金屬線Vs 173及Vd 174。金屬線173及174亦電耦合至一記憶體裝置中沿一列-行類型架構中之一單一行之其他位元晶胞。電容器110及FN穿隧裝置130分別電耦合至實質上平行金屬線Vcap 171及Verase 172。金屬線171及172亦電耦合至沿該列-行類型架構中之相同列之其他位元晶胞。定向之此選擇僅係例示性的，且在另一實施方案中可係反向的。若出於任何原因而需要將任一列或行分成小區塊，則可添加額外金屬線。在圖1A之實例中，全部裝置係其等井短路至接地之NMOS。為簡化圖式，並未展示接地連接。若電容器及穿隧裝置係PMOS，則N型井或對應裝置將短路至其等源極/汲極所連接至之相同金屬線。

圖1B係根據一實施例之一列-行架構之一NVM記憶體裝置中之若干NVM位元晶胞100a至100d之一電路圖。如所圖解說明，位元晶胞100a及100c之源極皆電耦合至行0金屬線173a，且位元晶胞100a及 100c之汲極皆電耦合至行0金屬線174a。類似地，位元晶胞100b及100d之源極及汲極分別耦合至行1金屬線173b及174b。位元晶胞100a及100b之電容器皆電耦合至列0金屬線171a，且位元晶胞100a及100b之FN穿隧裝置皆電耦合至列0金屬線172a。類似地，位元晶胞100c及100d之電容器及FN穿隧裝置分別耦合至列1金屬線171b及172b。

儘管未展示，然一記憶體裝置中之若干列可電耦合在一起。藉由將列群組在一起，在一單一操作中可擦除更多位元。此亦減小將FN穿隧裝置之獨立列或列集合耦合在一起所需之穿隧接面列邏輯開關之數目。因此，此縮減每位元擦除時間以及控制位元晶胞之控制邏輯裝置的大小兩者。因為共用列，所以接合列之穿隧接面無法提升至未選定列上發生FN穿隧如此之高之一電壓。

PMOS NVM位元晶胞之整體結構

圖2A圖解說明根據一實施例之一PMOS NVM位元晶胞200之一俯視圖。除其他組件之外，位元晶胞200亦可包含一電容器210、一FN穿隧裝置230及一電晶體220。一浮動閘極206橫過電容器210、電晶體220及FN穿隧裝置230。此等裝置之各者包含一基板之單獨作用區214a至214c。即，電容器210包含第三作用區214c，FN穿隧裝置230包含第一作用區214a，且電晶體包含第二作用區214b。

位元晶胞200係一PMOS位元晶胞，此係因為電容器210及FN穿隧裝置230各自由N型井植入物212a、212b形成。作用區214a、214b及214c很大程度上(然而不完全)藉由一或多個非導電區(未展示)與彼此電隔離。可使用氧化物、淺溝渠隔離(STI)、深溝渠隔離或其他類似機構來建構非導電區。FN穿隧裝置230沿線J-K定位於電容器210與電晶體220之間。裝置之此定位幫助增加NVM記憶體裝置之位元晶胞密度。在一些實施例中，可於列之間共用電容器210。藉由將電容器放置於位元晶胞之邊緣(頂部或底部)上，位元晶胞在一陣列中可經鏡像使得於兩個列之間共用電容器。

浮動閘極206由一導電材料(諸如多晶矽)層形成。浮動閘極206可係形成於基板之頂部上之一平面層。或者，浮動閘極206可實施為諸如鰭式場效電晶體(或FinFET)之一多閘極電晶體(未展示)。FinFET與一正常FET不同之處在於浮動閘極環繞源極與汲極之間之傳導通道而產生看似一「鰭」之一結構。在相同或一不同實施例中，其中形成作用區之基板可係具有大約5nm之一厚度之超薄本體絕緣層上覆矽(UTB-SOI)。此一設計藉由保持閘極電容使其更接近於整個通道而減小短通道效應且抑制洩漏。

關於電晶體220，第二作用區214b包含電晶體之源極202及汲極204兩者。源極202及汲極204藉由之一通道區208而分離，通道區208在浮動閘極206與第二作用區214b重疊之部分下方。源極202及汲極204形成於圍繞浮動閘極206與第二作用區214b重疊之部分之邊緣延伸之第二作用區214b之部分中。第二作用區214b包含浮動閘極206下方之一P型井摻雜。下文關於圖2B進一步描述電晶體220之摻雜及橫截面結構。

電容器210由兩個板界定，第一板係第三作用區214c，且第二板係在第三作用區214c上方延伸之浮動閘極206之部分。取決於實施方案，電容器210可形成於在一原生區216b內形成之一摻雜N型井區212b中(如所圖解說明)，或電容器210可形成於無N型井之一原生區中(參見圖3A及圖3B)。為保護原生區，在一製造程序期間使用覆蓋原生區216之一或多個遮罩而阻擋位元晶胞之剩餘部分中用以摻雜基板之植入物。此幫助確保來自其他摻雜(諸如電晶體220之P型井摻雜)之電荷載子未穿透至第三作用區214c中。下文關於圖7A及圖7B進一步描述用以保護原生區之遮罩。下文關於圖2C進一步描述電容器210之摻雜及橫截面結構。

一原生區係在沈積浮動閘極之前未由製造商自其有序狀態摻雜之基板或晶圓之一部分。一般而言，所購買之晶圓具有一特定密度之電荷載子(例如，10¹⁵cc/cm³)。全部其他摻雜(例如，P型井、N型井、N+、S/D延伸、LDD等)自原生區之原始密度改變該區中之電荷載子密度。在一些程序中，藉由生長具有小於或等於10¹⁶cc/cm³之電荷載子密度之極低摻雜區之薄矽磊晶層而取代原生區。當對位元晶胞之其他區執行植入時，遮罩用以保護原生區使其等處於其等原始未摻雜狀態中。

遮罩之範圍判定原生區的大小。在圖2A之實例實施例中，遮罩延伸超過第一作用區214a及第三作用區214c之邊緣。存在係原生區而非經遮蔽作用區(未單獨標記)之部分之基板之區。此等區稱為非作用原生區或隔離區。當緊鄰一N型井放置時，原生區增加N/P二極體擊穿。例如，包含具有10¹⁷cc/cm³之電荷載子濃度之一N型井、具有10¹⁵cc/cm³之電荷載子濃度之一原生區及具有10¹⁷cc/cm³之電荷載子濃度之一P型井之一裝置之二極體擊穿電壓將顯著高於一純粹N型井/P型井組合之二極體擊穿電壓，其中二極體擊穿電壓依據原生區寬度而變化。例如，如圖3A中所圖解說明，在其中電容器及穿隧裝置係NMOS之一位元晶胞中，原生區用以增加二極體擊穿及幫助形成電容器兩者。

FN穿隧裝置230由第一作用區214a及浮動閘極206形成。FN穿隧裝置230形成於在一原生區216a內形成之一摻雜N型井區212a中(如圖2A中所圖解說明)，或者其可形成於無N型井之一原生區中(參見圖3A及圖3B)。如同電容器210，在FN穿隧裝置230中，浮動閘極206至少部分延伸於第一作用區214a上方。然而，相比之下，第一作用區214a上方之浮動閘極206之部分之表面積窄於且小於第三作用區214c上方之浮動閘極206之部分。因此，浮動閘極206之此部分下方之第一作用區214a中之摻雜使浮動閘極206之任一側上之第一作用區214a電短路。此電短路容許將一廣泛範圍之電壓施加至第一作用區214a以引發FN穿隧，以及容許於沿一列之其他位元晶胞之FN穿隧裝置之間共用第一作用區214a。FN穿隧裝置230使用一遮罩形成於一原生區中而具有或不具有一植入N型井，以確保閘極206之任一側上之作用區之間存在一電短路且增加可施加至作用區214a之電壓而不發生二極體擊穿行為。下文關於圖2D進一步描述FN穿隧裝置230之橫截面結構。

位元晶胞200與至少四個單獨電接觸件相關聯，該至少四個單獨電接觸件可將電壓/電流施加至該位元晶胞200藉此影響浮動閘極206上之電壓位準及電荷量。電晶體220之源極202電耦合至耦合至一源極金屬線Vs之一第一接觸件，電晶體220之汲極204電耦合至耦合至一汲極金屬線Vd之一第二接觸件，電容器210電耦合至耦合至一電容器金屬線Vcap之一第三接觸件，且FN穿隧裝置電耦合至耦合至一程式化/擦除金屬線Verase之一第四接觸件。可於沿一列之多個位元晶胞之多個電容器之間共用第三接觸件，且可於沿一或多個列之多個位元晶胞之多個FN穿隧裝置之間共用第四接觸件。為明確起見，未單獨標記此等接觸件。

通常，位元晶胞之起始晶圓係微P型(P型基板)。如上文，起始材料定義為原生區或基板。具有相同摻雜類型之基板之任何連續層與其本身電短路。例如，接觸一P型基板(原生區)之一P型井一起電短路。鄰近於原生區之原生分接頭272a及272b充當至此等電短路區之存取點。如圖2A中所展示，原生分接頭272a及272b可在每一位元晶胞中間，或原生分接頭272a及272b在每第N個位元晶胞之間(例如，其中N係8個或16個位元晶胞)。

圖2E係根據一實施例之沿圖2A之線J-K取得之包含電容器210及FN穿隧裝置230之一PMOS NVM位元晶胞200之一部分之一橫截面視圖。電容器210及FN穿隧裝置230各自形成於一原生區216內之一N型井212中。作用區214由一或多個STI 280分離。圖2E圖解說明經繪製以界定原生區及其中植入P型井218之區之原生區遮罩可如何幫助分別使電容器210及FN穿隧裝置230之N型井212b及212a與彼此電隔離。以額外基板空間為代價，原生區之非作用部分輔助隔離。然而，在高電壓至電容器210及/或FN穿隧裝置230之施加下，可發生衝穿，藉此限制位元晶胞100中可發生FN穿隧之電壓。

N型井212b之一優點在於，即使在將高穿隧電壓Vtun施加至第二作用區214b時，電容器210始終與第三作用區214c具有一良好接觸。因此，與一NMOS實施方案相比，電容器210之大小及形狀更靈活。

在其中將P型井放置於電容器下方以抵消一P型井電容器之片電阻同時維持類似電容耦合之位元晶胞200之一P型井實施方案中，電容器經組態以確保浮動閘極206下方存在相對較多摻雜物。此大體上涉及建構具有增加的周長距離之一較窄浮動閘極206(例如，具有較小通道長度C)，而提供更多邊緣以用於待植於下方之摻雜物。此等額外摻雜物抵消P型井之反摻雜物，從而防止增加的片電阻且以較低施加電壓提供更佳電容耦合。

然而，增加電容器之周長大體上花費額外基板表面積，因此減少位元晶胞密度。相比之下，在一原生區中形成位元晶胞節省形成電容器所需之空間。然而，儘管此節省增加，然在第二作用區214b與第三作用區214c之間之分離方面在一原生區中形成電容器仍花費空間，該分離用以確保第二作用區214b之P型井摻雜物未植入至第三作用區214c中。儘管遮罩阻擋此等摻雜物之大部分，然井近接效應可引起一些摻雜物植入而無關於遮罩。以第二作用區214b與第三作用區214c之間增加的距離及因此增加的位元晶胞大小為代價，該兩個作用區之間之額外空間可防止至第三作用區214c中之此形式之植入。因此，一區中使用一實施方案之空間節省導致另一實施方案中之空間成本。兩種方法皆係可行的，其等簡單權衡不同需求。一第三方法係加入額外程序步驟。例如，可將一淺N型井加至程序。淺N型井通常用以製造高密度(90nm及以下)SRAM胞。若將一淺N型井加至製造位元晶胞200之程序，則其可用以強化位元晶胞之裝置之所要行為。一些程序具有V_T調整光/植入步驟。適當極性的任何V_T調整植入物可用以強化FN穿隧裝置或電容器下方之短路。

電晶體之例示性結構及操作

電晶體220用作一讀取裝置。圖2B係根據一實施例之沿圖2A之線X-Y取得之NVM位元晶胞之一電晶體之一橫截面視圖。浮動閘極206坐落在閘極氧化物250之頂部上。浮動閘極206由一或多個間隔件258包圍。該等間隔件可由氧化物或另一非導電材料製成。閘極氧化物250擱在第二作用區214a之頂部上。作用區214可係矽基板或絕緣體上覆矽(SOI)型基板。

第二作用區214b經摻雜以在浮動閘極206下方產生具有每立方公分(cm³)大約10¹⁷個電荷載子(cc)之一P型井218。源極202及汲極204包圍P型井218，且各自附接至一單獨電接觸件(未展示)。當將一適當偏壓電壓差施加於源極202與汲極204之間時，且當浮動閘極206上之電壓足夠高時，電荷載子之一通道208形成於浮動閘極206下方之P型井218之表面附近。當此發生時，電晶體處於「接通」狀態。電荷載體流由若干因數指示，該若干因數包含：(例如)源極202及汲極204上之電壓、浮動閘極206上之電荷、施加至電容器210之電壓、源極202及汲極204之摻雜、P型井218之摻雜、閘極氧化物250之厚度及位元晶胞200之其他特性，諸如所使用之各種組件及材料之尺寸。

電晶體220之源極202及汲極204具有相似摻雜。兩者皆包含具有大約10²⁰cc/cm³之N+摻雜，其中N+摻雜至少部分延伸於間隔件258下方。兩者亦皆包含5V NMOS植入物，其為一輕微摻雜汲極(LDD)或源極-汲極延伸(S/D)植入物。LDD及S/D延伸植入物係相同植入物極性，若電荷載子之濃度係10¹⁹cc/cm³，則該植入物稱為一LDD植入物，然而若電荷載子濃度係10²⁰cc/cm³，則其代之稱為一S/D延伸植入物，此係歸因於電荷載子濃度類似於N+摻雜。LDD植入物可用一加熱步驟擴散以分級與P型井218之接面，因此容許施加較高電壓。

電晶體220之其他實施方案改變P型井218。在一些例項中，若P型井218具有一較高摻雜濃度，則位元晶胞可更有效率操作。可藉由添加通常不用於5V NMOS裝置中之額外及/或不同P型植入物而增加P型井摻雜濃度。例如，P型井218可經摻雜以包含5V及1.8V P植入物兩者。作為另一實例，可使用1.8V植入物而非如上述之5V植入物而形成P型井218。作為另一實例，可使用1.8V植入物形成P型井218之一部分，且可用5V植入物形成P型井218之另一部分。作為另一實例，P型井218可包含改變電晶體導通之電壓之一臨限電壓調整植入物V_T。在一實施例中，該臨限電壓調整植入物將電晶體220製成一高V_T讀取裝置。在一NMOS電晶體中，此發生於臨限電壓調整植入物跨浮動閘極下方之通道區208之一些或全部添加更多P型摻雜物時。

下文描述電晶體220結合位元晶胞200之剩餘部分之操作。

FN穿隧裝置之例示性結構及操作

NVM位元晶胞容許單獨程式化個別或多個位元晶胞，且容許同時擦除一單一列或多個列上之多個位元晶胞。圖2D係根據一實施例之沿第一作用區214a中圖2A之線Q-R取得之NVM位元晶胞200之一FN穿隧裝置230之一橫截面視圖。如上文關於圖2A及圖2E描述，第一作用區214a形成於包含一N型井植入物212a之一原生區216a中。

在基板上方，位元晶胞與電晶體220相同，惟浮動閘極206之寬度除外。一般而言，與位元晶胞200中其他處之寬度相比，第一作用區214a上方之浮動閘極206之部分較窄。在第一作用區214a內之基板下方，裝置不同之處在於第一作用區214a包含一N+植入物262及一5V N-LDD植入物260，N+植入物262部分延伸於間隔件下方，5V N-LDD植入物260全部在浮動閘極206下方延伸至植入物260而使其本身重疊在浮動閘極206下方之程度。

在一原生區216a中形成FN穿隧裝置230而在浮動閘極206下方產生能夠處置高電壓之一類二極體接面。FN穿隧引發電子穿隧至浮動閘極206且自浮動閘極206穿隧至第一作用區214a，而增加或減少浮動閘極上之電壓，藉此程式化或擦除浮動閘極。接觸件上之電壓量判定FN穿隧發生之量，且因此藉由改變接觸件上之電壓可控制FN穿隧之量及速率。例如，將一正臨限電壓(例如，18V)施加至第一作用區214a且使全部其他作用區保持在接地(0V)，引起電子離開浮動閘極206而穿隧至第一作用區，藉此增加浮動閘極206之電壓(擦除)。或者，高達一正臨限電壓之浮動閘極206之電容耦合藉由將電容器及穿隧裝置兩者引至高達Vtun(例如，18V)，且使讀取電晶體保持在接地(源極202及汲極204在0V)，而引起電子自第二作用區214b穿隧至浮動閘極206上，藉此減少浮動閘極206之電壓(程式化)。擦除或程式化浮動閘極206所需之電壓取決於閘極氧化物之厚度及所要擦除時間。對於具有大約125埃之一厚度之5V閘極氧化物，預期FN穿隧發生於13V至19V之範圍內。對於具有大約75埃之一厚度之3.3V閘極氧化物，預期FN穿隧發生於8V至10V之範圍內。

在一實施例中，將擦除操作執行為一批量操作，即，在一輪中對大量位元執行之一操作，然而在一逐位元基礎上執行程式化(或寫入)操作。例如，一擦除操作將藉由引發裝置(如同FN穿隧裝置230)中之FN穿隧以引起其等全部進入「接通」狀態(例如，具有一高浮動閘極電壓)而擦除一頁。接著，一程式化操作可選擇性地將任何單一浮動閘極程式化至「關斷」狀態(例如，具有一低浮動閘極電壓)。

當將任何正電壓施加至第一作用區214a時，使電子自摻雜區260空乏，從而產生浮動閘極下方之空乏區。取決於位元晶胞之建構，若此等空乏區生長足夠大(例如，若施加足夠正電壓)，則空乏區之高度將自原生區提升至高達直接在浮動閘極206下方之通道，跨第一作用區214a之整個通道長度L逐漸延伸於浮動閘極206下方。在此情況中，浮動閘極206下方之短路終止，且防止FN穿隧。

在NMOS裝置中，5V N-LDD植入物在浮動閘極206下方重疊愈多，則藉由簡單使待空乏之區中存在更多電荷載子而使空乏區之生長延遲至更高電壓，藉此提供用以執行FN穿隧之一較大電壓範圍。在一原生區216a中形成FN穿隧裝置230藉由提供相對較少反摻雜電荷載子(例如，電洞)(否則將干擾N-LDD植入物260重疊及加速空乏區之生長且防止FN穿隧)而增強此效應。

為進一步以高電壓促進FN穿隧，FN穿隧裝置230經組態以在具有一窄通道(長度L)之第一作用區214a上方具有一窄浮動閘極206。若浮動閘極206較寬(例如，若通道長度L增加)，則FN穿隧在較低電壓(例如，低於14V)關閉。因為FN穿隧裝置經組態以在高於電容器210之電壓下操作，所以浮動閘極206下方之原生區216a之部分周圍之非作用原生區可組態為表面積大於電容器210。圍封或至少部分包圍浮動閘極之非作用原生區愈大(在一俯視圖中)，則該接面之二極體擊穿愈高。

在其他實施例中，可添加與LDD具有相同極性之一額外表面植入物，以增加表面處或表面附近之摻雜位準。n型表面植入物之一些實例係一PMOS n型V_T調整植入物或一NPN雙極發射器植入物。

電容器之例示性結構及操作

圖2C係根據一實施例之沿線M-N自圖2A取得之NVM位元晶胞之一電容器210之一橫截面視圖。如上文關於圖2A及圖2E描述，第三作用區214c形成為包含一N型井植入物212b之一原生區216b。

第三作用區214c上方之電容器210之部分與圖2B及圖2D中沿線M-N取得之一橫截面相同，再次惟浮動閘極206之寬度除外。在第三作用區214c內，裝置不同之處在於第三作用區214c包含部分延伸於全部側上之間隔件下方之一N+植入物262。第三作用區214c在全部側(惟其中浮動閘極可朝向FN穿隧裝置230延伸之側除外)上亦包含部分或全部延伸於浮動閘極206下方之5V N-LDD植入物260。

由浮動閘極206與第三作用區214c之間之重疊之程度而判定浮動閘極206與第三作用區214c之間之電容器210之電容。對於一PMOS電容器，在浮動閘極206下方之第三作用區214c之整個部分電容地耦合至浮動閘極，整個部分歸因於N-LDD植入物260及N+植入物262以及N型井212b之相似極性而電短路。

當將一正電壓施加至第三作用區214c時，大小隨電壓之增加而生長之一空乏區形成於第三作用區214c中。若空乏區到達基板之表面，則歸因於空乏區中缺乏電荷載子，電容器之該部分不再電容地耦合至浮動閘極206。因此，存在電容耦合歸因於空乏而衰退之前可將第三作用區214c之電壓拉至多高之一限制。此繼而限制可藉由一施加電壓電容地耦合之浮動閘極206之電壓可多高。

再次簡要參考圖2A，在製造期間，歸因於遮罩失準及光阻開口大小之變動，界定原生區之遮罩之放置可變化。建立電容器210之一最小非作用原生區圍封以確保一特定最小圍封距離，甚至在一最壞情況失準或開口大小變動情境下。類似地，位元晶胞200之N型井212b植入物亦具有第三作用區214c之一最小圍封以確保裝置正確摻雜。若N型井光阻壁過接近於FN穿隧裝置230，則可存在井近接效應植入之電荷載子，此減小位元晶胞之功能性。

與下文關於圖3至圖5描述之NMOS實施方案相比，在電容器210之一PMOS版本中，N型井212b及P+ S/D接觸件(代替N-LDD 260)已短接在一起，因此不必將LDD區合併於浮動閘極下方。此外，對於具有一FN穿隧裝置230(其在FN穿隧裝置230下方具有一N型井212)之一PMOS位元晶胞200，空乏區到達表面之電壓通常遠高於程式化或擦除位元晶胞所需之電壓。

原生NMOS NVM位元晶胞之整體結構

圖3A圖解說明根據一實施例之一NMOS NVM位元晶胞300之一俯視圖。位元晶胞300大部分與位元晶胞200相同，惟位元晶胞300係一NMOS位元晶胞除外，此係因為FN穿隧裝置330及電容器310各自分別形成於一原生區316a及316b中。值得注意地係，位元晶胞300中缺乏位元晶胞200中存在之N型井植入物212。因此，因為使N型井植入物212與位元晶胞200隔離不需要額外空隙，所以位元晶胞300比位元晶胞200更緊致。如下文緊接著在圖3B中所圖解說明，與位元晶胞200中相比，在原生區中形成FN穿隧裝置330及電容器310亦具有使衝穿較不可能發生之優點。另外，位元晶胞300之組件與位元晶胞200中之組件相同。因此，電容器310原本類似於電容器210，電晶體320原本類似於電晶體220，且FN穿隧裝置330原本類似於FN穿隧裝置230。在圖3A中，用「3」而非「2」之一數字起始之元件符號標記位元晶胞300之組件以指示相對於位元晶胞200中其等對應物之大小、形狀及位置之差異，然而後兩個數字保持相同以進行比較。位元晶胞300中之此等組件功能類似於位元晶胞200中之組件，且為簡短起見未再次描述。

圖3B係根據一實施例之沿圖3A之線J-K取得之包含一電容器310及一FN穿隧裝置330之一NMOS NVM位元晶胞300之一部分之一橫截面視圖。在位元晶胞300中，電容器310及FN穿隧裝置330各形成於一原生區316中。作用區314a、314b由一或多個STI 380分離。圖3B圖解說明經繪製以界定原生區316及其等之間其中植入P型井318之區之原生區遮罩可如何幫助分別使電容器310及FN穿隧裝置330之個別原生區316b及316a與彼此電隔離。

如同位元晶胞200，原生區316之非作用部分(未標記)以額外基板空間為代價而輔助電隔離。然而，一N型井植入物212之缺乏而減少電隔離位元晶胞300之裝置所需之總空間量。類似於位元晶胞200，當跨電容器310及/或FN穿隧裝置330施加高電壓時，位元晶胞300中可發生衝穿。然而，與位元晶胞200相比，在位元晶胞300中，在衝穿可發生之前，衝穿歸因於電荷載子行進距離的增加而減小。特定言之，對於位元晶胞300中發生之衝穿，電荷載子除在P型井318周圍水平行進之外，亦在N+區362之間垂直行進。此與圖2E之位元晶胞200形成對比，在圖2E之位元晶胞200中僅在電荷載子在N型井植入物212之間水平行進時發生衝穿。

與位元晶胞200相比，移除N型井212使位元晶胞300之整體大小減小。此容許一更密緻NVM記憶體裝置。在一實施例中，相對於位元晶胞200，僅移除位元晶胞200之N型井212a節省位元晶胞300 12%之表面積。僅移除N型井212b節省位元晶胞4%之表面積。移除兩個N型井212導致位元晶胞300中節省20%之表面積大小。例如，對於0.18μm 5V程序，N型井大體上與作用區重疊達0.6μm。因此，移除兩個N型井使位元晶胞大小減小達3*0.6=1.8μm(N型井圍封穿隧裝置之兩側上及電容器之至少一側上之作用區)。

移除N型井亦具有其他製造優點。N型井大體上終究大於所繪示之N型井，如由圖2E所圖解說明。此可歸因於其中離子側向跳彈之植入期間之「側向歧離」及植入物超出繪製區而發生。來自其他程序步驟之熱亦可引起N型井植入物進一步擴散於繪製區外部。因此，包含 N型井植入物之一位元晶胞之設計必須考量此效應，而不必增加位元晶胞的大小。此外，N型井由於其等未自對準而經受失準，此意謂位元晶胞可經受製造變動。可考量失準，但以額外位元晶胞大小為代價。因為P型井亦經受失準，所以此意謂用於產生一PMOS位元晶胞300之製造程序必須穩健抵抗兩個不同層之失準。相比之下，位元晶胞300未面臨關於N型井之此問題。此外，可藉由具有不同原生區316圍封(亦即，非作用原生區)寬度而消除一PMOS位元晶胞300在一方向上對P型井之失準之敏感性。

在一NMOS位元晶胞中，P型井318短路至原生區316a及316b。一位元晶胞之原生區316電短路至相同記憶體裝置中之許多(若非全部)其他P型井及原生區，且通常亦短路至接地。在位元晶胞300中，無法將P型井318及原生區316引至一足夠高電壓以製造其中需合併LDD(如位元晶胞200中)之一電容器。代之，各P型井至原生區接面形成一二極體。為考量此，可控制第一原生區314a及第三原生區314c上方之浮動閘極306之形狀以製成一功能性電容器310及一FN穿隧裝置330。因此，NMOS位元晶胞300對形狀(尤其電容器310及FN穿隧裝置330之形狀)敏感。

存在補償一NMOS電容器310中之一N型井之缺乏之若干選項。對於形成於一原生區316b中之一NMOS電容器310，延伸於第三作用區314c上方之浮動閘極306之部分經塑形使得摻雜至第三作用區314c中之電荷載子能夠穿透於浮動閘極306之該部分下方。增加第三作用區314c上方之浮動閘極的大小而不亦增加N+植入物362及/或5V LDD植入物之範圍並未顯著增加電容耦合。因此，為減小位元晶胞大小，LDD植入物及N+植入物362及浮動閘極306形狀經組態以確保植入物在浮動閘極306下方延伸盡可能多，若非全部延伸於整個浮動閘極306下方。理想地，對於一NMOS電容器，LDD植入物合併於閘極下方。

因為原生區缺乏反摻雜電荷載子，所以在一原生區中形成電容器310有利地容許較大電容表面積。一P型井之缺乏完成兩件事物。第一，由於不存在反摻雜，故即使在位元晶胞之FN穿隧裝置具有一較長通道長度L之情況下，亦容許合併N-LDD區。第二，藉由分級植入物與原生區之間之二極體接面而增加二極體擊穿電壓。與一P型井實施方案中將形成相比，低摻雜原生區形成更大空乏區。

圖4係其中FN穿隧裝置之短路具有一極短L之更佳效能之一NMOS穿隧裝置位元晶胞實施方案之一NMOS電容器裝置410之一替代之建構400之一俯視圖。電容器410之額外指狀部增加用以控制浮動閘極406上之電壓之電容耦合表面積。在一些實施方案中，如圖2D中圖解說明之實施方案中所完成，使浮動閘極下方之第一作用區中之FN穿隧裝置短路係不可行的。此在其中位元晶胞中之任何裝置中之最高電壓植入物係2.5V之實施方案中係一問題。關於特定植入程序可係此情況，例如其中2.5V N-LDD植入物無法充分植入而達到浮動閘極下方以便與其本身重疊之程序。儘管此，仍可使用圖2D中圖解說明之一PMOS穿隧裝置及圖4中圖解說明之一NMOS電容器410建構一功能性NVM位元晶胞。

在圖4之實施方案中，在第三作用區414c上方之浮動閘極406之部分相對於圖2A中圖解說明之FN穿隧裝置230具有一擴展周長。浮動閘極406周長係兩倍長度406b加兩倍長度406a加兩倍長度406c減長度406d。基於其他浮動閘極形狀(未圖解說明)，其他周長亦係可能的。浮動閘極406之擴展周長增加浮動閘極406下方其中植入物(諸如2.5V N-LDD植入物)穿透之面積。此容許第三作用區414c中之LDD植入物與浮動閘極406之間之一較大重疊面積。原生區416b之非作用部分的大小亦可經調整以適當隔離電容器410。

圖5圖解說明根據一實施例之其中一NMOS電容器510經形成具有一大周長以抵消一施加電壓下之空乏區生長之一位元晶胞500之一替代實施方案。在第三作用區上方之浮動閘極506之部分經組態以低於某一寬度，使得5V N-LDD植入物之電子全部穿透於浮動閘極506之該部分下方。甚至在高施加電壓(例如，在7V至10V之範圍內)此仍幫助維持電容耦合。例如，浮動閘極506可具有與寬度506c及長度506d具有一間隙之一外部寬度506a及長度506b。

NVM位元晶胞操作

位元晶胞對FN穿隧裝置使用FN穿隧以程式化及擦除浮動閘極。藉由啟動電晶體而讀取位元晶胞。電容器輔助全部三個操作。特別地，位元晶胞不包含通常將用以隔離所讀取之位元之一選擇裝置。

位元晶胞之許多優點之一者係：因為電容器與源極及汲極解耦合，所以電容器可用以調整浮動閘極上之電壓，而不影響源極或汲極處之電壓。歸因於浮動閘極與第三作用區之間之電容，無論在第三作用區處施加何種電壓，浮動閘極電壓皆將係該電壓之一比例。例如，若浮動閘極與第三作用區之間存在一70%總電容耦合，則其中浮動閘極在STI上方之場氧化物閘極區域電容耦合至附近金屬線(小)，及任何橫向電容耦合(例如，耦合至接觸件或鄰近浮動閘極)。接著浮動閘極電壓將藉由施加至第三作用區之50%之電壓改變而耦合(亦即，在金屬接觸件處電耦合至第三作用區)。加偏壓於浮動閘極而不影響源極電壓或汲極之能力改良對讀取及FN程式化/擦除操作之控制。

下文陳述之表1圖解說明一實例實施例之讀取、程式化及擦除操作。Vdd在操作期間可變化(例如，許多電力供應具有一+/-10%規格，故5V可係4.5V至5.5V)。在一些設計中，在Vtun隨各連續程式化操作增加之情況下使用一程式化/驗證/程式化(若須要)演算法。取決於程序變動(亦即，閘極氧化物厚度)及溫度，此演算法容許各晶片調整其Vtun位準。

為擦除選定列之浮動閘極，將FN穿隧裝置(特定言之，第一作用區)設定至一高正電壓Vtun。在5V例示性位元晶胞中，Vtun可係18V。此大的正電壓足以引起電子(經由FN穿隧)自浮動閘極穿隧至第一作用區。此引起浮動閘極變得更帶正電，且因此在一較高(更正)電壓。在擦除期間，全部其他接觸件可維持在零伏特或接近零伏特。

除其他原因外，因為與其他效應相比(諸如能帶間穿隧(BTBT))，FN穿隧需要顯著較少電流，所以FN穿隧可係有利的。為比較，FN穿隧通常需要大約1奈安培(nA)以擦除一位元，而針對相同擦除時間，BTBT需要大約1微安培(μA)以擦除一位元。因此，與其中電流容量受限之BTBT相對，用FN穿隧可擦除1000倍的位元。因此，在具有512K個位元或更少之產品中，用FN穿隧可同時擦除全部列。可非常快速執行一整個裝置單一擦除操作，顯著減少擦除位元晶胞所需之時間。一般而言，可快速擦除位元晶胞係有利的。在NVM記憶體裝置測試期間，快速擦除係重要的，此係因為由於製造程序中發生之小但大量的缺陷，並非全部NVM記憶體裝置正確地工作。在測試期間快速擦除容許一測試器更快速驗證一給定NVM記憶體裝置是否正確操作。

歸因於一選擇裝置之缺乏，程式化浮動閘極而非搭配利用FN穿隧裝置、電容器及電晶體。為程式化一選定位元晶胞，將一選定列之電容器設定至一高正電壓Vtun(例如，18V)。因此，FN穿隧裝置之浮動閘極側亦將被設定至正電壓Vtun(例如，18V)。此引起電子自第一作用區穿隧至高達閘極，藉此減少浮動閘極上之正電荷。

在程式化期間，藉由將電容器及FN穿隧裝置之作用區兩者拉至一高電壓(Vtun)而將浮動閘極耦合至高達一高電壓。程式化透過讀取裝置(可逐行選擇之唯一裝置)發生。若讀取裝置接地，則電子由讀取裝置添加至浮動閘極。對於未選定列，藉由將讀取裝置之源極及汲極引至高達足以防止FN穿隧之一電壓而抑制程式化。

在程式化期間，該位元晶胞之電晶體之源極及汲極各自設定至一相同電壓(零伏特或約Vtun之一半(例如，Vtun/2=9V))。如圖1A中所圖解說明，沿一記憶體裝置之行供電給源極及汲極。因此，當一位元晶胞之源極及汲極設定至一電壓時，該選定行之其他位元晶胞之源極及汲極類似設定至該電壓。此由表1中之「X」指示。使一選定行之位元晶胞之源極及汲極保持至相同電壓而防止洩漏電流影響該等位元晶胞之浮動閘極之電壓。更一般言之，當將電容器引至Vtun時，讀取裝置導通。在程式化操作期間，此透過通道而使讀取裝置之源極及汲極一起短路。在程式化操作期間嘗試使源極及汲極在不同電壓將花費大量電流。為進一步確保該行之其他位元晶胞不受該行中沿選定列之一位元晶胞之一程式化操作之影響，其他列之電容器可設定至一適中但非零電壓Vdd(例如，5V)。特定言之在FN穿隧裝置之多個列電耦合在一起之情況下，此減少電容或消除洩漏電流。

為讀取位元晶胞之浮動閘極上之電壓，將位元晶胞之源極設定至一適中正電壓(例如Vdd(例如，5V))。如上文關於程式化操作介紹，設定源極及汲極電壓而設定沿該行之全部源極及汲極之電壓。為選擇一特定列之位元晶胞以讀取，將選定列之電容器設定至一適中正電壓(再次例如Vdd(例如，5V))。位元晶胞經組態使得不管該行之其他位元晶胞之浮動閘極上之電壓，自電容器提供之電容耦合之缺乏皆意謂該等其他位元晶胞之電晶體無法導通。此意謂經擦除胞(在讀取期間將處於一高電壓狀態之胞)大體上具有未引發大量電流之一未選定讀取條件浮動閘極電壓。

基於浮動閘極上之電荷/電壓及電容器電壓，選定位元晶胞之電晶體選擇性地啟動。若電壓不足夠正，則選定位元晶胞之電晶體將啟動，引起一電流跨電晶體流動。可藉由外部邏輯裝置(未展示)讀取此電流。此視為「接通」狀態。相反地，當電容器耦合時，若電壓不足夠正，則較少至無電流將流動且位元晶胞將處於「關斷」狀態。操作之一例示性有效條件係當電容器在0V時無電流流動，且當電容器在5V時，經擦除浮動閘極具有極高電流且經程式化浮動閘極具有一小電流。

總結全部三個操作，一擦除操作引起一列之位元晶胞之FN穿隧裝置將該列之位元晶胞之浮動閘極電壓提升至相同正電壓或「接通」狀態(例如，邏輯狀態1)。接著，可藉由增加沿一選定列之電容器、浮動閘極及FN穿隧裝置處之電壓而將個別位元晶胞切換至「關斷」狀態(例如，邏輯狀態0)，且接著將選定行之位元晶胞之源極汲極電壓設定至一相同電壓使得電子穿隧至浮動閘極上。沿選定行之位元晶胞不受此操作影響，此係因為至少其等電容器未類似耦合至相同高電壓。此方案不僅防止意外地程式化錯誤位元晶胞，而且防止將影響電荷位準之意外洩露電流。

位元晶胞亦可利用調整電容器上之電壓以補償程序-電壓-溫度(PVT)變動之適應性讀取方案。PVT變動可影響讀取期間提供之電流量。重複循環(程式化及擦除)可導致在通道與閘極氧化物之間之介面處捕獲到電荷。電荷捕獲可引起一位元晶胞之臨限電壓V_T之一移位，藉此影響該位元晶胞之效能。適應性讀取方案可用以補償歸因於PVT或電荷捕獲之錯誤位元晶胞效能。在一實施例中，藉由使用程式化至一邏輯狀態1之一參考位元晶胞以設定偏壓條件來實施一適應性讀取方案，使得提供一已知讀取電流。參考位元晶胞之讀取電流可用以調整用以讀取該位元晶胞之各種電壓。在各種PVT條件下，參考位元晶胞應表現為與位元晶胞相同。接著，該適應性讀取方案可調整電容器110電壓以補償位元晶胞之臨限電壓歸因於PVT變動之任何改變。在一實施例中，參考位元晶胞關於一位元晶胞陣列中之列而循環以更佳地模擬電荷捕獲行為且因此更佳地控制該適應性讀取方案。

替代實施例

儘管已關於5V CMOS邏輯程序描述NVM位元晶胞之各項實施例，然在其他實施例中，亦可根據3.3V、2.5V或1.8V CMOS邏輯程序建構NVM位元晶胞。在此等其他CMOS邏輯程序中，預期FN穿隧裝置中短路之通道長度L、摻雜物及NVM位元晶胞之其他規範不同，然而位元晶胞之功能性及特徵跨實施方案保持相同。例如，在3.3V實施例中，與5V實施例中相比，FN穿隧裝置之通道長度L將較短。與3.3V實施例等中相比，2.5V實施例中之通道長度L將較短。

光阻縮放對二極體擊穿行為之影響

如上文關於圖2A及圖2D描述，在一些實施方案中，在自原始製造商接收晶圓(或基板)之後，FN穿隧裝置(例如，FN穿隧裝置330)及/或電容器(例如，電容器310)形成於未由額外植入物摻雜之一原生區中。在製造NVM位元晶胞期間，使用界定未允許摻雜物穿透至基板中之處之遮罩來控制摻雜物植入。遮罩可包含暫時定位於摻雜物源與基板之間以防止摻雜物植入於基板之特定區中之光阻區塊。遮罩亦可包含NVM位元晶胞之部分，例如充當防止摻雜物穿透於浮動閘極之部分下方之遮罩之位元晶胞之氧化物極間隔件。

用以將摻雜物植入至基板中之植入方法通常引起摻雜物穿透於已由遮罩阻擋之基板之區中。預期此行為且實際上在許多例項中期望此行為，例如植入物260及262經設計以植入摻雜物而超出由一遮罩界定之基板之區。此等植入程序在期望位元晶胞之一原生區之功能性之處可引起問題。

圖6A及圖6B中展現其中植入程序可引起一原生區之問題之一實例。標準CMOS邏輯程序包含一擴散或作用步驟。此步驟判定基板之哪一部分形成為STI區及作用/擴散區。歸因於此步驟之本質及相對重要性，結合「硬遮罩」(通常氮化物層)使用大體上薄、高品質光阻620a以界定其中未形成STI之基板之一部分。歸因於光阻之厚度、光阻之品質及程序之本質，經遮罩區之「圓化」最小。在先進程序中，亦使用光學近接校正(OPC)以減小角圓化。圓化係一遮罩上界定之一區與該區在全部處理之後在晶圓上終究如何之間之一差異。歸因於在曝光期間光與光阻互動之方式，所界定區之線性邊界處發生圓化而非確切如由遮罩界定般製造。術語「圓化」係指實際上應修圓之一光阻在方向上尖銳轉變之趨勢。

標準CMOS邏輯程序亦包含用於形成諸如P型井218之一P型井之一P型井光阻步驟。P型井光阻步驟使用一極厚光阻610a。需要厚光阻以阻擋深井植入。厚光阻迫使光程序使用大量光(高曝光劑量)以曝光光阻之全厚度。隨著曝光劑量之增加，角之圓化增加。圖6A及圖6B圖解說明兩種類型的光阻610a與620a之間之圓化之差異，其中圖6A圖解說明如規劃之一光阻，且圖6B圖解說明程序中所得之實際光阻 610b及620b。在圖6B中，與區A中相比，區B-C中擴散620b藉由P型井光阻610b之圍封較小。

圓化在摻雜物植入期間引起非所要摻雜物植入至非意欲具有額外摻雜物之區中(諸如一原生區)。圖7A及圖7B圖解說明在一實施例中用於產生位元晶胞200或300之一例示性規劃光阻710a、720a及實際光阻710b、720b。光阻710a之大小經組態以藉由增加光阻沿一軸相對於另一軸之大小而考量預期發生之圓化。在圖7A中，僅為例示性目的而將P型井光阻710a及擴散光阻720a圖解說明為具有一矩形形狀。實際上，可使用其他形狀，且所圖解說明之實例旨在強調沿兩個座標軸之一者之長度之一差異。

在圖7A中，沿一垂直軸，光阻710a比擴散720a長一距離A，該距離A與來自圖6A之長度差異A相同。然而，沿一水平軸，光阻710a之寬度係光阻610a之寬度A之一純量倍(例如，一純量D倍)，而非與該寬度相同。更一般而言，光阻610a沿一軸相對於另一軸進一步自擴散720a延伸出。圖7B圖解說明光阻710b相對於圓化及摻雜物之植入實際上將如何執行。與源自光阻610b之圓化B減C相比，光阻710b代之導致圓化E減F。距離E減F大於距離B減C。

使用圖7A及圖7B中圖解說明之光阻而防止至原生區中之植入藉由使二極體擊穿行為延遲至較高電壓而改良所得裝置中之二極體擊穿行為。如上文，此提供施加高電壓之更動態範圍以引發諸如FN穿隧之效應。在NVM位元晶胞中，二極體擊穿行為首先沿摻雜區與原生區之間之最短距離發生(例如，發生於最低施加電壓處)。在圖6B之實例中，最短距離係一距離B減C。然而，若位元晶胞200係使用遮罩710a及710b所建構，則二極體擊穿行為代之透過距離A發生，此係因為歸因於A的D倍延伸，距離E減F大於距離A。因此，因為二極體擊穿行為透過其發生之最短距離係距離A而非更短距離B減C，所以藉由因數D延伸P型井710b光阻使二極體擊穿行為延遲至較高電壓。

圖8係標繪使用若干不同P型井佈局實施例形成之一FN穿隧裝置之二極體擊穿電壓之一圖表800a。遮罩=0指示不存在原生。對於具有兩個數字之線，第一數字指示垂直方向上之延伸，而第二數字指示水平方向上的延伸。例如，遮罩=0.3/0.3係其中兩個方向已延伸相同量之一例示性情況，而遮罩=0.45/0.75係其中垂直方向相對於0.75之水平方向的擴展僅延伸達0.45之一因數之一例示性情況。

一般而言，此等曲線圖圖解說明P型井遮罩在兩個方向上之延伸大體上將二極體擊穿行為改良(例如，延遲)至較高電壓。此外，此等曲線圖圖解說明P型井遮罩沿一軸而非另一軸之延伸亦改良二極體擊穿行為。在位元晶胞空間受限且期望盡可能減小由位元晶胞佔據之空間之情況下，其中P型井遮罩沿一軸但非另一軸延伸之實施例針對隨位元晶胞表面積增加而線性縮放之改良二極體擊穿行為提供一有吸引力權衡。此比同時沿兩個軸延伸更佳，此以N²按比例調整位元晶胞表面積為成本而改良二極體擊穿行為。無論如何，兩種選項皆為改良二極體擊穿行為提供一可行機制以製造一功能性NVM位元晶胞。

通道長度C及L對位元晶胞行為之影響

實施方案之間可不同之NVM位元晶胞之另一特性係電容器之通道長度C及FN穿隧裝置之通道長度L。圖8之圖表800a圖解說明改變此特徵可如何影響位元晶胞之效能。當前，當使用0.18μm CMOS邏輯程序製造時，歸因於預期摻雜重疊，可針對5V摻雜建構之最小通道長度L或C係0.6μm。然而，FN穿隧裝置可製造於此0.6μm最小值下方深達至少0.18μm(對於具有適當井及LDD植入物之1.8V裝置)。更一般而言，位元晶胞之任何態樣可經製造而深達0.18μm之一通道長度L(例如，L或C)。雖然一電容器之此一窄閘極係不必要的，但產生具有一通道長度L之此短路之一FN穿隧裝置之結果在於，5V摻雜將穿透於浮動閘極下方且與其本身重疊，藉此使第一作用區短路。在不破壞由摻雜產生之短路之情況下，重疊愈大，則第一作用區上之電壓可增加愈高(或在不破壞短路職情況下可施加之電壓的「動態範圍」愈大)。具有一較大動態範圍提供一較大電壓範圍以用於引起FN穿隧或電容耦合，例如分別用於FN穿隧裝置及電容器。

一位元晶胞亦可具有不短於0.4μm之通道長度L及C。然而，大體上較短長度通道係較佳的，此係因為較短通道對應於摻雜中之較佳相交/重疊，導致其中以較低電壓更容易執行FN穿隧及電容耦合之一裝置。隨著通道長度之增加，摻雜相交/重疊減小，摻雜引發之短路較不穩健且因此使得更難以執行此等效應。

基於以下考量而改良FN穿隧裝置寬度及通道長度L。理想地，FN穿隧裝置應盡可能小以減小其總電容。通常，電容器具有總位元晶胞電容之一百分比(舉例而言諸如70%)，使得電容器主宰位元晶胞之電容且因此可控制浮動閘極上之電壓。FN穿隧裝置及讀取裝置愈小，則達成總位元晶胞電容之此百分比所需之電容器愈小，且因此總位元晶胞大小愈小。

隨著裝置愈來愈小，裝置對裝置變動通常增加(例如，一單一記憶體裝置中之不同位元晶胞之FN穿隧裝置之間)。因此，相同陣列中緊鄰彼此之具有相同寬度及L之兩個FN穿隧裝置在相同電壓可具有不同FN穿隧電流。為減小裝置差異，可將裝置製成稍大。

另一考量係擦除/寫入時間。在一實施例中，設計讀取裝置及穿隧裝置，且接著設計電容器大小以滿足第三作用區與浮動閘極之間之一所要電容耦合比。穿隧裝置愈小，則電容器可愈小，同時維持所要電容耦合比。穿隧裝置愈小，則通過其之總電流愈少，導致一較長擦除/寫入時間。因此，當決定位元晶胞的大小時，關於位元晶胞將多大對裝置將花費多長時間以擦除/寫入而作出一決定。

電子設計自動化設計流程之簡介

圖9係圖解說明根據一實施例設計及製造包含NVM位元晶胞之一積體電路之各種操作之一流程圖。此程序開始於產生在使用電子設計自動化(EDA)軟體912之一設計程序期間實現之一產品構想910。當完成該設計時，其可經成品出廠驗證934。在成品出廠驗證之後，製造一半導體晶粒936以形成積體電路設計中之各種物件(例如，包含閘極、金屬線、通孔之一位元晶胞)。執行封裝及組裝程序938，此導致成品晶片940。

可在包含一記憶體之一或多個運算裝置中實施EDA軟體912。一記憶體之一實例係一非暫時性電腦可讀儲存媒體。例如，EDA軟體912係作為指令而儲存於該電腦可讀儲存媒體中，以藉由用於執行下文描述之設計流程之操作914至932之一處理器執行指令。此設計流程描述係為圖解目的。特定言之，此描述並非意謂限制本發明。例如，一實際積體電路設計可要求一設計者以不同於本文中描述之序列之一序列執行設計操作。

如上述之併有一或多個NVM位元晶胞或電路之一胞庫可儲存於記憶體中。該胞庫可藉由EDA軟體912引用以產生併有該等NVM位元晶胞或電路之一電路或電子裝置。

在系統設計914中，設計者描述待實施之功能性。設計者亦可執行假設規劃以精進該功能性且檢查成本。注意，此階段處可發生硬體-軟體架構分割。在邏輯設計及功能驗證916期間，對電路中之模組寫入VHDL或Verilog碼且針對功能精度檢查設計。更明確言之，檢查該設計以確保其產生正確的輸出。在測試合成及設計918中，將VHDL/Verilog轉譯為一接線對照表。可針對目標技術最佳化此接線對照表。此外，可設計且實施測試以檢查成品晶片。在接線對照表驗證920期間，檢查該接線對照表以符合時序限制且與VHDL/Verilog原始程式碼對應。

在設計規劃922期間，針對時序及頂層佈線建構且分析晶片之一總平面圖。可用於此階段之來自Mountain View,CA之Synopsys,Inc.之例示性EDA軟體產品包含以下各者：Astro®及IC Compiler®產品。在實體實施924期間，發生放置(電路元件之定位)及佈線(電路元件之連接)。在分析及提取926期間，以允許精進之一電晶體層級驗證電路功能。在實體驗證928期間，檢查設計以確保以下各者之正確性：製造、電氣問題、微影術問題及電路。在解析度增強930期間，執行佈局之幾何形狀操縱以改良該設計之可製造性。在遮罩資料準備932期間，提供用於生產遮罩以產生成品晶片之「成品出廠驗證」資料。

在上述階段之一或多者期間可使用本發明之實施例。明確言之，在一些實施例中，可在包含設計規劃922與實體實施224之間之操作之EDA軟體912中使用本發明。

額外考量

圖10係圖解說明根據一實施例之包含一NVM記憶體裝置之一電腦系統1000之一方塊圖。電腦系統1000包含一NVM記憶體裝置1010、一處理器1020及一有形非暫時性電腦可讀儲存媒體1030。儲存媒體包括用於如何操作NVM記憶體裝置1010之一組電腦碼指令。明確言之，其含有關於運用NVM記憶體裝置1010之位元晶胞執行程式化、讀取及擦除操作之指令。該等指令可體現於實體電路、一場可程式化閘極陣列、韌體或軟體中之儲存媒體中。處理器1020存取儲存於儲存媒體1030中之指令以運用NVM記憶體裝置1010執行程式化、讀取及擦除操作。

在閱讀本發明之後，讀者將透過本文中所揭示之原理明白額外替代性結構及功能設計。因此，雖然已圖解說明及描述特定實施例及應用，但應瞭解，所揭示之實施例不限於本文中所揭示之精確建構及組件。在不脫離隨附申請專利範圍中定義之精神及範疇之情況下，可對本文中揭示之方法及設備之配置、操作及細節進行熟習此項技術者將明白之各種修改、改變及變動。