TWI805189B - 小面積側邊電容唯讀記憶體元件及其陣列與操作方法 - Google Patents

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Abstract

一種小面積側邊電容唯讀記憶體元件及其陣列與操作方法，此小面積側邊電容唯讀記憶體元件是在半導體基底內嵌有場效電晶體，場效電晶體包括第一介電層與疊設於第一介電層上方的第一導電閘極，第一導電閘極的側邊延伸至第二介電層上方與第二導電閘極連接而產生電容效應，此第二導電閘極具有以條狀部連接的多個指狀部。藉此，本發明可以最小的佈局面積產生最高的電容值，從而可縮小唯獨記憶體整體面積，並達到高效率的讀寫。

Description

小面積側邊電容唯讀記憶體元件及其陣列與操作方法
本發明有關一種記憶體陣列，特別是關於一種小面積側邊電容唯讀記憶體元件及其陣列與操作方法。
互補式金屬氧化半導體製程技術已成為特殊應用積體電路之常用製造方法。在電腦資訊產品發達的今天，快閃記憶體與電子式可清除程式化唯讀記憶體由於皆具備有電性編寫和抹除資料之非揮發性記憶體功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。
非揮發性記憶體係為可程式化的，其用以儲存電荷以改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之電荷移除，使得非揮發性記憶體回到原記憶體之電晶體之閘極電壓。對於目前之非揮發記憶體，其電路圖與電路佈局圖分別如第1圖與第2圖所示，非揮發性記憶體是由許多記憶晶胞所組成的一種記憶體，圖中每一記憶晶胞包含了電晶體10與電容12，每二相鄰之位元組之記憶晶胞間會設有二位元線，如此便會增加面積成本。而第3圖為每一記憶晶胞之結構剖視圖，由圖可知，電容12設於電晶體10之一側，由於這樣的結構，同樣會造成大面積，進而提高成本需求。
因此，本案申請人針對上述先前技術之缺失，特別研發一種小面積側邊電容唯讀記憶體元件及其陣列，並進而提出基於此架構之低電流低電壓的操作方法，可同時複寫大量記憶晶胞。
本發明的主要目的在於提供一種小面積側邊電容唯讀記憶體元件及其陣列與操作方法，使用導電閘極與介電層重疊的邊緣產生電容效應，並透過多指狀佈局方式，可以有效縮小電路佈局的面積，來達到最高的電容值，從而減少唯讀記憶體的整體面積，以及實現高效率的讀寫。
本發明的另一目的在於提供一種小面積側邊電容唯讀記憶體元件及其陣列與操作方法，乃於具有小面積之唯讀記憶體架構下，利用特殊的偏壓方式，達成大量記憶晶胞寫入及抹除之功能。
為達上述目的，本發明提供一種小面積側邊電容唯讀記憶體元件，其是在半導體基底中設置有場效電晶體和電容。場效電晶體包括第一介電層、第一導電閘極及多個第一離子摻雜區，第一介電層位於半導體基底表面，第一導電閘極疊設於第一介電層上，第一離子摻雜區位於第一導電閘極之兩側下方的半導體基底內，分別作為汲極和源極。電容包括第二介電層、第二導電閘極及第二離子摻雜區，第二介電層位於半導體基底表面，第二導電閘極與第一導電閘極連接並疊設於第二介電層上，第二離子摻雜區與第一離子摻雜區摻雜有同型之離子，並位於第二介電層一側，且第二導電閘極具有一條狀部和數個相互平行的指狀部，每一指狀部的一端連接於條狀部且由條狀部朝外延伸。
本發明也提供一種小面積側邊電容唯讀記憶體陣列，其包含複數條平行之位元線、字線與共源線，此些位元線區分為複數組位元線，其包含第一組位元線與第二組位元線，且字線與位元線互相垂直，並包含第一字線，共源線與字線互相平行，並包含第一共源線。另有複數子記憶體陣列，每一子記憶體陣列連接二組位元線、一字線與一共源線，每一子記憶體陣列包含一第一、第二、第三、第四記憶晶胞。第一記憶晶胞連接第一組位元線、第一共源線與第一字線，第二記憶晶胞連接第二組位元線、第一共源線與第一字線，第一、第二記憶晶胞互相對稱配置，並位於第一共源線之同一側。第三記憶晶胞連接第一組位元線、第一共源線與第一字線，並以第一共源線為軸與第一記憶晶胞對稱配置。第四記憶晶胞連接第二組位元線、第一共源線與第一字線，並以第一共源線為軸與第二記憶晶胞對稱配置，又第三、第四記憶晶胞互相對稱配置，且與第一、第二記憶晶胞位於第一共源線之相異兩側。其中，第一、第二、第三、第四記憶晶胞皆包含上述的小面積側邊電容唯讀記憶體元件。
且基於上述的小面積側邊電容唯讀記憶體陣列，當第一、第二、第三、第四記憶晶胞皆包含N型場效電晶體時，本發明提供一種小面積側邊電容唯讀記憶體陣列的操作方法，其中第一、第二、第三、第四記憶晶胞皆作為操作記憶晶胞，在選取所有操作記憶晶胞進行操作時，乃藉由於所有操作記憶晶胞連接之半導體基底施加基底電壓V sub，且於所有操作記憶晶胞連接之位元線、字線、共源線分別施加位元電壓V b、字電壓V w、共源電壓V s，來進行寫入或抹除。其中，於寫入時，使滿足V sub=接地，V s= V b= 0，且V w= 高壓（HV）之條件；於抹除時，使滿足V sub=接地，V s= V b= 高壓，且V w= 浮接之條件。
另外，當第一、第二、第三、第四記憶晶胞皆包含P型場效電晶體時，本發明也提供另一種小面積側邊電容唯讀記憶體陣列的操作方法，在選取所有操作記憶晶胞進行操作時，乃藉由於所有操作記憶晶胞連接之半導體基底施加基底電壓V sub，且於所有操作記憶晶胞連接之位元線、字線、共源線分別施加位元電壓V b、字電壓V w、共源電壓V s，來進行寫入或抹除。其中，於寫入時，使滿足V sub= 高壓，V w= 0，且V s= V b= 高壓之條件；於抹除時，使滿足V sub= 高壓，V w= 浮接，且V s= V b= 0之條件。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
請同時參閱第4圖及第5圖，本發明之實施例所提供的小面積側邊電容唯讀記憶體陣列包含複數條平行之位元線14、字線20、共源線24。此些位元線14包含第一位元線BL1、第二位元線BL2、第三位元線BL3和第四位元線BL4，並進一步區分為複數組位元線16，其包含第一組位元線18與第二組位元線19，且每一組位元線16包含二條位元線14。其中，第一組位元線18包含二位元線14，即第一位元線BL1和第二位元線BL2，第二組位元線19亦包含二位元線14，即第三位元線BL3和第四位元線BL4。另外，字線20與位元線14互相垂直，其包含二字線22，即第一字線WL1和第二字線WL2。共源線24與字線20互相平行，其包含二共源線26，即第一共源線SL1和第二共源線SL2。上述位元線14、字線20與共源線24會連接複數個子記憶體陣列28，即2x2位元記憶晶胞。每一子記憶體陣列28連接二組位元線16、二字線20與一共源線24，且每一子記憶體陣列28位於相鄰之二組位元線16之間。由於每一子記憶體陣列28與位元線16、二字線20、共源線24的連接關係極為相近，以下就相同處陳述之。
請參閱第5圖與第6圖，每一子記憶體陣列28包含第一、第二、第三、第四記憶晶胞30、32、34、36，並位於第一組位元線18與第二組位元線19之間。第一記憶晶胞30連接第一組位元線18之第二位元線BL2、第一共源線SL1與第一字線WL1，第二記憶晶胞32連接第二組位元線19之第三位元線BL3、第一共源線SL1與第一字線WL1，且第一、第二記憶晶胞32、34互相對稱配置，並位於第一共源線SL1之同一側。第三記憶晶胞34連接第一組位元線18之第一位元線BL1、第一共源線SL1與第一字線WL1，並以第一共源線SL1為軸，與第一記憶晶胞30對稱配置。第四記憶晶胞36連接第二組位元線19之第四位元線BL4、第一共源線SL1與第一字線WL1，並以第一共源線SL1為軸，與第二記憶晶胞32對稱配置，又第四記憶晶胞36與第三記憶晶胞34對稱配置，且第一、第二記憶晶胞30、32與第三、第四記憶晶胞34、36分別位於第一共源線SL1之相異兩側。
由於第一、第二、第三、第四記憶晶胞30、32、34、36以對稱方式配置，又皆連接第一字線WL1，因此可於第一字線WL1共用同一接點。此外，如第4圖所示，在相鄰之二子記憶體陣列28中，二第三記憶晶胞34彼此相鄰，且連接同一位元線14，以共用同一接點；二第四記憶晶胞36彼此相鄰，亦且連接同一位元線14，以共用同一接點，利用此共用接點配置方式，便可縮小整體佈局面積。
第一記憶晶胞30包含場效電晶體38與電容40。場效電晶體38具有汲極、源極及第一導電閘極(詳細構造容後說明)，且場效電晶體38之汲極連接第一組位元線18之第二位元線BL2，源極連接第一共源線SL1，第一字線WL1之偏壓V w經由與場效電晶體之第一導電閘極相同多晶矽層形成之電容40耦合至場效電晶體38，場效電晶體38接收第一組位元線18之第二位元線BL2與第一共源線SL1之偏壓V b、V s，以對場效電晶體38進行寫入資料或將場效電晶體38的資料進行抹除。
第二記憶晶胞32包含場效電晶體42與電容44。場效電晶體42具有汲極、源極及第一導電閘極(詳細構造容後說明)，且場效電晶體42之汲極連接第二組位元線19之第三位元線BL3，源極連接第一共源線SL1，第一字線WL1之偏壓V w經由與場效電晶體42之第一導電閘極相同多晶矽層形成之電容44耦合至場效電晶體42，電容44與電容40直接連接，以位於場效電晶體38與場效電晶體42之間。場效電晶體42接收第二組位元線19之第三位元線BL3與第一共源線SL1之偏壓V b、V s，以對場效電晶體42進行寫入資料或將場效電晶體42之資料進行抹除。
第三記憶晶胞34包含場效電晶體46與電容48。場效電晶體46具有汲極、源極及第一導電閘極(詳細構造容後說明)，且場效電晶體46之汲極連接第一組位元線18之第一位元線BL1，源極連接第一共源線SL1，以與第一記憶晶胞30共用同一接點，第一字線WL1之偏壓Vw經由與場效電晶體46之第一導電閘極相同多晶矽層形成之電容48耦合至場效電晶體46，電容48與場效電晶體46以第一共源線SL1為軸，分別與電容40與場效電晶體38對稱配置。場效電晶體46接收第一組位元線18之第一位元線BL1與第一共源線SL1之偏壓Vb、Vs，以對場效電晶體46進行寫入資料或將場效電晶體46之資料進行抹除。
第四記憶晶胞36包含場效電晶體50與電容52。場效電晶體50具有汲極、源極及第一導電閘極(詳細構造容後說明)，且場效電晶體50之汲極連接第二組位元線19之第四位元線BL4，源極連接第一共源線SL1，以與第二記憶晶胞32共用同一接點，第一字線WL1之偏壓Vw經由與場效電晶體50之第一導電閘極相同多晶矽層形成之電容52耦合至場效電晶體50，電容52與場效電晶體50以第一共源線SL1為軸，分別與電容44與場效電晶體42對稱配置，又電容52與電容48直接連接，以位於場效電晶體50與場效電晶體46之間。場效電晶體50接收第二組位元線19之第四位元線BL4與第一共源線SL1之偏壓V b、V s，以對場效電晶體50進行寫入資料或將場效電晶體50之資料進行抹除。
由於電容40、44、48、52皆連接第一字線WL1，因此可於第一字線WL1共用同一閘極接點54。此外，如第4圖所示，在相鄰二之子記憶體陣列28中，二場效電晶體46彼此相鄰，且連接同一位元線14，以共用同一汲極接點56；二場效電晶體50彼此相鄰，亦且連接同一位元線14，以共用同一汲極接點56，利用此共用接點配置方式，可縮小整體佈局面積，進而大幅降低製造成本。
接著說明第一、第二、第三、第四記憶晶胞30、32、34、36的詳細構造，由於每一記憶晶胞的剖視結構大致相同，在此僅以第一記憶晶胞30為代表。如第7圖所示，第一記憶晶胞30具有設置於半導體基底60中的場效電晶體38與電容40。場效電晶體38包括第一介電層382、第一導電閘極384以及二第一離子摻雜區386；其中，第一介電層382位於半導體基底60表面上，第一導電閘極384疊設於第一介電層382上方，二第一離子摻雜區386位於第一導電閘極384之兩側下方的半導體基底60內，分別作為汲極和源極。而電容40包括第二介電層402、第二導電閘極404以及第二離子摻雜區410；其中，第二離子摻雜區410位於半導體基底60內，第二介電層402位於第二離子摻雜區410的側面上，第二導電閘極404疊設於第二介電層402上方。第一導電閘極384與第二導電閘極404是由相同的多晶矽層所形成，因此，第二導電閘極404與第一導電閘極384彼此連接且由第一介電層382上方延伸至第二介電層402上方來產生電容效應。其中，第一離子摻雜區386和第二離子摻雜區410可摻雜同型之離子。同時，第二導電閘極404設計成多指狀佈局，如第5圖所示，第二導電閘極404是由第一導電閘極384的側邊延伸出來並形成有一條狀部406和複數個相互平行的指狀部408，每一指狀部408的一端連接於條狀部406，且由條狀部406朝外延伸。
上述場效電晶體38可為N型場效電晶體或P型場效電晶體。當場效電晶體38為N型場效電晶體，第一離子摻雜區386及第二離子摻雜區410為N型摻雜區，且半導體基底60為P型半導體基底或是具有P型井的半導體基底；當場效電晶體38為P型場效電晶體，第一離子摻雜區386及第二離子摻雜區410為P型摻雜區，且半導體基底60為N型半導體基底或是具有N型井的半導體基底。
而本發明之小面積側邊電容唯讀記憶體陣列的操作方式因應N型或P型場效電晶體而有不同。當場效電晶體38、42、46、50為N型場效電晶體時，上述之第一、第二、第三、第四記憶晶胞30、32、34、36皆作為操作記憶晶胞，並選取所有操作記憶晶胞進行寫入或抹除操作。上述實施例的操作方式如下：
於所有操作記憶晶胞連接之半導體基底施加基底電壓V sub，且於所有操作記憶晶胞連接之位元線14、字線20、共源線24分別施加位元電壓V b、字電壓V w、共源電壓V s，並滿足下列條件：寫入時，滿足V sub為接地，V s= V b= 0，且V w= 高壓（HV）；抹除時，滿足V sub為接地，V s= V b= 高壓，且V w= 浮接。
另外，當場效電晶體38、42、46、50為P型場效電晶體時，根據上述記憶晶胞與電壓之定義，更於半導體基底施加基底電壓V sub，並於寫入時，V sub= 高壓，V w= 0，且V s= V b= 高壓；抹除時，V sub= 高壓，V w= 浮接，且V s= V b= 0。
利用上述偏壓方式，可在不外加隔絕電晶體的前提下，達到非揮發記憶體使用上位元組寫入、抹除的功能。
當記憶晶胞在作寫入的操作時，其電壓由約2.5伏特或3.3伏特經由昇壓加到一穩定高壓而來，但因汲極與源極間壓差，會造成汲極與源極間電流產生，而使高壓產生變動；當電流愈大，高壓產生的變動愈大，其所需昇壓愈強，在佈局上的面積也愈大，通常快閃記憶體之架構在作程式化時，其所加偏壓為：閘極電容與汲極加高壓，源極接地，其汲極與源極間電流約為500u安培/位元。而本發明在同時選取所有記憶晶胞進行寫入操作時，乃於閘極電容加高壓；進行抹除操作時，則在源極及汲極兩端加高壓，這兩端的電壓分別由約5伏特和3.3伏特加到約9伏特和7伏特，其遠低於電晶體的耐受壓。本發明之操作方法在所加偏壓條件下，可以一次抹除所有記憶晶胞，也可以一起進行所有記憶晶胞的程式化，而沒有負載，導致可以降低昇壓，使效率提高。
綜上所述，根據本發明所提供之小面積側邊電容唯讀記憶體元件及其陣列與操作方法，小面積側邊電容唯讀記憶體元件是在半導體基底內嵌有場效電晶體，場效電晶體的第一導電閘極疊設於第一介電層上，且第一導電閘極的側邊延伸至第二介電層上方與第二導電閘極連接而產生電容效應，而此第二導電閘極具有以條狀部連接的多個指狀部，藉由此多指狀佈局方式，可以最小的電路佈局面積達到最高的電容值，從而縮小唯讀記憶體的整體面積；在此小面積的唯讀記憶體架構下，利用所加偏壓，可以並將全部的記憶晶胞一起抹除或寫入，而達到大量複寫的功能。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10:電晶體 12:電容 14:位元線 16:位元線 18:第一組位元線 19:第二組位元線 20:字線 22:第一字線 24:共源線 26:第一共源線 28:子記憶體陣列 30:第一記憶晶胞 32:第二記憶晶胞 34:第三記憶晶胞 36:第四記憶晶胞 38:場效電晶體 382:第一介電層 384:第一導電閘極 386:第一離子摻雜區 40:電容 402:第二介電層 404:第二導電閘極 406:條狀部 408:指狀部 410:第二離子摻雜區 42:場效電晶體 44:電容 46:場效電晶體 48:電容 50:場效電晶體 52:電容 54:閘極接點 56:汲極接點 60:半導體基底 BL1:第一位元線 BL2:第二位元線 BL3:第三位元線 BL4:第四位元線 WL1:第一字線 WL2:第二字線 SL1:第一共源線 SL2:第二共源線
第1圖為先前技術之非揮發性記憶體的電路示意圖。 第2圖為第1圖的電路佈局示意圖。 第3圖為先前技術之非揮發性記憶體之記憶晶胞的結構剖視圖。 第4圖為本發明之實施例的小面積側邊電容唯讀記憶體陣列的電路示意圖。 第5圖為本發明之實施例的子記憶體陣列的平面佈局。 第6圖為本發明之實施例的子記憶體陣列的電路示意圖。 第7圖為本發明之實施例的第一記憶晶胞的結構剖視圖。
28:子記憶體陣列
30:第一記憶晶胞
32:第二記憶晶胞
34:第三記憶晶胞
36:第四記憶晶胞
38:場效電晶體
382:第一介電層
384:第一導電閘極
40:電容
402:第二介電層
404:第二導電閘極
406:條狀部
408:指狀部
42:場效電晶體
44:電容
46:場效電晶體
48:電容
50:場效電晶體
52:電容
54:閘極接點
56:汲極接點
BL1:第一位元線
BL2:第二位元線
BL3:第三位元線
BL4:第四位元線
WL1:第一字線
SL1:第一共源線

Claims (20)

  1. 一種小面積側邊電容唯讀記憶體元件，包含：一半導體基底；一場效電晶體，設置於該半導體基底中，該場效電晶體包括一第一介電層、一第一導電閘極及複數個第一離子摻雜區，該第一介電層位於該半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區位於該第一導電閘極之兩側下方的該半導體基底內，分別作為汲極和源極；及一電容，設置於該半導體基底中，該電容包括一第二介電層、一第二導電閘極及一第二離子摻雜區，該第二介電層位於該半導體基底表面，該第二導電閘極與該第一導電閘極連接並疊設於該第二介電層上，該第二離子摻雜區與該些第一離子摻雜區摻雜有同型之離子，並位於該第二介電層一側，且該第二導電閘極具有一條狀部和複數個相互平行的指狀部，每一指狀部的一端連接於該條狀部且由該條狀部朝外延伸。
  2. 如請求項1所述之小面積側邊電容唯讀記憶體元件，其中該場效電晶體為N型電晶體，該些第一離子摻雜區及該第二離子摻雜區為N型摻雜區，且該半導體基底為P型半導體基底或是具有P型井的半導體基底。
  3. 如請求項1所述之小面積側邊電容唯讀記憶體元件，其中該場效電晶體為P型電晶體，該些第一離子摻雜區及該第二離子摻雜區為P型摻雜區，且該半導體基底為N型半導體基底或是具有N型井的半導體基底。
  4. 一種小面積側邊電容唯讀記憶體陣列，包含： 複數條平行之位元線，係區分為複數組位元線，該些組位元線包含一第一組位元線與一第二組位元線；複數條平行之字線，係與該些位元線互相垂直，並包含一第一字線；複數條平行之共源線，係與該些字線互相平行，並包含一第一共源線；及複數子記憶體陣列，每一該子記憶體陣列連接二組該位元線、一該字線與一該共源線，每一該子記憶體陣列包含：一第一記憶晶胞，係連接該第一組位元線、該第一共源線與該第一字線；一第二記憶晶胞，係連接該第二組位元線、該第一共源線與該第一字線，該第一、第二記憶晶胞互相對稱配置，並位於該第一共源線之同一側；一第三記憶晶胞，係連接該第一組位元線、該第一共源線與該第一字線，並以該第一共源線為軸與該第一記憶晶胞對稱配置；及一第四記憶晶胞，係連接該第二組位元線、該第一共源線與該第一字線，並以該第一共源線為軸與該第二記憶晶胞對稱配置，又該第三、第四記憶晶胞互相對稱配置，且與該第一、第二記憶晶胞位於該第一共源線之相異兩側，其中，該第一、第二、第三、第四記憶晶胞皆包含位於一半導體基底中之一場效電晶體與一電容；其中，該場效電晶體包括一第一介電層、一第一導電閘極及複數個第一離子摻雜區，該第一介電層位於該半導體基底表 面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區位於該第一導電閘極之兩側下方的該半導體基底內，分別作為汲極和源極；其中，該電容包括一第二介電層、一第二導電閘極及一第二離子摻雜區，該第二介電層位於該半導體基底表面，該第二導電閘極與該第一導電閘極連接並疊設於該第二介電層上，該第二離子摻雜區與該些第一離子摻雜區摻雜有同型之離子，並位於該第二介電層一側，且該第二導電閘極具有一條狀部和複數個相互平行的指狀部，每一指狀部的一端連接於該條狀部且由該條狀部朝外延伸。
  5. 如請求項4所述之小面積側邊電容唯讀記憶體陣列，其中每一該子記憶體陣列係位於相鄰之二組該位元線之間。
  6. 如請求項4所述之小面積側邊電容唯讀記憶體陣列，其中該第一、第二、第三、第四記憶晶胞皆連接該第一字線，以共用同一接點。
  7. 如請求項4所述之小面積側邊電容唯讀記憶體陣列，其中該第一組位元線包含二該位元線，其係分別連接該第一、第三記憶晶胞，且該第二組位元線亦包含二該位元線，其係分別連接該第二、第四記憶晶胞。
  8. 如請求項7所述之小面積側邊電容唯讀記憶體陣列，其中相鄰二之該子記憶體陣列中，該二第三記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點，該二第四記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點。
  9. 如請求項4所述之小面積側邊電容唯讀記憶體陣列，其中該場效 電晶體為N型電晶體，該些第一離子摻雜區及該第二離子摻雜區為N型摻雜區，且該半導體基底為P型半導體基底或是具有P型井的半導體基底。
  10. 如請求項4所述之小面積側邊電容唯讀記憶體陣列，其中該場效電晶體為P型電晶體，該些第一離子摻雜區及該第二離子摻雜區為P型摻雜區，且該半導體基底為N型半導體基底或是具有N型井的半導體基底。
  11. 一種小面積側邊電容唯讀記憶體陣列的操作方法，該小面積側邊電容唯讀記憶體陣列包含：複數條平行之位元線，係區分為複數組位元線，該些組位元線包含一第一組位元線與一第二組位元線；複數條平行之字線，係與該些位元線互相垂直，並包含一第一字線；複數條平行之共源線，係與該些字線互相平行，並包含一第一共源線；及複數子記憶體陣列，每一該子記憶體陣列連接二組該位元線、一該字線與一該共源線，每一該子記憶體陣列包含：一第一記憶晶胞，係連接該第一組位元線、該第一共源線與該第一字線；一第二記憶晶胞，係連接該第二組位元線、該第一共源線與該第一字線，該第一、第二記憶晶胞互相對稱配置，並位於該第一共源線之同一側；一第三記憶晶胞，係連接該第一組位元線、該第一共源線與該第一字線，並以該第一共源線為軸與該第一記憶晶胞對稱配置；及一第四記憶晶胞，係連接該第二組位元線、該第一共源線與該第一字線，並以該第一共源線為軸與該第二記憶晶胞對稱配置，又該第三、第四記憶晶胞互相對稱配置，且與該第一、第二記憶晶胞位於該第一共源線之相異兩側，其中，該第一、第二、第三、第四記憶晶胞皆包含位於一半導體基底中之一N型場效電晶體與一電容； 其中，該N型場效電晶體包括一第一介電層、一第一導電閘極及複數個第一離子摻雜區，該第一介電層位於該半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區位於該第一導電閘極之兩側下方的該半導體基底內，分別作為汲極和源極；其中，該電容包括一第二介電層、一第二導電閘極及一第二離子摻雜區，該第二介電層位於該半導體基底表面，該第二導電閘極與該第一導電閘極連接並疊設於該第二介電層上，該第二離子摻雜區與該些第一離子摻雜區摻雜有同型之離子，並位於該第二介電層一側，且該第二導電閘極具有一條狀部和複數個相互平行的指狀部，每一指狀部的一端連接於該條狀部且由該條狀部朝外延伸；其中，該第一、第二、第三、第四記憶晶胞皆作為一操作記憶晶胞，則在選取所有該操作記憶晶胞進行操作時，該操作方法之特徵在於：於所有該操作記憶晶胞連接之該半導體基底施加一基底電壓Vsub，且於所有該操作記憶晶胞連接之該位元線、該字線、該共源線分別施加一位元電壓Vb、一字電壓Vw、一共源電壓Vs，並滿足下列條件：寫入時，滿足Vsub=接地；Vs=Vb=0；及Vw=高壓(HV)；及抹除時，滿足Vsub=接地；Vs=Vb=高壓；及Vw=浮接；其中，該高壓為大於0且小於該N型場效電晶體的耐受壓。
  12. 如請求項11所述之小面積側邊電容唯讀記憶體陣列的操作方法，其中每一該子記憶體陣列係位於相鄰之二組該位元線之間。
  13. 如請求項11所述之小面積側邊電容唯讀記憶體陣列的操作方法，其中該第一、第二、第三、第四記憶晶胞皆連接該第一字線，以共用同一接點。
  14. 如請求項11所述之小面積側邊電容唯讀記憶體陣列的操作方法，其中該第一組位元線包含二該位元線，其係分別連接該第一、第三記憶晶胞，且該第二組位元線亦包含二該位元線，其係分別連接該第二、第四記憶晶胞。
  15. 如請求項14所述之小面積側邊電容唯讀記憶體陣列的操作方法，其中相鄰二之該子記憶體陣列中，該二第三記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點，該二第四記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點。
  16. 一種小面積側邊電容唯讀記憶體陣列的操作方法，該小面積側邊電容唯讀記憶體陣列包含：複數條平行之位元線，係區分為複數組位元線，該些組位元線包含一第一組位元線與一第二組位元線；複數條平行之字線，係與該些位元線互相垂直，並包含一第一字線；複數條平行之共源線，係與該些字線互相平行，並包含一第一共源線；及複數子記憶體陣列，每一該子記憶體陣列連接二組該位元線、一該字線與一該共源線，每一該子記憶體陣列包含：一第一記憶晶胞，係連接該第一組位元線、該第一共源線與該第一字線；一第二記憶晶胞，係連接該第二組位元線、該第一共源線與該第一字線，該第一、第二記憶晶胞互相對稱配置，並位於該第一共源線之同一側；一第三記憶晶胞，係連接該第一組位元線、該第一共源線與該 第一字線，並以該第一共源線為軸與該第一記憶晶胞對稱配置；及一第四記憶晶胞，係連接該第二組位元線、該第一共源線與該第一字線，並以該第一共源線為軸與該第二記憶晶胞對稱配置，又該第三、第四記憶晶胞互相對稱配置，且與該第一、第二記憶晶胞位於該第一共源線之相異兩側，其中，該第一、第二、第三、第四記憶晶胞皆包含位於一半導體基底中之一P型場效電晶體與一電容；其中，該P型場效電晶體包括一第一介電層、一第一導電閘極及複數個第一離子摻雜區，該第一介電層位於該半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區位於該第一導電閘極之兩側下方的該半導體基底內，分別作為汲極和源極；其中，該電容包括一第二介電層、一第二導電閘極及一第二離子摻雜區，該第二介電層位於該半導體基底表面，該第二導電閘極與該第一導電閘極連接並疊設於該第二介電層上，該第二離子摻雜區與該些第一離子摻雜區摻雜有同型之離子，並位於該第二介電層一側，且該第二導電閘極具有一條狀部和複數個相互平行的指狀部，每一指狀部的一端連接於該條狀部且由該條狀部朝外延伸；其中，該第一、第二、第三、第四記憶晶胞皆作為一操作記憶晶胞，則在選取所有該操作記憶晶胞進行操作時，該操作方法之特徵在於：於所有該操作記憶晶胞連接之該半導體基底施加一基底電壓Vsub，且於所有該操作記憶晶胞連接之該位元線、該字線、該共源線分別施加一位元電壓Vb、一字電壓Vw、一共源電壓Vs，並滿足下列條件：寫入時，滿足Vsub=高壓； Vs=Vb=高壓；及Vw=0；及抹除時，滿足Vsub=高壓；Vs=Vb=0；及Vw=浮接；其中，該高壓為大於0且小於該N型場效電晶體的耐受壓。
  17. 如請求項16所述之小面積側邊電容唯讀記憶體陣列的操作方法，其中每一該子記憶體陣列係位於相鄰之二組該位元線之間。
  18. 如請求項16所述之小面積側邊電容唯讀記憶體陣列的操作方法，其中該第一、第二、第三、第四記憶晶胞皆連接該第一字線，以共用同一接點。
  19. 如請求項16所述之小面積側邊電容唯讀記憶體陣列的操作方法，其中該第一組位元線包含二該位元線，其係分別連接該第一、第三記憶晶胞，且該第二組位元線亦包含二該位元線，其係分別連接該第二、第四記憶晶胞。
  20. 如請求項19所述之小面積側邊電容唯讀記憶體陣列的操作方法，其中相鄰二之該子記憶體陣列中，該二第三記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點，該二第四記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點。
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