CN116935926A - 低功耗的多次可编程非易失性存储单元及其存储器 - Google Patents

低功耗的多次可编程非易失性存储单元及其存储器 Download PDF

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CN116935926A CN202210376684.XA CN202210376684A CN116935926A CN 116935926 A CN116935926 A CN 116935926A CN 202210376684 A CN202210376684 A CN 202210376684A CN 116935926 A CN116935926 A CN 116935926A
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Abstract

本发明涉及多次可编程非易失性存储单元及其存储单元组和存储器，所述存储单元包含：一个深N阱，第一P阱、第二P阱、和第三P阱/或第一N阱，这些阱相互平行地位于所述深N阱中，控制电容和隧穿电容分别位于第一和第二P阱中，各自包含一个或两个位于所在P阱中的N型耦合区；一个浮栅晶体管位于第三P阱/或第一N阱中，该浮栅晶体管包含多晶硅浮栅及其下方的栅氧化物；所述浮栅晶体管的浮栅及其栅氧化物，沿垂直于上述P阱的平行方向，延伸至覆盖第一和第二P阱中的控制电容和隧穿电容，分别形成控制电容和隧穿电容的上极板和栅氧化物。所述存储单元的编程和擦除操作，均通过富勒‑诺德海姆隧穿进行，可以大幅度降低功耗，而且擦除效率高。

Description

低功耗的多次可编程非易失性存储单元及其存储器
技术领域
本发明总体涉及非易失性存储器，更具体地，涉及具有深N阱的电可编程可擦除的非易失性存储单元，可将存储单元与衬底隔离开。
背景技术
非易失性存储器的存入数据在断电后也不会消失，并且可以长时间保持数据。基于此优点，这类存储器在电子设备中得到广泛应用。尤其是多次电可擦除可编程的非易失性存储器，可以多次进行数据的写入、擦除等，应用很广。这类非易失性存储器，多是单层多晶硅浮栅类型，主要通过沟道热电子注入来实现编程和擦除。编程时沟道热电子跃迁至浮栅，沟道内电流较大，导致功耗较高。
目前，行业内十分需求低功耗存储器。因此，需要对此类存储器进行优化，实现低功耗目的。
发明内容
本发明提供一种低功耗的多次电可擦除可编程的非易失性存储单元及其存储器。
本发明的存储单元及其存储器，通过在隧穿电容的栅氧化物层处，发生富勒-诺德海姆(F-N)隧穿，进行编程和擦除操作。与通过沟道热电子注入浮栅进行编程的现有存储单元相比，产生的电流很小（nA级），以此实现低功耗。
本发明的第一方面涉及一个多次可编程非易失性存储单元，包含：一个深N阱；第一P阱、第二P阱、和第三P阱/或第一N阱，这些阱相互平行地位于所述深N阱中；控制电容和隧穿电容分别位于第一和第二P阱中，各自包含一个或两个位于所在P阱中的N型耦合区；一个浮栅晶体管位于第三P阱/或第一N阱中，该浮栅晶体管包含多晶硅浮栅及其下方的栅氧化物；所述浮栅晶体管的浮栅及其栅氧化物，沿垂直于上述P阱的平行方向，延伸至覆盖第一和第二P阱中的控制电容和隧穿电容，分别形成控制电容和隧穿电容的上极板和栅氧化物。
在一个优选的实施方式中，所述控制电容内栅氧化物层面积比隧穿电容内栅氧化物层的面积大，两者面积之比为1.1:1.0 – 50 : 1.0。
在另一个优选的实施方式中，所述的控制电容和隧穿电容各自都是一个晶体管，各自包含两个位于所在P阱中的N型耦合区，分列于各自上极板的两侧。
在再一个优选的实施方式中，所述的浮栅晶体管是NMOS晶体管，位于第三P阱中。优选所述第三P阱位于第一P阱和第二P阱之间、或第一和第二P阱的一侧，所述三个P阱中相邻的两个之间分别被另外的N阱分隔开，所述另外的N阱不是第一N阱。
在再一个优选的实施方式中，所述的浮栅晶体管是PMOS晶体管，位于第一N阱中，第一N阱位于第一P阱与第二P阱之间，或第一和第二P阱的一侧；在第一N阱位于第一和第二P阱的一侧时，所述第一和第二P阱之间被另外的N阱分隔开，所述另外的N阱不是第一N阱。
在再一个优选的实施方式中，所述的存储单元还包含一个选择晶体管，位于浮栅晶体管所在的阱中，并与浮栅晶体管串联，所述选择晶体管包含选择栅及其下方的栅氧化物、以及源极和漏极，浮栅晶体管也包含源极和漏极，所述选择晶体管的源极与浮栅晶体管的漏极是一个共用极。
本发明的第二方面涉及一个多次可编程非易失性存储器装置，构建在一个P型衬底上，该存储器装置，包含：至少一个本发明上述的非易失性存储单元；其中所有存储单元的深N阱合并成一体，位于所述P型衬底中；所有存储单元以相同的朝向和排布方式，排列成多行和多列，列的方向与存储单元内P阱的平行方向一致；每列中存储单元的第一P阱、第二P阱、第三P阱/或第一N阱、以及夹在相邻两个P阱之间的另外的N阱，均沿列的方向分别合并成一体。
在一个优选的实施方式中，所述存储器装置还包含：位线、公共线、控制线、和隧穿线；其中：公共线连接至一行存储单元中每个浮栅晶体管的源极；控制线连接至一行存储单元中每个控制电容的一个或两个N型耦合区域；和隧穿线连接至一列存储单元中每个隧穿电容的一个或两个N型耦合区域；在装置中没有选择晶体管的情形下，位线连接至一列存储单元中每个浮栅晶体管的漏极；在装置中有选择晶体管的情形下，位线连接至一列存储单元中每个选择晶体管的漏极，该情形下还有字线，连接至一行存储单元中每个选择晶体管的栅极。
更优选地，所述的控制线连接至一行存储单元中每个控制电容的两个N型耦合区域、及其所在的第一P阱，所述的隧穿线连接至一列存储单元中每个隧穿电容的两个N型耦合区域、及其所在的第二P阱。
本发明的第三方面涉及一个多次可编程非易失性存储单元组，它包含：两个本发明上述的存储单元，即：第一存储单元和第二存储单元；在所述两个单元中，浮栅晶体管所在的第三P阱/或第一N阱，位于第一P阱与第二P阱之间；其中两个单元中的两个浮栅晶体管共用一个源极；第一存储单元中的控制电容和隧穿电容，分别与第二存储单元中的隧穿电容和控制电容，共用一个N型耦合区；其中两个单元的深N阱合并成一体；第一存储单元中的第一P阱和第二P阱，分别与第二存储单元中的第二P阱和第一P阱合并成一体；两个单元中的第三P阱/或第一N阱合并成一体、以及夹在相邻两个P阱之间的另外的N阱也合并呈一体。
在一个优选的实施方式中，所述存储单元组中的两个存储单元均在其隧穿电容的栅氧化物处，通过富勒-诺德海姆隧穿，进行编程和擦除操作。更优选地，所述第一存储单元中的控制电容内栅氧化物层面积和隧穿电容内栅氧化物层的面积之比，与第二存储单元中的相同，均为1.1:1.0 – 50 : 1.0。
在另一个优选的实施方式中，所述的第一存储单元与第二存储单元的结构和组成完全相同。
本发明的第四方面涉及一个多次可编程非易失性存储器装置，构建在一个P型衬底上，该存储器装置包含：至少一个本发明上述的存储单元组；其中所有存储单元组的深N阱合并成一体，位于所述P型衬底中；所有存储单元组以相同的朝向和排布方式，排列成多行和多列，列的方向与存储单元内P阱的平行方向一致，每列中存储单元组的所述P阱和N阱，沿列的方向，分别相应合并成一体。
在一个优选的实施方式中，所述非易失性存储器装置还包含：位线、公共线、控制线、和隧穿线；其中：公共线连接至一行中每个存储单元组中的两个浮栅晶体管的共用源极，控制线连接至一行中每个存储单元组中的第一存储单元的控制电容的一个或两个N型耦合区域、和第二存储单元的隧穿电容的一个或两个N型耦合区域；隧穿线连接至一列中每个存储单元组中的第一存储单元的隧穿电容的一个或两个N型耦合区域、和第二存储单元的控制电容的一个或两个N型耦合区域；在装置中没有选择晶体管的情形下，位线连接至一列中每个存储单元组中的两个浮栅晶体管的漏极；在装置中有选择晶体管的情形下，位线连接至一列中每个存储单元组中的两个选择晶体管的漏极，该情形下还有字线，连接至一行中每个存储单元组中的两个选择晶体管的栅极。
更优选地，所述非易失性存储器装置中的控制线连接至一行中每个存储单元组中的第一存储单元的控制电容的两个N型耦合区域及其所在的P阱、和第二存储单元的隧穿电容的两个N型耦合区域及其所在的P阱；所述的隧穿线连接至一列中每个存储单元组中的第一存储单元的隧穿电容的两个N型耦合区域及其所在的P阱、和第二存储单元的控制电容的一个或两个N型耦合区域。
本发明的存储单元的编程，在隧穿电容的栅氧化物层处，通过富勒-诺德海姆（F-N）隧穿进行。与现有技术中的通过沟道热电子注入浮栅进行编程的多次可编程存储单元相比，本发明通过富勒-诺德海姆隧穿进行编程，产生的电流很小（nA级），可以大幅度降低功耗。同时，本发明的擦除也通过富勒-诺德海姆隧穿进行，擦除效率高。
另外，本发明的包含两个存储单元的存储单元组，可以实现在同一的操作条件下，使一个存储单元进行编程，同时使另一个存储单元进行擦除。这样在读操作中，组内一个存储单元可以作为另一个单元的参考单元进行比较读出，使读出的可靠性大大提高。这是因为存储单元读出时需要与参考存储单元比较而读出，参考存储单元的电流值一般取值为存储单元编程电流值的50%；而本发明的存储单元组内，作为参考单元的存储单元的电流值是其自身的值；组内一个存储单元为编程状态时,作为参考单元的另一个存储单元为擦除状态；一个存储单元为擦除状态时,作为参考单元的另一个存储单元为编程状态；
本发明的包含两个存储单元的存储单元组，存储1 bit数据。与单一存储单元存储1bit数据相比，它虽然面积稍大点，但是操作简便，效率和读出可靠性得以大幅度提高。
附图说明
附图中相同的编号指示相同或相似的元件。
图1示出了本发明一个实施方式中的非易失性存储单元的顶部视图。
图2-5分别示出了图1所示实施方式中的存储单元沿剖面线a-a、b-b、c-c、d-d的剖面视图。
图6示出了图1所示存储单元组成的2行Ｘ2列的阵列。
图7示出了图6所示阵列在不同操作期间连接的偏压信号。
图8示出了本发明一个实施方式中的存储单元组的顶部视图。
图9示出了图8所示存储单元组形成的2行Ｘ2列的存储阵列。
发明的详细描述
本发明的具体实施方式可以通过附图和下面的详细描述清楚地知晓。
在本发明所述的多次可编程非易失性存储单元中，在第一和第二P阱、第三P阱/或第一N阱内的上部，各自有一个常规的有源区（AA），控制电容、隧穿电容、和浮栅晶体管分别位于其各自阱中的有源区上。本发明的存储单元及其存储器，位于一个P型衬底上。
浮栅晶体管包括浮栅、浮栅下的栅氧化物层、和位于有源区内的源极和漏极。栅氧化物层位于源漏极之间的沟道的上方，和浮栅的下方。
浮栅晶体管的浮栅及其下方的栅氧化物层，从其所在的第三P阱/或第一N阱，垂直于P阱和N阱的平行方向，延伸至第一和第二P阱中的控制电容和隧穿电容上，分别形成控制电容和隧穿电容的上极板及其下方的栅氧化物层。
本发明所述的多次可编程非易失性存储单元，其编程和擦除操作，均在隧穿电容内的栅氧化物层处，通过富勒-诺德海姆(F-N)隧穿方式进行。与通过沟道热电子注入浮栅进行编程的现有存储单元相比，产生的电流很小（nA级），以此实现低功耗。
在编程操作中，在隧穿电容的栅氧化物层两侧施加足够的电压差，使之发生F-N隧穿，电子跃入浮栅中。在擦除操作中，在隧穿部位的栅氧化物层两侧施加反向电压差，使之发生反方向的F-N隧穿，将电子从浮栅中抽离。
为了便于F-N隧穿的发生，隧穿电容内的栅氧化物层，优选具有比控制电容内的栅氧化物层更小的面积，更优选还具有比控制电容内栅氧化物层更薄的厚度。
控制电容或隧穿电容内的栅氧化物层的面积，等于该电容内的上极板的面积。即：浮栅晶体管的浮栅，从第三P阱/或第一N阱延伸至第一和第二P阱中，在电容所在的有源区上，沿P阱平行方向上的尺寸,与沿P阱平行方向的法向方向上的尺寸的乘积。
优选地，控制电容内的栅氧化物层的面积大于隧穿电容内的栅氧化物层的面积，两者面积之比为1.1:1.0 – 50 : 1.0，更优选为3.0:1.0 –40 : 1.0，再优选5.0:1.0 –30:1.0，再优选地7.0:1.0 –20 : 1.0。更优选地，同时，控制电容内的栅氧化物层厚度还大于隧穿电容内的栅氧化物层厚度，两者厚度之比为1.1:1.0 – 5.0 : 1.0。更优选为1.5:1.0–4.5 : 1.0，再优选2.0:1.0 –4.0 : 1.0，再优选2.5:1.0 –3.5 : 1.0。
本发明所述存储单元中的控制电容和隧穿电容，均优选包含两个位于所在P阱中的N型耦合区，分列于其上极板两侧。该情形下，所述电容也是一个晶体管。
本发明的存储单元还优选包含一个选择晶体管，位于第一P阱中。它与浮栅晶体管是同类型的晶体管，例如都是PMOS晶体管或都是NMOS晶体管。选择晶体管与所述浮栅晶体管串联。所述选择晶体管包含选择栅及其下方的栅氧化物、以及位于有源区内的源极和漏极，其源极与浮栅晶体管的漏极是一个共用极。选择晶体管的存在可以降低浮栅晶体管的操作干扰，例如读出干扰。
在本发明中，编程和擦除均发生于隧穿电容的栅氧化物层。在该栅氧化物层两侧施加足以引发F-N隧穿的电压差，来实现隧穿。其中编程操作中的电压差，与擦除操作中的数值相等或接近，但方向相反。
具体地，例如在编程操作中，对控制电容的N型耦合区和/或其所在的P阱，均施加一个相同的电势。同时，对隧穿电容的N型耦合区和/或其所在的P阱，也都施加一个相同的电势。对两个电容施加的所述电势相互呈反向。控制电容的电容值比隧穿电容的大，使浮栅从控制电容的N型耦合区和/或其P阱耦合到同向的电势。该浮栅耦合到的电势，与隧穿电容的N型耦合区和/或其P阱的电势，两者相互呈反向。由此在隧穿电容的栅氧化物层两侧，构成一个足以引发F-N隧穿的电压差，诱发隧穿，使电子跃入浮栅，进行编程。控制电容的栅氧化物面积优选比隧穿电容的栅氧化物面积大，由此控制电容的电容大于隧穿电容。
在擦除操作中，对控制电容的N型耦合区和/或其P阱施加的电势，与编程中的反向；对隧穿电容的N型耦合区和/或其所在的P阱施加的电势，也与编程中的反向。由此，在隧穿电容的栅氧化物层两侧，构成一个引发F-N隧穿的反向电压差，发生隧穿。该电压差与编程中的电压差方向相反，由此使电子从浮栅中抽离，进行擦除。
本发明的至少一个所述存储单元，可以以相同的朝向和排布方式，排列成多行和多列，形成一个多次可编程非易失性存储器装置。其中列的方向与存储单元内P阱的平行方向一致；行与列的方向互相垂直。每列中存储单元的第一P阱、第二P阱、第三P阱/或第一N阱、以及夹在相邻两个P阱之间的另外的N阱，均沿列的方向分别合并成一体。所有存储单元的深N阱合并成一体，位于所述P型衬底中。每个N阱都连接至深N阱。所述存储阵列构建于P型衬底中，衬底接地或为0v。
所述非易失性存储器装置，优选还包含：位线、公共线、控制线、和隧穿线；其中：公共线连接至一行存储单元中每个浮栅晶体管的源极，控制线连接至一行存储单元中每个控制电容的一个或两个N型耦合区域，和隧穿线连接至一列存储单元中每个隧穿电容的一个或两个N型耦合区域；在装置中没有选择晶体管的情形下，位线连接至一列存储单元中每个浮栅晶体管的漏极；在装置中有选择晶体管的情形下，位线连接至一列存储单元中每个选择晶体管的漏极，该情形下还有字线，连接至一行存储单元中每个选择晶体管的栅极。
更优选地，所述的控制线连接至一行存储单元中每个控制电容的两个N型耦合区域、及其所在的第一P阱，所述的隧穿线连接至一列存储单元中每个隧穿电容的两个N型耦合区域、及其所在的第二P阱。这样便于更有效地诱导隧穿。
阵列中的每个存储单元都可以独立地进行擦除或编程。因此，所述存储阵列能够用来形成一个大的电可编程可擦除存储器（EEPROM）。或者，所述存储阵列也可以通过一起擦除或编程阵列内的单元，来形成一个FLASH存储器。
本发明还涉及一个多次可编程非易失性存储单元组，包含：两个本发明上述的存储单元，即：第一存储单元和第二存储单元；在所述两个单元中，浮栅晶体管所在的第三P阱/或第一N阱，位于第一P阱与第二P阱之间；其中两个单元中的两个浮栅晶体管共用一个源极；第一存储单元中的控制电容和隧穿电容，分别与第二存储单元中的隧穿电容和控制电容，共用一个N型耦合区；其中两个单元的深N阱合并成一体；第一存储单元中的第一P阱和第二P阱，分别与第二存储单元中的第二P阱和第一P阱合并成一体；两个单元中的第三P阱/或第一N阱合并成一体、以及夹在相邻两个P阱之间的另外的N阱也合并呈一体。
组中任何一个存储单元都可以称为第一存储单元。当一个存储单元称为第一存储单元时，那么另一个存储单元就称为第二存储单元。
优选地，所述存储单元组中的两个存储单元均在其隧穿电容的栅氧化物处，通过富勒-诺德海姆隧穿，进行编程和擦除操作。
这样，由于第一存储单元中的控制电容和隧穿电容，分别与第二存储单元中的隧穿电容和控制电容，共用一个N型耦合区；由此可以实现同一个操作条件下，使第一存储单元进行编程，同时使第二存储单元进行擦除；或者在同一个操作条件下，使第一存储单元进行擦除，同时使第二存储单元进行编程。这样，在读出操作中，组内一个存储单元可以作为另一个单元的参考单元进行比较读出，使读出的可靠性大大提高。
在该情形下，组中的每个存储单元中，优选隧穿电容内栅氧化物层的面积小于控制电容内栅氧化物层的面积。更优选，同时隧穿电容内的栅氧化物层厚度也小于浮栅晶体管内的栅氧化物层厚度。
控制电容与隧穿电容内的栅氧化物层面积之比的范围，以及控制电容与隧穿电容内的栅氧化物层的厚度之比的范围，适用上文对单个存储单元中的范围描述。
最优选地，所述存储单元组中的第一存储单元与第二存储单元的结构和组成完全相同。
本发明还涉及一个多次可编程非易失性存储器装置，构建在一个P型衬底上，该存储器装置包含：至少一个上述的存储单元组；其中所有存储单元组的深N阱合并成一体，位于所述P型衬底中；所有存储单元组以相同的朝向和排布方式，排列成多行和多列，列的方向与存储单元内P阱的平行方向一致，每列中存储单元组的所述P阱和N阱，沿列的方向，分别相应合并成一体。
该非易失性存储器装置，优选还包含：位线、公共线、控制线、和隧穿线；其中：公共线连接至一行中每个存储单元组中的两个浮栅晶体管的共用源极，控制线连接至一行中每个存储单元组中的第一存储单元的控制电容的一个或两个N型耦合区域、和第二存储单元的隧穿电容的一个或两个N型耦合区域；隧穿线连接至一列中每个存储单元组中的第一存储单元的隧穿电容的一个或两个N型耦合区域、和第二存储单元的控制电容的一个或两个N型耦合区域；在装置中没有选择晶体管的情形下，位线连接至一列中每个存储单元组中的两个浮栅晶体管的漏极；在装置中有选择晶体管的情形下，位线连接至一列中每个存储单元组中的两个选择晶体管的漏极，该情形下还有字线，连接至一行中每个存储单元组中的两个选择晶体管的栅极。
更优选地，所述的控制线连接至一行中每个存储单元组中的第一存储单元的控制电容的两个N型耦合区域及其所在的P阱、和第二存储单元的隧穿电容的两个N型耦合区域及其所在的P阱；所述的隧穿线连接至一列中每个存储单元组中的第一存储单元的隧穿电容的两个N型耦合区域及其所在的P阱、和第二存储单元的控制电容的一个或两个N型耦合区域。
本发明的包含两个存储单元的存储单元组，存储1 bit数据。与单一存储单元存储1bit数据相比，它虽然面积稍大点，但是操作简便，效率和读出可靠性得以大幅度提高。
由所述存储单元组组成的阵列，其中的每个存储单元组都可以独立地进行擦除或编程，。因此，所述存储阵列能够用来形成一个大的电可编程可擦除存储器（EEPROM）。或者，所述存储阵列也可以通过一起擦除或编程阵列内的单元组，来形成一个FLASH存储器。
本发明的存储单元及其存储器可以采用常规的成熟的标准逻辑工艺制备，例如180nm、130nm、或110nm等标准逻辑工艺。
在存储单元中，控制电容内的栅氧化物层面积与隧穿电容内的可以不同。控制电容和隧穿电容内的栅氧化物层面积，与其上极板面积相同，取决于浮栅在所述电容各自所处阱中的有源区上的图案尺寸。它们可由业界通用的常规方式形成。例如，控制电容或隧穿电容所处的有源区上的浮栅的图案尺寸，由其对应的光刻板，经光刻和干法刻蚀生成，其形状和尺寸大小在版图中设计定义。
控制电容内的栅氧化物层厚度与隧穿电容内的也可以不同，它们也由业界通用的生长方式形成。例如，在控制电容内栅氧层厚度大于隧穿电容内栅氧层厚度的情形下，通过热氧化方法，在欲生成控制电容内栅氧化物层和隧穿电容内栅氧化物层的区域，先生长一层栅氧达到厚度1，该厚度1为控制电容与隧穿电容内的栅氧化物层的厚度之差。然后在欲生成隧穿电容内栅氧层的区域上，将已生成的栅氧层通过湿法全部去除；接着，再次通过热氧化方法，在两个栅氧区域同时形成一层新栅氧，达到所需的隧穿电容内栅氧化物的厚度。
下面结合附图中的具体实施例来详细描述本发明。附图中的具体例子仅用于阐述和有助于理解本发明的技术方案，不构成对本发明保护范围的限制。在不悖离本发明的宗旨和范围情形下，普通技术人员对于下述具体实施例，可以进行结构、逻辑和电性上的修改，并应用在其他实施例上。这些均处于本发明的保护范围之内。
另外，虽然实施例和附图中提供了特定电压值，但是应当明白，这些数值不必是精准值，而是用来表达偏置方案的一般概念的。
根据本发明的一个优选实施方式，提供了一种非易失性存储单元，可在隧穿电容内的栅氧化物层进行编程隧穿和擦除隧穿。其中控制电容内的栅氧化物层面积大于隧穿电容内的栅氧化物层面积，两者面积比为8:1 – 10:1，控制电容内栅氧层厚度与隧穿电容内栅氧层厚度相同，为常规的晶体管内栅氧层厚度。该单元采用130nm逻辑工艺制造。
图1示出了该非易失性单元的顶视图。图2-5分别是其沿剖面线a-a、b-b、c-c、d-d的剖面视图。
从图1-5可以看出，该非易失性存储单元构建于P型硅衬底上。一个深N阱（DNW）设置于P衬底中，将存储单元与衬底电隔离。三个P阱（PW）被两个N阱（NW）间隔，五个阱平行设置于深N阱中。两边的P阱分别是第一P阱和第二P阱，中间的P阱是第三P阱。
每个P阱内的上部，各有一个有源区（AA）。一个NMOS浮栅晶体管与一个NMOS选择晶体管串联，设置于中间的第三P阱中的有源区（AA）上。一个NMOS控制电容晶体管、和一个NMOS隧穿电容晶体管，分别设置于两边的第一P阱和第二P阱中的有源区（AA）上。晶体管被浅沟槽围绕，该浅沟槽填充有厚场氧化物（FOX）。如图5所示。
图2示出了浮栅晶体管和选择晶体管沿剖面线a-a的剖面图。
如图1-2所示，浮栅晶体管包括浮栅（FG）及其下方的栅氧化物层，位于其有源区（AA）上；还包括N型的漏极和源极，位于有源区（AA）内。漏极和源极各自分别包括轻掺杂N区和重掺杂N+接触区。浮栅（FG）是导电掺杂的多晶硅栅，置于栅氧化物层的顶部。栅氧化物层位于浮栅下方、和漏极与源极之间的沟道的上方。
选择晶体管包括选择栅（SG）及其下方的栅氧化物层，位于其有源区（AA）上；还包括N型的漏极和源极，位于有源区（AA）内。漏极和源极各自分别包括轻掺杂N区和重掺杂N+接触区。选择管的源极N+接触区与浮栅晶体管的漏极N+接触区共享。选择栅也是多晶硅栅。
如图2-4所示，浮栅和选择栅被边墙隔离围绕，该边墙隔离一般采用氮化硅或氧化硅形成。在形成N+或P+区时，边墙隔离层阻止N+或P+注入物进入轻掺杂N区或P区。
图3和图4分别示出了控制电容和隧穿电容沿剖面线b-b和c-c得到的剖面图。
如图1和图3-4所示，控制电容包括上极板（CG）及其下方的栅氧化物层，位于其有源区（AA）上。隧穿电容包括上极板（TG）及其下方的栅氧化物层，位于其有源区（AA）上。两个电容的上极板及其栅氧化物层，是由浮栅晶体管的浮栅及其下方的栅氧化物层，沿垂直于P阱与N阱的平行方向，跨过N阱，延伸直至完全覆盖两个电容所在P阱中的有源区而形成。
控制电容和隧穿电容内的栅氧化物层面积分别等于其各自的上极板的面积。
如图1所示，隧穿电容的上极板（TG）沿P阱平行方向上的长度小于控制电容的上极板；而且隧穿电容所在P阱中的有源区与电容上极板相交的区域，沿P阱平行方向的法向方向上的尺寸，比该有源区的其他区域的尺寸窄，也比控制电容的窄。这样使得隧穿电容内的上极板面积小于控制电容内的上极板面积，以利于在隧穿电容的栅氧层处发生隧穿。
控制电容和隧穿电容各自都包含两个N耦合区，位于其所在P阱中的有源区内。每个N型耦合区优选包括一个轻掺杂N区和一个重掺杂N+接触区。如图3-4所示，两个电容中的一个重掺杂N+接触区的旁边，还有一个P型的P+接触区，分别连接电容所处的第一和第二P阱，用于控制第一和第二P阱的电势。
如图1-4所示，选择晶体管的漏极连接位线（BL），选择栅（SG）连接字线（WL）。浮栅晶体管的源极连接公共线（COM）。通过字线（WL）控制选择栅电压的方式，选择晶体管就能够导通或关断，由此将浮栅晶体管与位线（BL）连接或分离。
控制电容的两个N耦合区（优选N+接触区）连接控制线（CL），隧穿电容的两个N耦合区（优选N+接触区）连接隧穿线（TL）。控制电容的一个N+接触区旁边的P+接触区，也连接控制线（CL），便于对控制电容所在的第一P阱施加电势。隧穿电容的一个N+接触区旁边的P+接触区，也连接隧穿线（TL），便于对隧穿电容所在的第二P阱施加电势。
在大多数应用中，多个非易失性单元放在一起，形成存储阵列。
为了示例说明，图6-7描述和示出了图1-5所示存储单元组成的一个2×2存储阵列及其操作。
该阵列包含4个存储单元，排列成2行和2列。通过增加和/或减少行和/或列的数量，可以形成不同尺寸的阵列。该存储阵列包括存储单元100、101、102、和103。
在一个实施方式中，存储单元100和101的WL连接至WL0、公共线COM连接至COM0、控制线CL连接至CL0，形成一个存储行。存储单元102和103的WL连接至WL1、公共线COM连接至COM1、控制线CL连接至CL1，形成另一个存储行。单元100和102的位线BL和隧穿线TL分别连接至BL0和TL0，形成一个存储列。相似地，单元101和103的位线BL和隧穿线TL分别连接至BL1和TL1，形成另一个存储列。
一个存储列内的存储单元的第一P阱、第二P阱、第三P阱、及其之间的两个N阱，沿列的方向分别合并成一体。由此，每个存储列包含有三个P阱和两个N阱。每个N阱都连接至深N阱，阵列中所有存储单元的深N阱都合并起来，形成一个单一的深N阱。所述存储阵列构建于P型衬底中，衬底接地或为0v。
图7示出了图6所示存储阵列在不同操作模式下的偏置电压。
其中Vpp为正高压，Vnn为负高压。对于5v工艺制成的I/O存储器件，Vpp为7-8v，Vnn为-7v至-8v，VDD为5v，Vrd为2.5-3.3v。对于3.3v工艺制成的I/O存储器件，Vpp为5-6v，Vnn为-5v至-6v，VDD为3.3v，Vrd为1.5-2.5v。
指定的存储单元可以被单独编程或擦除。例如，存储单元100可以进行编程和擦除。通过驱动CL0电势为Vpp、TL0电势为Vnn，对存储单元100进行编程。COM0电势为0v，BL0和WL0呈悬浮态。
当驱动控制电容的N+接触区所连的控制线CL0电势为正高压Vpp时，同时通过第一P阱的P+接触区驱动第一P阱的电势也至Vpp。由于控制电容内的栅氧化物层面积大于隧穿电容内的栅氧层面积，浮栅从控制电容的N耦合区和第一P阱耦合到正高压电势，施加到第二P阱中的隧穿电容的上极板。同时，驱动隧穿电容的两个N+接触区所连的TL0电势为负高压Vnn时，通过第二P阱的P+接触区驱动第二P阱的电势也至Vnn。由此，在隧穿电容的栅氧化物层的上方，上极板呈正高压；而栅氧化物层的下方，N+接触区和第二P阱呈负高压电势Vnn。在隧穿电容的栅氧化物层的两侧，形成一个强电压差，导致隧穿，电子隧穿至隧穿电容上极板，进行编程。
存储单元101的隧穿电容的N+接触区连接TL1，其电势为0，同时驱动隧穿电容所在的第二P阱的电势也为0。虽然控制电容的N+接触区所连的CL0电势为正高压Vpp，同时驱动控制电容所在的第一P阱的电势为正高压Vpp，但也不能在隧穿电容的栅氧化物层两侧形成导致隧穿的强电压差。因此不能编程。
存储单元102的控制电容的N+接触区连接CL1，电势为0，同时驱动控制电容所在的第一P阱的电势为0。虽然隧穿电容的N+接触区所连的TL0电势为Vnn，驱动隧穿电容所在第二P阱的电势也为Vnn，也不能在隧穿电容的栅氧化物层两侧形成导致隧穿的强电压差，不能编程。
存储单元103的控制电容的N+接触区连接CL1，其电势为0，同时驱动控制电容所在的第一P阱的电势为0。隧穿电容的N+接触区所连的TL1电势为0，同时驱动隧穿电容所在的第二P阱的电势为0。由此，隧穿电容的栅氧化物层两侧不能形成导致隧穿的强电压差，也不能编程。
存储单元100、101、102、103进行擦除时，施加的操作电势值，分别与它们在编程期间的反向。
例如存储单元100的控制电容的N+接触区所连的CL0电势以及第一P阱为负高压Vnn，隧穿电容的N+接触区所连的TL0电势以及第二P阱为正高压Vpp。由此，在隧穿电容的栅氧化物层两侧，形成与编程反向的强电压差，导致隧穿，电子从隧穿电容的上极板抽离，隧穿至第二P阱。
存储单元101、102、和103均不能在电容的栅氧化物层两侧形成可诱导隧穿的强电压差，不能进行擦除。
在读出操作中，对于存储单元100，驱动其字线WL至VDD、位线BL至Vrd，选择管导通。在存储单元100编程的情形下，浮栅内有电子，呈负电势，NMOS浮栅晶体管不能导通。因此，位线BL的电势不变，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间没有电流产生。灵敏放大器接收到0电流，并与参考存储单元的电流值比较，经灵敏放大，输出一个状态“1”的数据信号。
在存储单元100擦除的情形下，浮栅内的电子被抽离，浮栅呈正电势，NMOS浮栅晶体管导通。选择管也呈导通状态，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间有电流产生。灵敏放大器接收到电流，并与参考存储单元的电流值比较，经灵敏放大，输出一个状态“0”的数据信号。
存储单元101和103的位线BL悬浮，没有读出信号。存储单元102的选择管不导通，也没有读出信号。
图8示出了一个存储单元组，包含两个图1所示存储单元。两个单元中的两个浮栅晶体管共用一个源极；一个存储单元中的控制电容和隧穿电容，分别与另一个存储单元中的隧穿电容和控制电容，共用一个N型耦合区。两个单元的深N阱合并成一体；一个存储单元中的第一P阱和第二P阱，分别与另一个存储单元中的第二P阱和第一P阱合并成一体；两个单元中的第三P阱/或第一N阱合并成一体、以及夹在相邻两个P阱之间的另外的N阱也合并呈一体。
图8所示组中，上方的存储单元可以称为第一存储单元，另一个存储单元（下方的）称为第二存储单元。
组中两个单元的结构和组成完全相同。包括控制电容内栅氧化物层的面积和厚度、以及隧穿电容内栅氧化物层的面积和厚度，两个单元均相同。
两个单元均通过隧穿电容内的栅氧化物层处的隧穿，进行编程和擦除。这样，组中的一个单元进行编程时，另一个单元可以同时进行擦除。由此在读出操作中，组内一个存储单元可以作为另一个单元的参考单元进行比较读出，提高读出的可靠性。
存储单元组中的每个单元的位线BL、字线WL、公共线COM、控制线CL、隧穿线TL的连接方式，与本文上述单个存储单元的相同。
图9示出了4个图8所示的存储单元组，排列成2行和2列。图9中的每个存储单元组中，左半边电路图是第一存储单元，右半边电路图是第二存储单元。
如图9所示，每组中第一存储单元的控制电容的两个N型耦合区及其第一P阱的P+接触区、和第二存储单元的隧穿电容的两个N型耦合区及其第二P阱的P+接触区，都连接至一条控制线CL；而且第一存储单元的隧穿电容的两个N型耦合区及其第二P阱的P+接触区、和第二存储单元的控制电容的两个N型耦合区及其第一P阱的P+接触区，都连接至一条隧穿线TL。每组中两个选择晶体管的漏极，分别连接至两条位线BL; 两个选择晶体管的栅极，连接至一条字线WL；两个浮栅晶体管的共用源极，连接至一条公共线COM。
差分端灵敏放大器连接每个存储单元组的两条位线。放大器中的差分电路可以设定每组中的一个存储单元（例如第一存储单元）的操作作为该组的相应类型的操作，另一个存储单元的操作作为参考存储单元的操作。在编程、擦除、和读出的操作过程中，放大器接受到来自两个存储单元的信号，经比较并放大，然后输出反映该组操作的信号。
当一个组中的第一存储单元编程时，电子通过隧穿跃入浮栅，NMOS浮栅晶体管不能导通，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间没有电流产生。同时，作为参考存储单元的第二存储单元发生擦除，浮栅内的电子被抽离，NMOS浮栅晶体管导通，选择管也导通，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间有电流产生，作为参考存储单元的电流，输入差分放大器。放大器接收并比较第一存储单元的0电流和第二存储单元的电流值，经放大，输出一个状态“1”的数据信号。
当一个组中的第一存储单元擦除时，浮栅内的电子通过隧穿被抽离，NMOS浮栅晶体管导通，选择管也导通，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间有电流产生。同时，作为参考存储单元的第二存储单元发生编程，浮栅晶体管不导通，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间没有电流产生，参考存储单元的电流值为0。差分放大器接收并比较两者电流，经灵敏放大，输出一个状态“0”的数据信号。
图9示出了一个阵列，包含4个如图8所示的存储单元组，排列成2行和2列。该存储阵列包括存储单元组200、201、202、和203。通过增加和/或减少行和/或列的数量，可以形成不同尺寸的阵列。
在一个实施方式中，存储单元组200和201的CL、WL、和COM分别连接至CL0、WL0和COM0，形成一个存储行，存储单元组202和203的CL、WL、和COM分别连接至CL1、WL1、和COM1，形成另一个存储行。单元组200和202各自的两条位线BL和隧穿线TL分别连接至BL0、BL1、和TL0，形成一个存储列。相似地，单元组201和203各自的两条位线BL和隧穿线TL分别连接至BL2、BL3、和TL1，形成另一个存储列。差分放大器连接每个存储单元组的两条位线。
每个单元组中左半边是第一存储单元，右半边是第二存储单元。差分放大器设定每组中的第一存储单元的编程和擦除，作为该存储单元组的编程和擦除操作，第二存储单元的操作作为参考存储单元的操作。
指定的存储单元组可以被单独编程或擦除。
例如，存储单元组200可以进行编程、擦除和读出，即：存储单元组200中的第一存储单元进行编程、擦除和读出。
在这些操作中，4个存储单元组200、201、202、203中的第一存储单元的偏置电压设置，分别与图7所示的存储单元100、101、102、103的相同。这些组中的第一存储单元的编程、擦除、和读出操作，也分别与存储单元100、101、102、103的相同，如上所述。即：只有存储单元组200中的第一存储单元可以进行编程和擦除。其他组中的第一存储单元不能编程和擦除。
存储单元组200中的第二存储单元随同第一存储单元，发生相反的操作。即：第一存储单元编程时，第二存储单元擦除；第一存储单元擦除时，第二存储单元编程。
在读出操作中，差分灵敏放大器连接单元组200中的两个单元的两条位线，接受并比较两个单元输入的电流值，经灵敏放大，输出数据信号。
在组200的第一存储单元编程的情形下，电子跃入浮栅，NMOS浮栅晶体管不能导通，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间没有电流产生。同时，第二存储单元发生擦除，浮栅内的电子被抽离，NMOS浮栅晶体管和选择管均导通，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间有电流产生，作为参考存储单元的电流，输入差分灵敏放大器。放大器接收并比较第一存储单元的0电流和第二存储单元的电流值，经灵敏放大，输出一个状态“1”的数据信号。
在组200的第一存储单元擦除的情形下，浮栅内的电子通过隧穿被抽离，NMOS浮栅晶体管和选择管均导通，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间有电流产生。同时，作为参考存储单元的第二存储单元发生编程，浮栅晶体管不导通，选择管漏极（连BL）与浮栅晶体管的源极（连COM）之间没有电流产生，参考存储单元的电流值为0。差分放大器接收并比较两者电流值，经灵敏放大，输出一个状态“0”的数据信号。
其他存储单元组201、202、和203没有读出信号。
读出操作中，单个存储单元及其阵列的参考存储单元的电流值，一般取值只能达到存储单元编程电流值的50%。在存储单元组及其阵列中，第二存储单元用作参考存储单元，其输出的电流值是存储单元编程电流值的100%。因此，存储单元组及其阵列的读出可靠性得以大大提高。

Claims (18)

1.一个多次可编程非易失性存储单元，包含：
一个深N阱，
第一P阱、第二P阱、和第三P阱/或第一N阱，这些阱相互平行地位于所述深N阱中，
控制电容和隧穿电容分别位于第一和第二P阱中，各自包含一个或两个位于所在P阱中的N型耦合区；
一个浮栅晶体管位于第三P阱/或第一N阱中，该浮栅晶体管包含多晶硅浮栅及其下方的栅氧化物；
所述浮栅晶体管的浮栅及其栅氧化物，沿垂直于上述P阱的平行方向，延伸至覆盖第一和第二P阱中的控制电容和隧穿电容，分别形成控制电容和隧穿电容的上极板和栅氧化物。
2.如权利要求1所述的非易失性存储单元，其中所述存储单元在隧穿电容的栅氧化物处，通过富勒-诺德海姆隧穿，进行编程和擦除操作。
3.如权利要求1或2所述的非易失性存储单元，其中所述控制电容内的栅氧化物层面积比隧穿电容内的栅氧化物层的面积大，两者面积之比为1.1:1.0 – 50 : 1.0。
4.如权利要求1-3中任一项所述的非易失性存储单元，其中所述的控制电容和隧穿电容各自都是一个晶体管，各自包含两个位于所在P阱中的N型耦合区，分列于各自上极板的两侧。
5.如权利要求1-3中任一项所述的非易失性存储单元，其中所述的浮栅晶体管是NMOS晶体管，位于第三P阱中。
6.如权利要求1或5所述的非易失性存储单元，所述第三P阱位于第一P阱和第二P阱之间、或第一和第二P阱的一侧，所述三个P阱中相邻的两个之间分别被另外的N阱分隔开，所述另外的N阱不是第一N阱。
7.如权利要求1-3中任一项所述的非易失性存储单元，其中所述的浮栅晶体管是PMOS晶体管，位于第一N阱中，第一N阱位于第一P阱与第二P阱之间，或第一和第二P阱的一侧；在第一N阱位于第一和第二P阱的一侧时，所述第一和第二P阱之间被另外的N阱分隔开，所述另外的N阱不是第一N阱。
8.如权利要求1-3中任一项所述的非易失性存储单元，它还包含一个选择晶体管，位于浮栅晶体管所在的阱中，并与浮栅晶体管串联，所述选择晶体管包含选择栅及其下方的栅氧化物、以及源极和漏极，浮栅晶体管也包含源极和漏极，所述选择晶体管的源极与浮栅晶体管的漏极是一个共用极。
9.一个多次可编程非易失性存储器装置，构建在一个P型衬底上，该存储器装置，包含：至少一个权利要求1-8中任一项所述的非易失性存储单元；其中所有存储单元的深N阱合并成一体，位于所述P型衬底中；所有存储单元以相同的朝向和排布方式，排列成多行和多列，列的方向与存储单元内P阱的平行方向一致；每列中存储单元的第一P阱、第二P阱、第三P阱/或第一N阱、以及夹在相邻两个P阱之间的另外的N阱，均沿列的方向分别合并成一体。
10.如权利要求9所述的非易失性存储器装置，它还包含：位线、公共线、控制线、和隧穿线；其中：
公共线连接至一行存储单元中每个浮栅晶体管的源极，
控制线连接至一行存储单元中每个控制电容的一个或两个N型耦合区域，和
隧穿线连接至一列存储单元中每个隧穿电容的一个或两个N型耦合区域；
在装置中没有选择晶体管的情形下，位线连接至一列存储单元中每个浮栅晶体管的漏极；
在装置中有选择晶体管的情形下，位线连接至一列存储单元中每个选择晶体管的漏极，该情形下还有字线，连接至一行存储单元中每个选择晶体管的栅极。
11.如权利要求10所述的非易失性存储器装置，其中所述的控制线连接至一行存储单元中每个控制电容的两个N型耦合区域、及其所在的第一P阱，所述的隧穿线连接至一列存储单元中每个隧穿电容的两个N型耦合区域、及其所在的第二P阱。
12.一个多次可编程非易失性存储单元组，它包含：两个如权利要求1-8中任一项所述的存储单元，即：第一存储单元和第二存储单元；在所述两个单元中，浮栅晶体管所在的第三P阱/或第一N阱，位于第一P阱与第二P阱之间；
其中两个单元中的两个浮栅晶体管共用一个源极；第一存储单元中的控制电容和隧穿电容，分别与第二存储单元中的隧穿电容和控制电容，共用一个N型耦合区；
其中两个单元的深N阱合并成一体；第一存储单元中的第一P阱和第二P阱，分别与第二存储单元中的第二P阱和第一P阱合并成一体；两个单元中的第三P阱/或第一N阱合并成一体、以及夹在相邻两个P阱之间的另外的N阱也合并呈一体。
13.如权利要求12所述的存储单元组，其中所述两个存储单元均在其隧穿电容的栅氧化物处，通过富勒-诺德海姆隧穿，进行编程和擦除操作。
14.如权利要求12或13所述的非易失性存储单元，其中所述第一存储单元中的控制电容内的栅氧化物层面积和隧穿电容内的栅氧化物层的面积之比，分别与第二存储单元中的相同；均为1.1:1.0 – 50 : 1.0。
15.如权利要求12或13所述的非易失性存储单元，其中所述的第一存储单元与第二存储单元的结构和组成完全相同。
16.一个多次可编程非易失性存储器装置，构建在一个P型衬底上，该存储器装置包含：至少一个权利要求12所述的存储单元组；其中所有存储单元组的深N阱合并成一体，位于所述P型衬底中；所有存储单元组以相同的朝向和排布方式，排列成多行和多列，列的方向与存储单元内P阱的平行方向一致，每列中存储单元组的所述P阱和N阱，沿列的方向，分别相应合并成一体。
17.如权利要求16所述的非易失性存储器装置，它还包含：位线、公共线、控制线、和隧穿线；其中：
公共线连接至一行中每个存储单元组中的两个浮栅晶体管的共用源极，
控制线连接至一行中每个存储单元组中的第一存储单元的控制电容的一个或两个N型耦合区域、和第二存储单元的隧穿电容的一个或两个N型耦合区域；
隧穿线连接至一列中每个存储单元组中的第一存储单元的隧穿电容的一个或两个N型耦合区域、和第二存储单元的控制电容的一个或两个N型耦合区域；
在装置中没有选择晶体管的情形下，位线连接至一列中每个存储单元组中的两个浮栅晶体管的漏极；
在装置中有选择晶体管的情形下，位线连接至一列中每个存储单元组中的两个选择晶体管的漏极，该情形下还有字线，连接至一行中每个存储单元组中的两个选择晶体管的栅极。
18.如权利要求17所述的非易失性存储器装置，其中：
所述的控制线连接至一行中每个存储单元组中的第一存储单元的控制电容的两个N型耦合区域及其所在的P阱、和第二存储单元的隧穿电容的两个N型耦合区域及其所在的P阱；
所述的隧穿线连接至一列中每个存储单元组中的第一存储单元的隧穿电容的两个N型耦合区域及其所在的P阱、和第二存储单元的控制电容的两个N型耦合区域及其所在的P阱。
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