KR101416316B1 - 국부적인 할로 이온 영역을 포함하는 전계 효과트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및시스템 - Google Patents

국부적인 할로 이온 영역을 포함하는 전계 효과트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및시스템 Download PDF

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Abstract

본 발명은, 트랜지스터의 핫전자 유기 펀치 쓰루 특성, 게이트 유기 드레인 누설특성 및 성능을 최적화 할 수 있는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터를 제공한다. 본 발명의 일실시예에 따른 전계 효과 트랜지스터는, 기판, 상기 기판 내의 일부 영역에 형성된 채널 영역 및 소오스/드레인 영역들을 포함하는 활성 영역, 상기 활성 영역과 전기적으로 접촉하는 게이트 구조물, 및 상기 기판 내에 상기 소오스/드레인 영역들의 양단부에 인접하여 국부적으로 형성된 할로 이온 영역을 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함한다.
전계 효과 트랜지스터, 할로 이온, 반도체 메모리, HEIP(hot electron induced punch through), GIDL(grain induced drain leakage)

Description

국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및 시스템{Field effect transistor having localized halo ion region, and semiconductor memory, memory card, and system including the same}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 국부적으로 형성된 할로 이온 영역을 포함하는 전계 효과 트랜지스터 및 이를 포함하는 반도체 메모리, 메모리 카드 및 시스템에 관한 것이다.
반도체 소자가 고집적화되면서 트랜지스터의 크기가 작아지고, 게이트 선폭은 점점 감소되는 반면, 소스와 드레인의 불순물 농도 증가로 인하여 인가되는 전계가 점점 커지고 있다. 또한, 채널길이가 감소하여 숏채널 효과(short channel effect)가 두드러지며, 이에 따라 펀치쓰루마진(punch through margin)이 감소되고 있다. 이러한 펀치쓰루마진이 감소된 원인은 게이트 선폭의 크기가 줄어든 것 이외에도 소오스/드레인의 단부와 소스와 드레인 사이의 채널영역과의 도즈(dose) 차이가 현격하게 증가되었기 때문이다.
Vpp가 높은 전압으로 인가되는 pMOS 경우에는 핫전자 유기 펀치 쓰루(hot electron induced punch through, HEIP) 특성, 게이트 유기 드레인 누설(gate induce drain leakage, GIDL) 특성 및 트랜지스터의 성능을 모두 만족하여야 한다. 그러나, 이러한 세가지 특성은 서로 관련되어 있어서 최적화하기에 어려움이 있다.
도 1은 종래 기술의 전계 효과 트랜지스터에서의 핫전자 유기 펀치 쓰루(hot electron induced punch through, HEIP) 및 게이트 유기 드레인 누설(gate induce drain leakage, GIDL)을 설명하기 위한 전계 효과 트랜지스터의 단면도이다.
도 1을 참조하면, 핫전자 유기 펀치 쓰루(HEIP) 특성은 게이트 구조물(3)의 하단에 핫전자들(5)이 트랩되어 pMOS의 주캐리어인 홀(6)의 이동을 방해하게 되고, 이에 따라 오프 전류(off current)를 증가시키게 된다. 이러한 핫전자 유기 펀치 쓰루 특성(HEIP)을 개선하기 위하여 게이트 길이를 증가시키면 트랜지스터의 성능이 저하된다. 또한, 핫전자 유기 펀치 쓰루 특성(HEIP)을 개선하기 위하여 할로 이온(Halo ion) 영역을 형성하면, 전기장의 증가에 의하여 도 1에 도시된 화살표와 같은 게이트 유기 드레인 누설(gate induce drain leakage, GIDL)이 증가되는 문제점이 있다.
또한, 핫전자 유기 펀치 쓰루(HEIP)에 의한 전자 트랩은 일반적으로 활성 영역의 단부 영역에서 발생하므로, 활성 영역의 게이트의 단부 영역에서의 게이트 임계 수치(critical dimension, CD)를 증가시키는 해결법이 있으나, 스케일의 축소에 의하여 마진이 감소되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 트랜지스터의 핫전자 유기 펀치 쓰루 특성, 게이트 유기 드레인 누설특성 및 성능을 최적화 할 수 있는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 트랜지스터의 핫전자 유기 펀치 쓰루 특성, 게이트 유기 드레인 누설특성 및 성능을 최적화 할 수 있는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터를 포함하는 메모리를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상술한 전계 효과 트랜지스터를 포함하는 메모리를 포함하는 카드 및 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터는, 기판; 상기 기판 내의 일부 영역에 형성된 채널 영역 및 소오스/드레인 영역들을 포함하는 활성 영역; 상기 활성 영역과 전기적으로 접촉하는 게이트 구조물; 및 상기 기판 내에 상기 소오스/드레인 영역들의 양단부에 인접하여 국부적으로 형성된 할로 이온 영역을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 소오스/드레인 영역들과 할로 이온 영역은 서로 반대되는 타입의 도전형 불순물들을 포함할 수 있다. 예를 들어, 상기 소오스/드레인 영역들은 p-형 불순물들을 포함하고, 상기 할로 이온 영역은 n- 형 불순물들을 포함할 수 있다. 상기 p-형 불순물들은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl)으로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다. 상기 n-형 불순물들은 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi)로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 할로 이온 영역은 1E13 내지 1E15 ions/cm2의 범위의 불순물 농도를 가질 수 있다. 또한, 상기 채널 영역은 상기 할로 이온 영역에 포함된 불순물들과 동일한 타입의 불순물들을 더 낮은 농도로 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 할로 이온 영역은 상기 소오스/드레인 영역들의 양단부에 인접한 외측 영역의 하측 일부에 형성될 수 있다. 또는, 상기 할로 이온 영역은 상기 소오스/드레인 영역들의 양단부에 인접한 외측 영역에 상기 외측 영역의 하측에서부터 상기 게이트 구조물과 접하는 상기 기판 표면으로 연장되어 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 소오스/드레인 영역들에 포함된 불순물들과 동일한 타입의 불순물들을 더 낮은 농도로 포함하는 LDD(lightly doped drain) 영역을 더 포함할 수 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 국부적인 할로 이온 영역을 포함하는 반도체 메모리는, 기판; 상기 기판 내의 일부 영역에 형성된 채널 영역 및 소오스/드레인 영역들을 각각 포함하는 복수의 활성 영역들; 및 상기 복수의 활성 영역들과 전기적으로 각각 접촉하는 복수의 게이트 구조물들을 각각 가지는 복수의 전계 효과 트랜지스터들을 포함하고, 상기 복수의 전계 효과 트랜지스터들은: 상기 기판 내에 상기 활성 영역에 포함되는 제1 소오스/드레인 영역들의 양단부에 인접하여 국부적으로 형성된 제1 할로 이온 영역을 포함하는 하나 또는 그 이상의 제1 전계 효과 트랜지스터들; 및 상기 기판 내에 상기 활성 영역에 포함되는 제2 소오스/드레인 영역들과 인접하고 상기 제2 소오스/드레인 영역들의 연장방향을 따라 연속되도록 형성된 제2 할로 이온 영역을 포함하는 하나 또는 그 이상의 제2 전계 효과 트랜지스터들을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 소오스/드레인 영역들과 제1 할로 이온 영역은 서로 반대되는 타입의 도전형 불순물들을 각각 포함하고, 상기 제2 소오스/드레인 영역들과 제2 할로 이온 영역은 서로 반대되는 타입의 도전형 불순물들을 각각 포함할 수 있다. 상기 제1 소오스/드레인 영역들은 p-형 불순물들을 포함하고, 상기 제1 할로 이온 영역은 n-형 불순물을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 할로 이온 영역 및 상기 제2 할로 이온 영역 중 하나 또는 이들 모두는 1E13 내지 1E15 ions/cm2의 범위의 불순물 농도를 가질 수 있다. 상기 채널 영역은 상기 제1 할로 이온 영역 및 상기 제2 할로 이온 영역 중 하나 또는 이들 모두에 포함된 불순물들과 동일한 타입의 불순물들을 더 낮은 농도로 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 복수의 게이트 구조물들의 일부는 게이트 절연막 및 게이트 전극을 포함하는 DRAM(Dynamic Random Access Memory) 셀 또는 SRAM(static random access memory) 셀의 게이트 구조물일 수 있다. 또는, 상기 복수의 게이트 구조물들의 일부는 터널링 절연막, 전하 저장막, 블록킹 절연막 및 게이트 전극을 포함하는 비휘발성 메모리 셀의 게이트 구조물일 수 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 카드는, 제 1 항 내지 제 10 항의 어느 한 항에 따른 전계 효과 트랜지스터를 포함하는 메모리 또는 제 11 항 내지 제 18항의 어느 한 항에 따른 메모리; 및 상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 시스템은, 제 1 항 내지 제 10 항의 어느 한 항에 따른 전계 효과 트랜지스터를 포함하는 메모리 또는 제 11 항 내지 제 18항의 어느 한 항에 따른 메모리; 상기 메모리와 버스를 통해서 통신하는 프로세서; 및 상기 버스와 통신하는 입출력 장치를 포함한다.
본 발명의 국부적인 할로 이온 영역을 포함하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및 시스템은, 할로 이온 영역을 활성 영역의 단부에만 국부적으로 형성하여 트랜지스터의 핫전자 유기 펀치 쓰루 특성, 게이트 유기 드레인 누설특성 및 성능을 최적화할 수 있다.
본 발명은, 트랜지스터의 특성 상 게이트 길이가 감소됨에 따라 증가하는 핫 전자 유기 펀치 쓰루(HEIP) 특성의 개선을 위한 할로 이온 영역을 형성할 수 없는 트랜지스터, 예를 들어 pMOS 의 경우에 할로 이온 영역을 활성 영역에 대하여 전체적으로 형성하지 않고, 활성 영역의 단부에 국부적으로 형성함으로서, 게이트 유기 드레인 누설(GIDL)이 증가되지 않고 핫전자 유기 펀치 쓰루(HEIP) 특성을 개선되고, 또한 게이트 길이를 증가시키지 않고 트랜지스터의 성능을 유지 또는 향상시킬 수 있다.
보다 구체적으로는, 할로 이온 영역이 형성되는 활성 영역의 단부에서는 유효 게이트 길이(effective gate length)가 증가되는 효과가 있으므로 핫전자 유기 펀치 쓰루(HEIP) 특성이 개선된다. 반면, 할로 이온 영역이 형성되지 않는 활성 영역의 중간부에서는 전지장의 완화에 의한 게이트 유기 드레인 누설(GIDL) 특성이 개선되고 문턱 전압이 낮아지게 되므로 온-전류(on current)가 개선된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 2는 본 발명의 일실시예에 따른 국부적 할로 이온 영역(40)을 가지는 전계 효과 트랜지스터(100)를 도시한 사시도이다.
도 2를 참조하면, 전계 효과 트랜지스터(100)는 기판(10), 기판(10) 내의 일부 영역에 형성된 활성 영역, 상기 활성 영역과 전기적으로 접촉하는 게이트 구조물(30)을 포함한다.
기판(10)은 전계 효과 트랜지스터(100)를 형성할 수 있는 모든 종류의 기판, 예를 들어 실리콘 기판, 실리콘-게르마늄 기판, 또는 유리 기판 등일 수 있다. 상기 활성 영역은 일반적으로 소자분리막(미도시)에 의하여 정의되며, 채널 영역(26)과 소오스/드레인 영역들(20)을 포함한다.
게이트 구조물(30)은 기판(10) 상에 또는 기판(10) 내부를 포함하여 형성될 수 있다. 도 2 에 도시된 게이트 구조물(30)은 기판(10) 상에 형성된 경우를 예시적으로 도시한다. 또한, 도 2의 게이트 구조물(30)은 일반적인 DRAM(Dynamic random access memory)의 트랜지스터 셀 구조를 도시하며, 이는 게이트 절연막(32), 게이트 전극(34), 캡핑막(36), 및 스페이서(38)를 포함한다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 즉, 터널링 절연막, 전하저장층, 블록킹 절연막, 게이트 전극의 구조를 가지는 비휘발성 메모리의 게이트 구조일 수도 있음은 본 기술분야의 당업자에게 자명할 것이다.
본 발명의 기술적 특징들 중의 하나로서, 전계 효과 트랜지스터(100)는 기판(10) 내에 소오스/드레인 영역들(20)의 양단부(22)에 인접하여 국부적으로 형성된 할로 이온 영역들(40)을 포함한다. 즉, 게이트 구조물(30)의 길이방향으로 연장된 방향으로 소오스/드레인 영역들(20)의 양단부(22)에 대응하는 A영역에는 소오스/드레인 영역들(20)의 양단부(22)과 인접하여 기판(10) 내에 할로 이온 영역(40)이 형성되는 반면, 소오스/드레인 영역들(20)의 중간부(24)에 대응하는 B영역에는 할로 이온 영역(40)이 형성되지 않는다. 이러한 할로 이온 영역(40)에 대해서는 하기에 그 형성방법과 관련하여 상세하게 설명하기로 한다.
소오스/드레인 영역들(20)과 할로 이온 영역들(40) 각각은 서로 반대되는 타입의 도전형 불순물들을 포함할 수 있다. 예를 들어, 소오스/드레인 영역들(20)은 p-형 불순물들을 포함하는 pMOS 트랜지스터이고, 할로 이온 영역(40)은 n-형 불순물들을 포함할 수 있다. 반면, 소오스/드레인 영역들(20)은 n-형 불순물들을 포함하는 nMOS 트랜지스터이고, 할로 이온 영역(40)은 p-형 불순물들을 포함할 수도 있다. 그러나, 홀이 주된 캐리어로 작용하는 pMOS 트랜지스터의 경우에는 국부적으로 형성된 할로 이온 영역(40)의 영향이 더 크다. 상기 p-형 불순물들은 정공을 주캐리어로 생성할 수 있는 모든 종류의 불순물을 포함할 수 있다. 예를 들어, 상기 p-형 불순물들은 주기율표의 III족 원소들인 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl)으로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다. 또한, 상기 n-형 불순물들은 전자를 주캐리어로 생성할 수 있는 모든 종류의 불순물을 포함할 수 있다. 예를 들어, 상기 n-형 불순물들은 주기율표의 V족 원소들인 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi)로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다. 또한, 할로 이온 영역(40)은 1E13 내지 1E15 ions/cm2의 범위의 불순물 농도를 가질 수 있다.
채널 영역(26)은 할로 이온 영역(40)에 포함된 불순물들과 동일한 타입의 불순물들을 포함할 수 있다. 즉, 할로 이온 영역(40)이 p-형 불순물을 포함하는 경우에는 채널 영역(26)p-형 불순물을 포함하고, 할로 이온 영역(40)이 p-형 불순물을 포함하는 경우에는 채널 영역(26)은 p-형 불순물을 포함한다. 또한, 채널 영역(26)의 불순물 농도는 할로 이온 영역(40)에 포함된 불순물 농도에 비하여 낮을 수 있다. 도 2에서는 소오스/드레인 영역들(20)이 p-형 불순물을 포함하고, 할로 이온 영역(40) 및 채널 영역(26)이 n-형 불순물을 포함하는 pMOS 트랜지스터가 예시적으로 도시되어 있다. 또한, 할로 이온 영역(40)에 포함된 불순물의 농도(n+)는 채널 영역(26)에 포함된 불순물의 농도(n-)에 비하여 높다. 상기 n+와 n-는 상대적인 농도 차이를 나타내며, n+가 n-에 비하여 높은 농도를 지칭하는 것은 본 기술분야의 당업자에게 자명하다.
상술한 바와 같이, 할로 이온 영역(40)은 게이트 구조물(30)의 길이방향으로 연장된 방향으로 소오스/드레인 영역들(20)의 양단부(22)에 대응하는 A영역에만 형성되고, 소오스/드레인 영역들(20)의 중간부(24)에 대응하는 B영역에는 할로 이온 영역(40)이 형성되지 않는다. 게이트 구조물(30)로부터 기판(10)으로의 수직방향으로는, 할로 이온 영역(40)은 소오스/드레인 영역들(20)의 양단부(22)에 인접한 외측 영역의 하측 일부에 형성될 수 있다. 또는, 할로 이온 영역(40)은 소오스/드레인 영역들(20)의 양단부(22)에 인접한 외측 영역에 상기 외측 영역의 하측에서부터 게이트 구조물(30)과 접하는 상기 기판(10)의 표면으로 연장되어 형성될 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 또한, 도 1에 도시된 바와는 달리, 할로 이온 영역(40)이 양측의 소오스/드레인 영역들(20) 중 하나에만 인접하여 형성될 수 있다.
또한, 도 1에 도시되지는 않았지만, 소오스/드레인 영역들(20)에 포함된 불순물들과 동일한 타입의 불순물들을 더 낮은 농도로 포함하는 LDD(lightly doped drain) 영역(미도시)을 더 포함할 수 있다. 상기 LDD 영역(미도시)은 기판(10) 내에 소오스/드레인 영역들(20) 및 기판(10)의 표면과 인접하여 형성될 수 있다. 할로 이온 영역(40)은 이러한 LDD 영역(미도시)의 하측에 소오스/드레인 영역들(20)과 인접하여 형성될 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
도 3은 도 2의 국부적 할로 이온 영역을 형성하기 위하여 게이트 구조물 상에 소오스/드레인 영역들의 일부를 노출하도록 형성된 마스크 패턴을 예시적으로 설명하는 평면도이다.
도 3을 참조하면, 소오스/드레인 영역들(20) 및 게이트 구조물(30)이 형성된 기판(10) 상에 마스크(50)를 형성한다. 마스크(50)는 포토레지스트 물질로 형성된 마스크이거나, 통상적인 하드 마스크일 수 있으며, 할로 이온 영역(40)을 형성하기 위한 이온 주입에 대하여 내구성이 있는 물질로 형성된다.
이하에서는, 게이트 구조물(30)은, 예를 들어 게이트 절연막(32), 게이트 전극(34), 캡핑막(36), 및 스페이서(38)과 같은 게이트를 구성하는 요소들이 모두 형성된 구조이거나, 또는 이들 중 일부 요소만이 형성되어 있고 할로 이온 영역(40)을 형성한 후에 나머지 요소들을 형성하여 완성되는 구조를 모두 포함한다. 또한, 게이트 구조물(30)은 예를 들어 비휘발성 메모리의 게이트 구조물도 또한 포함되며, 다른 반도체 소자의 게이트 구조물도 모두 포함하는 포괄적인 명칭이다.
이어서, 마스크(50)를 패터닝하여 소오스/드레인 영역들(20)의 양단부(22)가 노출되도록 마스크 패턴(60)을 형성한다. 이어서, 이온 주입을 수행하여, 기판(10) 내의 소오스/드레인 영역들(20)의 양단부(22)에 인접한 영역에 할로 이온 영역(40)을 형성한다.
도 4은 도 3을 선 A-A에 의하여 절단된 영역을 도시한 단면도이며, 이는 소오스/드레인 영역들(20)의 양단부(22)에 대응한다. 도 5는 도 3을 선 B-B에 의하여 절단된 영역을 도시한 단면도이며, 이는 소오스/드레인 영역들(20)의 중간부(24)에 대응한다. 또한, 도 4 및 도 5에서 화살표는 할로 이온 영역(40)을 형성하기 위하여 기판(10)으로 주입되는 이온을 나타낸다.
도 4 및 도 5를 참조하면, 소오스/드레인 영역들(20)의 양단부(22)에 해당하는 영역은 마스크 노출부(60)에 의하여 노출되므로, 마스크(50)에 의하여 주입되는 이온이 차단되지 않는다. 따라서, 소오스/드레인 영역들(20)의 양단부(22)에 인접한 기판 내의 영역에 이온들이 주입되어 할로 이온 영역(40)을 형성하게 된다. 반면, 소오스/드레인 영역들(20)의 중간부(24)에 해당하는 영역은 마스크(50)에 의하여 주입되는 이온이 차단되므로 할로 이온 영역(40)을 형성하지 않는다.
도 4 및 도 5에서는, 캡핑층(26)을 가지는 게이트 구조물(30)을 형성한 후 및 소오스/드레인 영역들(20)을 형성한 후에, 할로 이온 영역(40)을 형성하기 위한 이온 주입을 수행하는 것으로 도시되어 있으나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 즉, 게이트 절연막(32) 만을 형성한 후에 이온 주입을 수행하거나, 또는 소오스/드레인 영역들(20)을 형성하기 전에 이온 주입을 수행할 수 있다. 또는 스페이서(38, 도 2 참조)를 형성한 후에 이온 주입을 수행할 수 있다.
또한, 할로 이온 영역(40)을 형성하기 위한 이온 주입은 통상적인 이온 주입기(미도시) 및 이온 주입 방법에 의하여 수행될 수 있다. 이온 주입 각도는 할로 이온 영역(40)을 형성할 수 있는 모든 각도를 포함한다. 상기 이온 주입 각도는 게이트 구조물(30)의 높이, 게이트 구조물(30) 사이의 간격, 또는 할로 이온 영역(40)의 기판(10)내의 위치 및 크기 등에 따라 변화할 수 있다. 예를 들어, 상기 이온 주입 각도는 기판(10)의 수직축에 대하여 5도 내지 85도의 범위의 각도일 수 있고, 또는 예를 들어 기판(10)의 수직축에 대하여 5도 내지 45도의 범위의 각도일 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 또한, 이온 주입을 위한 에너지와 할로 이온 영역(40)의 불순물 농도는 도즈는 할로 이온 영역(40)을 형성할 수 있는 모든 범위를 포함한다. 예를 들어, 이온 주입은 10 KeV 내지 50 KeV의 범위의 에너지를 이용할 수 있고, 할로 이온 영역(40)의 불순물 농도는 1E13 내지 1E15 ions/cm2의 범위일 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
도 6은 본 발명의 일실시예에 따른 국부적 할로 이온 영역을 가지는 전계 효과 트랜지스터(100)를 포함하는 메모리를 형성하는 방법을 예시적으로 설명하는 평면도이다. 발명의 간략하고 명확한 설명을 위하여 상술한 설명과 중복되는 부분은 생략하기로 한다.
일반적으로 하나의 메모리에는 셀 영역과 주변 영역에 많은 수의 트랜지스터들을 포함하고, 또한 이러한 트랜지스터들은 원하는 특성에 따라 nMOS와 pMOS가 혼합되어 있다. 따라서, 하나의 메모리에는 상술한 바와 같은 국부적 할로 이온 영역을 포함하는 트랜지스터, 전체적 할로이온 영역을 포함하는 트랜지스터, 및 할로 이온 영역을 가지지 않는 트랜지스터를 포함할 수 있다.
도 6을 참조하면, 본 발명의 일실시예에 따른 메모리는, 기판(10), 기판(10) 내의 일부 영역에 형성된 채널 영역(36, 도 2참조) 및 소오스/드레인 영역들(20)을 각각 포함하는 복수의 활성 영역들, 및 상기 복수의 활성 영역들과 전기적으로 각각 접촉하는 복수의 게이트 구조물들(20, 20a, 20b)을 각각 가지는 복수의 전계 효 과 트랜지스터들(100, 100a, 100b)를 포함한다.
복수의 전계 효과 트랜지스터들(100, 100a, 100b)은 할로 이온 영역(40, 도 2 참조)의 형성 여부 및 그 형상에 따라 크게 세가지로 구분된다. 먼저, 상술한 바와 같이, 하나 또는 그 이상의 제1 전계 효과 트랜지스터들(100)은 기판(10) 내에 제1 소오스/드레인 영역들(20)의 양단부에 인접하여 국부적으로 형성된 제1 할로 이온 영역(40, 도 2 참조)을 포함한다. 하나 또는 그 이상의 제2 전계 효과 트랜지스터들(100a)은 기판(10) 내에 제2 소오스/드레인 영역들(20a)과 인접하고 제2 소오스/드레인 영역들(20a)의 연장방향을 따라 연속되도록 형성된 제2 할로 이온 영역(미도시)을 포함한다. 하나 또는 그 이상의 제3 전계 효과 트랜지스터들(100b)은 상기 할로 이온 영역을 포함하지 않는다.
도 6에 도시된 바와 같이, 마스크(50)는 패터닝되어 제1 마스크 노출부(60) 및 제2 마스크 노출부(60a)를 형성한다. 상술한 바와 같이, 제1 및 제2 전계 효과 트랜지스터들(100, 100a)은 제1 및 제2 마스크 노출부(60, 60a)에 의하여 노출되며, 상술한 바와 같이 이온들이 주입되고, 이에 따라 제1 및 제2 할로 이온 영역들이 각각 형성된다.
제3 전계 효과 트랜지스터들(100b)은 마스크(50)에 의하여 덮여 있으므로, 이온이 주입되지 않고, 이에 따라 이러한 할로 이온 영역이 형성되지 않는다. 제1 전계 효과 트랜지스터들(100)은 제1 소오스/드레인 영역들(20)의 양단부(22)만이 노출되므로, 제1 할로 이온 영역은 양단부(22)에만 형성되는 반면, 제2 전계 효과 트랜지스터들(100a)은 제2 소오스/드레인 영역들(20a)이 전체적으로 노출되므로, 제2 소오스/드레인 영역들(20a)의 연장방향을 따라 연속되도록 제2 할로 이온 영역이 형성된다. 상기 제1 및 제2 할로 이온 영역을 형성하는 장치, 조건 및 방법에 대해서는 도 2 내지 도 5를 참조하여 상술한 바와 같으므로 생략하기로 한다.
도 6에서는 제1 내지 제3 전계 효과 트랜지스터들(100, 100a, 100b)이 각각 제I 내지 제 III 영역에 형성되는 것으로 도시되었으나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 즉 제1 내지 제3 전계 효과 트랜지스터들(100, 100a, 100b)이 영역의 구분 없이 혼재되어 형성될 수 있다. 또한, 제1 내지 제3 전계 효과 트랜지스터들(100, 100a, 100b)의 갯수, 배향, 또는 배열도 다를 수 있다.
제1 전계 효과 트랜지스터들(100)에서, 제1 소오스/드레인 영역들(20)과 제1 할로 이온 영역은 서로 반대되는 타입의 도전형 불순물들을 각각 포함할 수 있다. 또한, 제2 전계 효과 트랜지스터들(100a)에서, 제2 소오스/드레인 영역들(20a)과 제2 할로 이온 영역은 서로 반대되는 타입의 도전형 불순물들을 각각 포함할 수 있다. 예를 들어, 제1 및 제2 소오스/드레인 영역들(20, 20a)은 각각 p-형 불순물들을 포함하는 pMOS 트랜지스터이고, 제1 및 제2 할로 이온 영역들은 각각 n-형 불순물들을 포함할 수 있다. 반면, 제1 및 제2 소오스/드레인 영역들(20, 20a)은 각각 n-형 불순물들을 포함하는 nMOS 트랜지스터이고, 제1 및 제2 할로 이온 영역들은 각각 p-형 불순물들을 포함할 수도 있다. 예를 들어, 상기 p-형 불순물들은 주기율표의 III족 원소들인 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl)으로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다. 예를 들어, 상기 n-형 불순물들은 주기율표의 V족 원소들인 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi)로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다. 또한, 상기 제1 할로 이온 영역 및 상기 제2 할로 이온 영역 중 하나 또는 이들 모두는 1E13 내지 1E15 ions/cm2의 범위의 불순물 농도를 가질 수 있다.
상기 채널 영역은 상기 제1 할로 이온 영역 및 상기 제2 할로 이온 영역 중 하나 또는 이들 모두에 포함된 불순물들과 동일한 타입의 불순물들을 포함할 수 있다. 또한, 상기 채널 영역의 불순물 농도는 상기 제1 할로 이온 영역 및 상기 제2 할로 이온 영역에 포함된 불순물 농도에 비하여 더 낮을 수 있다.
또한, 도시되지는 않았지만, 제1 내지 제3 전계 효과 트랜지스터들(100, 100a, 100b) 중 하나 또는 이들 모두는 제1 내지 제3 소오스/드레인 영역들(20, 20a, 20b)에 포함된 불순물들과 동일한 타입의 불순물들을 더 낮은 농도로 포함하는 LDD(lightly doped drain) 영역(미도시)을 더 포함할 수 있다. 상기 LDD 영역(미도시)은 기판(10) 내에 제1 내지 제3 소오스/드레인 영역들(20, 20a, 20b) 및 기판(10)의 표면과 인접하여 형성될 수 있다. 상기 할로 이온 영역들은 이러한 LDD 영역(미도시)의 하측에 제1 및 제2 소오스/드레인 영역들(20, 20a)과 인접하여 형성될 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
복수의 게이트 구조물들(20, 20a, 20b)의 일부는 게이트 절연막 및 게이트 전극을 포함하는 DRAM(Dynamic Random Access Memory) 셀 또는 SRAM(static random access memory) 셀의 게이트 구조물일 수 있다. 또는, 복수의 게이트 구조물들(20, 20a, 20b)의 일부는 터널링 절연막, 전하 저장막, 블록킹 절연막 및 게이트 전극을 포함하는 비휘발성 메모리 셀의 게이트 구조물일 수 있다.
도시되지는 않았지만, 상기 할로 이온 영역들을 형성한 후에, 마스크(50)를 제거하고, 게이트 구조물을 완성하는 등의 이후의 공정을 수행하여 메모리의 제조를 완료한다.
도 7은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 7을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 일부 실시예들에 따른 국부적 할로 이온 영역을 가지는 전계 효과 트랜지스터들을 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지 털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 8는 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 8을 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(620)는 본 발명의 일부 실시예들에 따른 국부적 할로 이온 영역을 가지는 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래 기술의 전계 효과 트랜지스터에서의 핫전자 유기 펀치 쓰루 (HEIP) 및 게이트 유기 드레인 누설(GIDL)을 설명하기 위한 전계 효과 트랜지스터의 단면도이다.
도 2는 본 발명의 일실시예에 따른 국부적 할로 이온 영역을 가지는 전계 효과 트랜지스터를 도시한 사시도이다.
도 3은 도 2의 국부적 할로 이온 영역을 형성하기 위하여 게이트 구조물 상에 소오스/드레인 영역들의 일부를 노출하도록 형성된 마스크 패턴을 예시적으로 설명하는 평면도이다.
도 4은 도 3을 선 A-A에 의하여 절단된 영역을 도시한 단면도이다.
도 5는 도 3을 선 B-B에 의하여 절단된 영역을 도시한 단면도이다.
도 6은 본 발명의 일실시예에 따른 국부적 할로 이온 영역을 가지는 전계 효과 트랜지스터를 포함하는 메모리를 형성하는 방법을 예시적으로 설명하는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 8는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 기판, 20, 22, 24: 소오스/드레인 영역, 30: 게이트 구조물,
40: 할로 이온 영역, 50: 마스크, 60: 마스크 노출부,
100: 전계 효과 트랜지스터

Claims (20)

  1. 기판;
    상기 기판 내의 일부 영역에 형성된 채널 영역 및 소오스/드레인 영역들을 포함하는 활성 영역;
    상기 활성 영역과 전기적으로 접촉하는 게이트 구조물; 및
    상기 기판 내에 국부적으로 형성된 할로 이온 영역을 포함하고,
    상기 할로 이온 영역은 상기 소오스/드레인 영역들의 양 단부에 대응하는 영역에 형성되고, 상기 소오스/드레인 영역들의 양 단부 사이에 대응하는 영역에는 형성되지 않는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서, 상기 소오스/드레인 영역들과 할로 이온 영역은 서로 반대되는 타입의 도전형 불순물들을 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  3. 제 2 항에 있어서, 상기 소오스/드레인 영역들은 p-형 불순물들을 포함하고, 상기 할로 이온 영역은 n-형 불순물들을 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  4. 제 3 항에 있어서, 상기 p-형 불순물들은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl)으로 이루어진 군에서 선택된 하나 또는 그 이상을 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  5. 제 3 항에 있어서, 상기 n-형 불순물들은 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi)로 이루어진 군에서 선택된 하나 또는 그 이상을 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  6. 제 1 항에 있어서, 상기 할로 이온 영역은 1E13 내지 1E15 ions/cm2의 범위의 불순물 농도를 가지는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  7. 제 1 항에 있어서, 상기 채널 영역은 상기 할로 이온 영역에 포함된 불순물들과 동일한 타입의 불순물들을 더 낮은 농도로 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  8. 제 1 항에 있어서, 상기 할로 이온 영역은 상기 소오스/드레인 영역들의 양단부에 인접한 외측 영역의 하측 일부에 형성되는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  9. 제 1 항에 있어서, 상기 할로 이온 영역은 상기 소오스/드레인 영역들의 양 단부에 인접한 외측 영역에 상기 외측 영역의 하측에서부터 상기 게이트 구조물과 접하는 상기 기판 표면으로 연장되어 형성된 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
  10. 제 1 항에 있어서, 상기 소오스/드레인 영역들에 포함된 불순물들과 동일한 타입의 불순물들을 더 낮은 농도로 포함하는 LDD(lightly doped drain) 영역을 더 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터.
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