TW201724374A - 積體電路 - Google Patents

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Abstract

本發明是有關於一種積體電路（IC）及其形成方法，所述積體電路包括高介電值（high-k）金屬閘極（HKMG）非揮發性記憶體（NVM）裝置並提供小尺寸及高效能。在一些實施例中，積體電路包括具有在基底之上橫向地間隔開的選擇電晶體與控制電晶體的記憶體區。選擇閘極及控制閘極安置於高介電值閘介電層及記憶體閘氧化物之上。邏輯區鄰近所述記憶體區安置且具有邏輯裝置，所述邏輯裝置包括安置於高介電值閘介電層及邏輯閘氧化物之上的金屬閘極。選擇閘極及控制閘極可為多晶矽電極。

Description

積體電路
本發明是有關於一種積體電路及其形成方法。
嵌式記憶體是一種用於半導體產業中以提高積體電路（integrated circuit，IC）的效能的技術。嵌式記憶體是一種與邏輯核心整合於同一晶片上且支援邏輯核心以實現預期功能的非獨立型記憶體。高效能嵌式記憶體能夠實現高速度及寬匯流排寬度能力，此會限制或消除晶片間通訊。
根據本發明的一些實施例，一種積體電路包括：記憶體區以及邏輯區。記憶體區包括在基底之上橫向地間隔開的選擇電晶體與控制電晶體。所述選擇電晶體及所述控制電晶體分別包括安置於高介電值（high-k）閘介電層及記憶體閘氧化物之上的選擇閘極及控制閘極。邏輯區鄰近所述記憶體區安置且包括邏輯裝置，所述邏輯裝置包括安置於所述高介電值閘介電層及邏輯閘氧化物之上的金屬閘極。所述選擇閘極及所述控制閘極包括多晶矽。
以下揭露內容提供許多不同的實施例或實例，用於實現所提供標的之不同特徵。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在…下」、「在…下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地做出解釋。
在新興技術節點中，半導體產業已開始將邏輯裝置及記憶體裝置整合於單一半導體晶片上。此種整合解決兩個單獨晶片（一者用於記憶體且另一者用於邏輯）因連接所述兩個晶片的導線或引線所導致不期望的延遲因而提高了效能。此外，將記憶體裝置及邏輯裝置整合於同一半導體晶片上，因共享用於製作兩種類型的裝置的具體製程步驟而降低了處理成本。常見類型的嵌式記憶體之一是嵌式快閃記憶體，所述嵌式快閃記憶體可包括二電晶體（two transistors，2T）記憶胞陣列。2T記憶胞包括在半導體基底之上橫向地間隔開的控制電晶體與選擇電晶體。控制電晶體的控制閘極藉由電荷陷獲介電層而與所述基底隔開。
高介電值金屬閘極（HKMG）技術亦已成為下一代互補金氧半導體（Complementary Metal Oxide Semiconductor，CMOS）裝置的領先者之一。HKMG技術將高介電值介電質併入以增加電晶體電容並減少閘極漏電流（gate leakage）。使用金屬閘極有助於費米能階釘紮（Fermi-level pinning）並容許將閘極調整至低臨限電壓（low threshold voltage）。藉由將金屬閘極與高介電值介電質進行組合，HKMG技術使得進一步按比例縮放（scaling）成為可能並容許積體晶片以降低的功率操作。
本發明是有關於一種積體電路（IC）及其形成方法，所述積體電路包括小尺寸及高效能高介電值金屬閘極（HKMG）非揮發性記憶體（NVM）裝置。在一些實施例中，積體電路包括安置於基底之上的記憶體區及鄰近邏輯區。所述邏輯區包括邏輯裝置，所述邏輯裝置包括安置於高介電值閘介電層及邏輯閘氧化物之上的金屬閘極，且所述記憶體區包括非揮發性記憶體（NVM）裝置，所述非揮發性記憶體裝置包括藉由所述高介電值閘介電層及記憶體閘氧化物而與所述基底隔開且彼此橫向地間隔開的選擇電晶體與控制電晶體。所述選擇電晶體包括選擇閘極，且所述控制電晶體包括藉由電荷陷獲層（charge trapping layer）而與所述基底隔開的控制閘極。所述選擇閘極及所述控制閘極包括多晶矽。藉由整合HKMG邏輯區與2T記憶體區，可以簡化製造製程，以使得在新興技術節點（例如，28奈米及低於28奈米）中進一步按比例縮放成為可能。
圖1說明包括HKMG NVM裝置（例如，HKMG 2T NVM裝置或混合2T NVM裝置）的積體電路100的一些實施例的剖視圖。積體電路100包括記憶體區102及鄰近記憶體區102安置的邏輯區104。邏輯區104包括安置於基底106之上的邏輯裝置112。邏輯裝置112包括安置於高介電值閘介電層116之上的金屬閘極114。藉由在邏輯裝置112中具有HKMG結構，電晶體電容（且藉此驅動電流）得以增加，且閘極漏電流（gate leakage）及臨限電壓得以減少。在一些實施例中，金屬閘極114可進一步藉由邏輯閘氧化物132而與基底106隔開。
記憶體區102包括非揮發性記憶體（NVM）裝置118，非揮發性記憶體裝置118包括彼此間隔開的控制電晶體118a與選擇電晶體118b。選擇電晶體118b的選擇閘極120及控制電晶體118a的控制閘極122亦安置於高介電值閘介電層116之上。選擇閘極120及控制閘極122包括與金屬閘極114不同的材料。舉例而言，在一些實施例中，選擇閘極120及控制閘極122可包括多晶矽。源極/汲極區126配置在選擇閘極120及控制閘極122旁。
控制閘極122藉由電荷陷獲層124而與基底106隔開。在一些實施例中，記憶體閘氧化物134安置於選擇閘極120及控制閘極122下方，且記憶體閘氧化物134進一步使選擇閘極120及控制閘極122與基底106隔開。在一些實施例中，選擇閘極120及控制閘極122可具有長方體形狀，所述長方體形狀具有與金屬閘極114的上表面對齊的上表面。在一些實施例中，選擇閘極120可連接至用以控制NVM裝置118的存取的字元線。
在操作期間，電荷（例如，電子）可注入至電荷陷獲層124，或自電荷陷獲層124注入，以對NVM裝置118進行程式化/抹除。高介電值閘介電層116可以減少穿隧閘極漏電流，並容許向選擇閘極120施加低電壓，以在選擇閘極120下方形成反轉通道。低選擇閘極電壓有助於使汲極電流最小化並導致相對小的程式化功率。將高電壓施加於控制閘122（其將電子吸引至電荷陷獲層124，或自電荷陷獲層124排斥電子），以產生高的注入效率或移除效率。
在一些實施例中，積體電路100更包括沿金屬閘極114的側壁、選擇閘極120的側壁、及控制閘極122的側壁安置的側壁間隔壁130。在一些實施例中，側壁間隔壁130可由氮化矽或氧化矽製成。側壁間隔壁130具有與金屬閘極114的上表面、選擇閘極120的上表面、及控制閘極122的上表面對齊的上表面。側壁間隔壁130可接觸基底106的上表面。
邏輯區104與記憶體區102可藉由配置於基底106之上的層間介電層110而彼此橫向地隔開。在一些實施例中，接觸窗蝕刻終止層108使層間介電層110與邏輯裝置112、NVM裝置118、及基底106隔開。接觸窗蝕刻終止層108可襯於邏輯裝置112及NVM裝置118上，以及具有在邏輯區104與記憶體區102之間延伸的實質上平面橫向組件上。使用層間介電層110及接觸窗蝕刻終止層108來隔離邏輯裝置112與NVM裝置118可達成高裝置密度。
圖2說明包括HKMG NVM裝置或混合NVM裝置（hybrid NVM device）的積體電路200的一些其它實施例的剖視圖。積體電路200包括具有NVM裝置118的記憶體區102及具有邏輯裝置112的邏輯區104。多個源極/汲極區126安置於邏輯區104及記憶體區102中的基底106內。矽化物層208配置於源極/汲極區126上。在一些實施例中，矽化物層208包括鎳矽化物。金屬閘極114安置於邏輯區104內的基底106之上，且位於源極/汲極區126之間的位置處，且藉由高介電值閘介電層116而與基底106隔開。在一些實施例中，記憶體區102包括控制電晶體118a及選擇電晶體118b，控制電晶體118a及選擇電晶體118b包括控制閘極122及選擇閘極120，其安置在記憶體區102內的高介電值閘介電層116上且在基底106之上間隔開。控制閘極122及選擇閘極120可包括多晶矽。
邏輯區104可包括一個或多個邏輯裝置，例如高壓裝置112a（例如，用於對記憶體進行程式化/抹除的CMOS電晶體）、核心裝置112b（例如，用於處理記憶體資料的CMOS邏輯閘極）、及用以接收及傳輸訊號的輸入/輸出（input/output，I/O）裝置112c。高壓裝置112a可以較核心裝置112b的操作電壓高的偏壓操作，因而具有較核心裝置112b高的操作功率及崩潰電壓。此外，I/O裝置112c亦可以較核心裝置112b的偏壓高的偏壓操作，藉此使得I/O裝置112c能夠進行大電流驅動。由於不同的操作電壓，所述裝置可具有上覆於不同閘極介電質厚度的閘極（例如，高壓裝置112a具有總厚度大於核心裝置112b及I/O裝置112c的一個或多個位於下方的氧化物。）
舉例而言，在一些實施例中，高壓裝置112a的閘極介電質包括按照以下列次序堆疊的第一氧化物層202、第二氧化物層204、及第三氧化物層206。核心裝置112b的閘極介電質可包括第三氧化物層，但不存在第一氧化物層202及第二氧化物層204，因而形成更薄的閘極介電質並達成更低的功耗。I/O裝置112c的閘極介電質可包括第二氧化物層204及第三氧化物層206，但不存在第一氧化物層202。在一些實施例中，記憶體區102內的控制電晶體118a及選擇電晶體118b可具有與I/O裝置112c相同的閘極介電質組件（即，第二氧化物層204及第三氧化物層206），以簡化製造複雜性。多個邏輯裝置（高壓裝置112a、核心裝置112b及I/O裝置112c）亦可分別包括安置於對應閘極介電質上的金屬閘極114及高介電值閘介電層116。
控制電晶體118a更包括安置於其閘極介電質下方的電荷陷獲層124。在一些實施例中，電荷陷獲層124可包括三層式結構。舉例而言，在一些實施例中，所述三層式結構可包括ONO結構，所述ONO結構具有第一介電層124a（例如，二氧化矽層）、接觸第一介電層124a的氮化物層124b（例如，氮化矽層）、及接觸氮化物層124b的第二介電層124c（例如，二氧化矽層）。在其他實施例中，所述三層式結構可包括氧化物-奈米-晶體-氧化物（oxide-nano-crystal-oxide，ONCO）結構，所述氧化物-奈米-晶體-氧化物結構具有第一氧化物層、接觸所述第一氧化物層的一層晶體奈米點（例如，矽點）、及接觸所述第一氧化物層及所述一層晶體奈米點的第二氧化物層。在一些實施例中，金屬閘極114例如可包括鈦（Ti）、鉭（Ta）、鎢（W）、鋁（Al）、或鋯（Zr）。在一些實施例中，高介電值閘介電層116例如可包括氧化鉿（HfO）、氧化鉿矽（HfSiO）、氧化鉿鋁（HfAlO）、或氧化鉿鉭（HfTaO）。
在一些實施例中，接觸窗蝕刻終止層108襯於側壁間隔壁130的側壁上，且在記憶體區102與邏輯區104之間沿基底106的上表面及矽化物層208連續延伸。在一些實施例中，接觸窗蝕刻終止層108具有U型結構，所述U型結構具有連接第一垂直組件與第二垂直組件的平面橫向組件，所述第一垂直組件貼靠沿NVM裝置118的一側配置的側壁間隔壁130，所述第二垂直組件貼靠沿邏輯裝置112的一側配置的側壁間隔壁130。在一些實施例中，接觸窗蝕刻終止層108在選擇電晶體118b與控制電晶體118a之間亦具有U型結構。
第一層間介電層110安置於接觸窗蝕刻終止層108的凹處內。在一些實施例中，第一層間介電層110具有與選擇閘極120的上表面、控制閘極122的上表面及金屬閘極114的上表面對齊的上表面。在一些實施例中，第二層間介電層226可安置於NVM裝置118及邏輯裝置112之上。在一些實施例中，第一層間介電層110及第二層間介電層226可包括低k值介電層、超低k值介電層、極低k值介電層、及/或二氧化矽層。多個接觸窗224包括導電材料，其垂直延伸穿過第二層間介電層226。在一些實施例中，所述多個接觸窗中的一者或多者亦可延伸穿過第一層間介電層110及接觸窗蝕刻終止層108，並耦合至源極/汲極區126。在一些實施例中，所述多個接觸窗224可包括例如鎢、銅、及/或鋁等金屬。
儘管在以上圖式中未繪示出來，但邏輯區104的邏輯裝置（例如，高壓裝置112a、核心裝置112b、I/O裝置112c）可包括具有不同組成及厚度的金屬閘極。舉例而言，邏輯區104可包括NMOS電晶體裝置及PMOS電晶體裝置，所述NMOS電晶體裝置具有NMOS金屬閘極，所述PMOS電晶體裝置具有PMOS金屬閘極。NMOS金屬閘極具有與PMOS金屬閘極不同的組成及不同的功函數。在一些實施例中，金屬閘極可具有彼此對齊的上表面。
圖3至圖14繪示一種用於製造包括HKMG NVM裝置的積體電路的方法的一些實施例的一系列剖視圖300、400、500、600、700、800、900、1000、1100、1200、1300、1400。
如在圖3的剖視圖300中所示，在基底106之上形成電荷陷獲層124。基底106可包括邏輯區104及記憶體區102。在各種實施例中，基底106可包括例如半導體晶圓或晶圓上的一個或多個晶粒等任何類型的半導體主體（例如，矽基體、SiGe、SOI等）以及形成於基底106上及/或以其他方式與之相關聯的任何其他類型的半導體及/或磊晶層。在一些實施例中，使用沈積技術（例如，物理氣相沈積（PVD）、化學氣相沈積（CVD）、電漿增強型化學氣相沈積（PE-CVD）、原子層沈積（ALD）等）來形成電荷陷獲層124，以形成三層式結構。所述三層式結構包括具有第一氧化物層（例如，二氧化矽層）、接觸所述第一氧化物層的氮化物層（例如，氮化矽層）、及接觸所述氮化物層的第二氧化物層的ONO結構。
如在圖4的剖視圖400中所示，對電荷陷獲層124進行圖案化，以使得電荷陷獲層124保留在記憶體區102的控制電晶體區402a內，且使得電荷陷獲層124自記憶體區102的其餘區域及邏輯區104移除。在一些實施例中，移除電荷陷獲層124可藉由對感光性掩蔽層（例如，光阻）進行圖案化的微影製程（例如，使用罩幕406）來執行。所述感光性掩蔽層保護控制電晶體區402a內的電荷陷獲層124不被一個或多個後續蝕刻製程移除。在各種實施例中，蝕刻製程可包括濕式蝕刻及/或乾式蝕刻（例如，利用四氟甲烷（CF4 ）、六氟化硫（SF6 ）、三氟化氮（NF3 ）等的電漿蝕刻）。
如在圖5的剖視圖500中所示，形成第一氧化物層202，並對第一氧化物層202進行圖案化，以使得第一氧化物層202保留在邏輯區104的高壓裝置區404a內，且使得第一氧化物層202自邏輯區104的其餘區域（例如，核心裝置區404b及I/O裝置區404c）及記憶體區102（例如，控制電晶體區402a及選擇電晶體區402b）移除。在一些實施例中，第一氧化物層202使用沈積技術（例如，PVD、CVD、PE-CVD、ALD等）來形成，且藉由執行微影製程（例如，使用罩幕502）及蝕刻製程來移除。
如在圖6的剖視圖600中所示，形成第二氧化物層204並對第二氧化物層204進行圖案化，以使得第二氧化物層204自邏輯區104的核心裝置區404b移除，且使得第二氧化物層204保留在邏輯區104的其他區域及記憶體區102內。在一些實施例中，第二氧化物層204使用沈積技術（例如，PVD、CVD、PE-CVD、ALD等）來形成且藉由執行微影製程（例如，使用罩幕602）及蝕刻製程來移除。在一些實施例中，位於核心裝置區404b內的第一氧化物層202的過量部分，可與第二氧化物層204的圖案化一起進行圖案化，並將所述過量部分移除（即，藉由後續蝕刻使得第一氧化物層202自核心裝置區404b移除，所述後續蝕刻是獨立於用於將第一氧化物層自邏輯區104的其他區域及記憶體區102移除的蝕刻）。
如在圖7的剖視圖700中所示，隨後形成第三氧化物層206、高介電值閘介電層116、及犧牲閘極層702。可在對犧牲閘極層702執行平坦化製程。
如在圖8的剖視圖800中所示，對犧牲閘極層702、高介電值閘介電層116、及氧化物層206、204、202進行圖案化，以在記憶體區102內形成控制閘極堆疊1118a及選擇閘極堆疊1118b及在邏輯區104內形成高壓閘極堆疊1112a、核心閘極堆疊1112b、及I/O閘極堆疊1112c。在一些實施例中，在所述閘極堆疊之上形成犧牲氧化物或氮化物硬罩幕層（圖中未示出）。在一些實施例中，犧牲閘極層702可包括藉由沈積製程（例如，CVD、PVD、ALD等）而形成的多晶矽。在一些實施例中，所述閘極堆疊是藉由執行對感光性掩蔽層（例如，光阻）進行圖案化的微影製程（例如，使用罩幕802）來形成，所述感光性掩蔽層保護所掩蔽區域不被一個或多個後續蝕刻製程移除。在各種實施例中，蝕刻製程可包括濕式蝕刻或乾式蝕刻（例如，利用四氟甲烷（CF4 ）、六氟化硫（SF6 ）、三氟化氮（NF3 ）等的電漿蝕刻）。
如在圖9的剖視圖900中所示，沿閘極堆疊1118a至1118b、1112a至1112c形成側壁間隔壁130。在一些實施例中，側壁間隔壁130可包括藉由沈積製程而形成的氧化物（例如，SiO2 ）或氮化物（例如，SiN）。可在基底106的上表面上直接形成側壁間隔壁130。隨後分別在記憶體區102內及在邏輯區104內形成源極/汲極區126。在一些實施例中，源極/汲極區126可例如是藉由植入製程將摻質（例如硼（B）或磷（P））選擇性植入基底106來形成。在一些其他實施例中，源極/汲極區126可藉由執行蝕刻製程形成溝渠，然後進行磊晶生長製程，而在所述溝渠內形成源極/汲極區126。在此類實施例中，源極/汲極區126可具有高於基底106的上表面的凸起部分。在一些實施例中，執行自行對準矽化製程（salicidation process），以在源極/汲極區126的上表面上形成矽化物層208。在一些實施例中，自行對準矽化矽製程可藉由沈積鎳層，然後執行熱退火製程（例如，快速熱退火）來執行。
如在圖10的剖視圖1000中所示，在源極/汲極區126之上形成共形接觸窗蝕刻終止層108，且共形接觸窗蝕刻終止層108沿側壁間隔壁130延伸。在一些實施例中，接觸窗蝕刻終止層108可包括藉由沈積製程（例如，CVD、PVD等）形成的氮化矽。然後在接觸窗蝕刻終止層108之上形成第一層間介電層110，然後執行第一平坦化製程。在一些實施例中，所述第一平坦化製程可包括化學機械研磨（chemical mechanical polishing，CMP）製程。在一些實施例中，第一層間介電層110可包括藉由沈積製程（例如，CVD、PVD等）形成的低k值介電層。在第一平坦化製程之後暴露出犧牲閘極層702。圖11至圖14繪示出後續取代閘極製程的一些實施例。
如在圖11的剖視圖1100中所示，自高壓閘極堆疊1112a、核心閘極堆疊1112b、及I/O閘極堆疊1112c移除犧牲閘極層702（在圖10中示出），以在側壁間隔壁130之間形成溝渠1102。犧牲閘極層702（在圖10中示出）可保留在控制閘極堆疊1118a及選擇閘極堆疊1118b中，以使控制閘極122及選擇閘極120留在該處。
如在圖12的剖視圖1200中所示，藉由一個或多個沈積製程（例如，化學氣相沈積、物理氣相沈積等）在第一層間介電層110之上形成金屬閘極材料1202，並將金屬閘極材料1202填充至圖11所示的溝渠1102中。儘管所繪示出者為沈積單一金屬層，但應瞭解，取代閘極製程可包括在不同邏輯裝置或同一邏輯裝置的不同組件的溝渠內形成不同金屬組成物的一系列沈積及蝕刻製程。以此種方式，可達成所需功函數。
如在圖13的剖視圖1300中所示，在沈積製程之後可執行第二平坦化製程，以在邏輯區104內形成具有金屬閘極114（例如，來自圖12中所示金屬閘極材料1202）的高壓裝置112a、核心裝置112b、及I/O裝置112c。在一些實施例中，控制電晶體118a及選擇電晶體118b形成在記憶體區102內，其包括選擇閘極120及控制閘極122（例如，來自圖7中所示犧牲閘極層702），選擇閘極120及控制閘極122包括與金屬閘極114不同的材料。
如在圖14的剖視圖1400中所示，在上覆於第一層間介電層110的第二層間介電層226內形成接觸窗224。接觸窗224可藉由選擇性地蝕刻第二層間介電層226以形成開口，並藉由隨後在所述開口內沈積導電材料而形成。在一些實施例中，導電材料例如可包括鎢（W）或氮化鈦（TiN）。
圖15說明一種用於製造包括HKMG NVM裝置的積體電路的方法1500的一些實施例的流程圖。
儘管方法1500是以關於圖3至圖14來闡述，但應瞭解，方法1500並非僅限於此結構，相反地，其可獨立於所述結構，而單獨地做為一種方法。此外，儘管本文中將所揭露的方法（例如，方法1500）說明及闡述為一系列動作或事件，但將瞭解，此類動作或事件所說明的次序不應被解釋為具有限制性意義。舉例而言，有一些動作可以不同次序，及/或與除本文所說明及/或所述的動作或事件外的其他動作或事件同時發生。此外，本文中所說明的一個或多個態樣或實施例可能並非需要所有所說明動作來實施。此外，本文所繪示的動作中的一者或多者可以一個或多個單獨動作及/或階段來實施。
在動作1502處，在記憶體區的控制電晶體區內的基底之上形成電荷陷獲層，並對所述電荷陷獲層進行圖案化。圖3至圖4說明與動作1502對應的剖視圖300及400的一些實施例。
在動作1504處，在基底之上形成閘極介電質，並對所述閘極介電質進行圖案化。在一些實施例中，記憶體區的所述閘極介電質被形成為具有不同於邏輯區的高壓裝置區及/或核心裝置區的厚度。圖5至圖6說明與動作1504對應的剖視圖500及600的一些實施例。
在動作1506處，隨後在閘極介電質之上形成高介電值閘介電層及犧牲閘極層。犧牲閘極層可包括多晶矽。可對犧牲閘極層執行平坦化製程。圖7說明與動作1506對應的剖視圖700的一些實施例。
在動作1508處，對犧牲閘極層、高介電值（高K值）閘介電層、及氧化物層進行圖案化，以在記憶體區內形成控制閘極堆疊及選擇閘極堆疊，並且在邏輯區內形成高壓閘極堆疊、核心閘極堆疊、及I/O閘極堆疊。圖8說明與動作1508對應的剖視圖800的一些實施例。
在動作1510處，沿閘極堆疊的側壁形成側壁間隔壁。在基底內形成源極/汲極區。圖9說明與動作1510對應的剖視圖900的一些實施例。
在動作1512處，在基底之上形成接觸窗蝕刻終止層，在接觸窗蝕刻終止層之上形成第一層間介電層，且執行第一平坦化製程。暴露出邏輯區及記憶體區內的犧牲閘極。圖10說明與動作1512對應的剖視圖1000的一些實施例。
在動作1514處，自閘極堆疊移除犧牲邏輯閘極，以在邏輯區內的側壁間隔壁之間形成溝渠。犧牲邏輯閘極保留在記憶體區內，以形成選擇閘極及控制閘極（其包括與犧牲邏輯閘極相同的材料）。圖11說明與動作1514對應的剖視圖1100的一些實施例。
在動作1516處，隨後藉由在第一層間介電層之上形成金屬層及填充溝渠而執行取代閘極製程。圖12說明與動作1516對應的剖視圖1200的一些實施例。
在動作1518處，執行第二平坦化製程，且在邏輯區內形成金屬閘極。圖13說明與動作1518對應的剖視圖1300的一些實施例。
在動作1520處，在第一層間介電層之上形成第二層間介電層及接觸窗。第二層間介電層上覆於邏輯區內的金屬閘極以及記憶體區內的選擇閘極及控制閘極。圖14說明與動作1520對應的剖視圖1400的一些實施例。
因此，本發明是有關於一種積體電路（IC）及一種形成方法，所述積體電路包括高介電值金屬閘極（HKMG）混合非揮發性記憶體（NVM）裝置並提供小尺寸及高效能。
在一些實施例中，本發明是有關於一種積體電路。所述積體電路包括記憶體區，所述記憶體區包括在基底之上橫向地間隔開的選擇電晶體與控制電晶體。所述選擇電晶體及所述控制電晶體分別包括安置於高介電值閘介電層及記憶體閘氧化物之上的選擇閘極及控制閘極。所述積體電路更包括邏輯區，所述邏輯區安置於鄰近所述記憶體區且包括邏輯裝置，所述邏輯裝置包括安置於所述高介電值閘介電層及邏輯閘氧化物之上的金屬閘極。所述選擇閘極及所述控制閘極包括多晶矽。
在一些實施例中，所述控制電晶體的所述控制閘極及所述選擇電晶體的所述選擇閘極具有長方體形狀，所述長方體形狀具有與所述金屬閘極的上表面對齊的上表面。
在一些實施例中，所述邏輯閘氧化物的厚度大於所述記憶體閘氧化物的厚度。
在一些實施例中，所述記憶體閘氧化物配置於所述金屬閘極下方的高介電值閘介電層與所述邏輯閘氧化物之間。
在一些實施例中，上述積體電路更包括：側壁間隔壁，具有第一部分及第二部分，所述第一部分沿所述選擇閘極或所述控制閘極的側壁、所述高介電值閘介電層的側壁、及所述記憶體閘氧化物的側壁安置，所述第二部分沿所述金屬閘極的側壁、所述高介電值閘介電層的側壁、及所述邏輯閘氧化物的側壁安置；以及接觸窗蝕刻終止層，安置於所述邏輯區與所述記憶體區之間並具有U型結構；其中所述U型結構具有第一垂直組件、第二垂直組件、及平面橫向組件，所述第一垂直組件貼靠所述側壁間隔壁的所述第一部分，所述第二垂直組件貼靠所述側壁間隔壁的所述第二部分，且所述平面橫向組件連接所述第一垂直組件與所述第二垂直組件。
在一些實施例中，上述積體電路更包括：源極/汲極區，配置於所述金屬閘極、所述選擇閘極及所述控制閘極旁的所述基底內；矽化物層，安置於所述源極/汲極區上；以及層間介電層，安置於所述接觸窗蝕刻終止層上。
在一些實施例中，上述積體電路更包括：電荷陷獲層，安置於所述記憶體閘氧化物及所述控制閘極下方且包括配置於兩個二氧化矽層之間的氮化矽層；其中所述電荷陷獲層與所述控制閘極垂直對齊。
在其他實施例中，本發明是有關於一種形成積體電路的方法。所述方法包括：提供基底，所述基底包括具有邏輯裝置的邏輯區及記憶體區，所述記憶體區包括具有選擇電晶體的選擇電晶體區及具有控制電晶體的鄰近控制電晶體區。所述方法更包括：在所述控制電晶體區內的所述基底之上形成電荷陷獲層，以及在所述基底之上形成氧化物層、高介電值閘介電層、及多晶矽層。所述方法更包括：對所述多晶矽層、所述高介電值閘介電層、及所述氧化物層進行圖案化，以在所述邏輯區內形成邏輯犧牲閘極堆疊、在所述選擇電晶體區內形成選擇閘極堆疊、及在所述控制電晶體區內形成控制閘極堆疊；以及以金屬層取代所述邏輯犧牲閘極堆疊內的所述多晶矽層，以在所述邏輯區內形成金屬閘極。
在一些實施例中，形成所述氧化物層包括：形成第一氧化物層並對所述第一氧化物層進行圖案化，以使得所述第一氧化物層保留在所述邏輯區的第一區域內，且使得所述第一氧化物層自所述邏輯區的其餘區域及所述記憶體區移除；以及形成第二氧化物層並對所述第二氧化物層進行圖案化，以使得所述第二氧化物層自所述邏輯區的第二區域移除，且使得所述第二氧化物層保留在所述邏輯區的其餘區域及所述記憶體區內。
在一些實施例中，上述形成積體電路的方法更包括：在所述邏輯犧牲閘極堆疊、所述選擇閘極堆疊、及所述控制閘極堆疊旁形成側壁間隔壁；形成接觸窗蝕刻終止層，所述接觸窗蝕刻終止層襯於所述側壁間隔壁上；在所述接觸窗蝕刻終止層上形成層間介電層；以及對所述層間介電層執行平坦化，以暴露出所述側壁間隔壁及所述多晶矽層。
在一些實施例中，上述形成積體電路的方法更包括：執行蝕刻來移除所述多晶矽層，以在所述側壁間隔壁之間留下溝渠；以及在所述溝渠內填充所述金屬層，以在所述邏輯區內形成所述金屬閘極。
在一些實施例中，所述選擇閘極堆疊的側壁及所述控制閘極堆疊的側壁分別由所述側壁間隔壁覆蓋，且藉由所述接觸窗蝕刻終止層及所述層間介電層而橫向地間隔開。
在一些實施例中，所述記憶體區與所述邏輯區藉由所述接觸窗蝕刻終止層的U型結構及安置於所述接觸窗蝕刻終止層上的所述層間介電層而隔開，以具有與所述金屬閘極的上表面對齊的上表面。
在一些實施例中，所述多晶矽層在自所述邏輯犧牲閘極堆疊移除時保留在所述選擇電晶體區及所述控制電晶體區中。
在再一些其他實施例中，本發明是有關於一種形成積體電路的方法。所述方法包括：提供基底，所述基底包括具有邏輯裝置的邏輯區及具有非揮發性記憶體裝置的記憶體區。所述邏輯區包括高壓裝置區、核心裝置區、及輸入/輸出（I/O）裝置區，且所述非揮發性記憶體裝置區包括彼此間隔開的選擇電晶體區與控制電晶體區。所述方法更包括：在所述基底之上形成氧化物層、高介電值閘介電層、及多晶矽層，其中所述氧化物層共同地形成閘極介電質，所述閘極介電質具有針對所述高壓裝置的第一厚度、針對所述核心裝置的第二厚度、及針對所述輸入/輸出裝置的第三厚度，以使得所述第一厚度、所述第二厚度、及所述第三厚度為不同的。所述方法更包括：對所述多晶矽層、所述高介電值閘介電層、及所述氧化物層進行圖案化，以在所述邏輯區內形成高壓犧牲閘極堆疊、核心犧牲閘極堆疊、及輸入/輸出犧牲閘極堆疊以及在所述記憶體區內形成選擇閘極堆疊及控制閘極堆疊。所述方法更包括：以金屬層取代所述邏輯區內的所述多晶矽層，以形成在所述高壓裝置區內的高壓裝置的金屬閘極、在所述核心裝置區內的核心裝置的金屬閘極、及在所述輸入/輸出裝置區內的輸入/輸出裝置的金屬閘極；以及在所述記憶體區內的所述多晶矽層之上及在所述金屬閘極之上形成層間介電層。
在一些實施例中，所述閘極介電質具有針對所述選擇電晶體區及所述控制電晶體區的厚度，其小於所述第一厚度。
在一些實施例中，所述閘極介電質具有針對所述選擇電晶體區及所述控制電晶體區的所述第三厚度。
在一些實施例中，上述形成積體電路的方法更包括：在所述記憶體區內在所述高壓犧牲閘極堆疊、所述核心犧牲閘極堆疊、所述輸入/輸出犧牲閘極堆疊、所述選擇閘極堆疊及所述控制閘極堆疊旁形成側壁間隔壁；形成接觸窗蝕刻終止層，所述接觸窗蝕刻終止層襯於所述側壁間隔壁上；在所述接觸窗蝕刻終止層上形成第一層間介電層；以及對所述第一層間介電層執行平坦化，以暴露出所述側壁間隔壁及所述多晶矽層。
在一些實施例中，所述選擇閘極堆疊的側壁及所述控制閘極堆疊的側壁分別由所述側壁間隔壁覆蓋，且藉由所述接觸窗蝕刻終止層及所述第一層間介電層橫向地間隔開。
在一些實施例中，上述形成積體電路的方法更包括：在以所述金屬層取代所述多晶矽層之後，執行自行對準矽化製程，以在所述選擇閘極堆疊的上表面及所述控制閘極堆疊的上表面上形成矽化物層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應瞭解，其可輕易地使用本發明做為設計或修改其他製程及結構的基礎來實施與本文中所介紹的實施例相同的目的及/或達成本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此類等效構造並不悖離本發明的精神及範圍，且其可在不悖離本發明的精神及範圍條件下在本文中作出各種改變、替代及變更。
100‧‧‧積體電路
102‧‧‧記憶體區
104‧‧‧邏輯區
106‧‧‧基底
108‧‧‧接觸窗蝕刻終止層
110‧‧‧層間介電層/第一層間介電層
112‧‧‧邏輯裝置
112a‧‧‧高壓裝置
112b‧‧‧核心裝置
112c‧‧‧輸入/輸出（I/O）裝置
114‧‧‧金屬閘極
116‧‧‧高介電值閘介電層
118‧‧‧非揮發性記憶體（NVM）裝置
118a‧‧‧控制電晶體
118b‧‧‧選擇電晶體
120‧‧‧選擇閘極
122‧‧‧控制閘極
124‧‧‧電荷陷獲層
124a‧‧‧第一介電層
124b‧‧‧氮化物層
124c‧‧‧第二介電層
126‧‧‧源極/汲極區
130‧‧‧側壁間隔壁
132‧‧‧邏輯閘氧化物
134‧‧‧記憶體閘氧化物
200‧‧‧積體電路
202‧‧‧第一氧化物層/氧化物層
204‧‧‧氧化物層/第二氧化物層
206‧‧‧第三氧化物層/氧化物層
208‧‧‧矽化物層
224‧‧‧接觸窗
226‧‧‧第二層間介電層
300‧‧‧積體電路
400、500、600、700、800、900、1000、1100、1200、1300、1400‧‧‧剖視圖
402a‧‧‧控制電晶體區
402b‧‧‧選擇電晶體區
404a‧‧‧高壓裝置區
404b‧‧‧核心裝置區
404c‧‧‧I/O裝置區
406‧‧‧罩幕
502‧‧‧罩幕
602‧‧‧罩幕
702‧‧‧犧牲閘極層
802‧‧‧罩幕
1102‧‧‧溝渠
1112a‧‧‧高壓閘極堆疊/閘極堆疊
1112b‧‧‧核心閘極堆疊/閘極堆疊
1112c‧‧‧I/O閘極堆疊/閘極堆疊
1118a‧‧‧控制閘極堆疊/閘極堆疊
1118b‧‧‧選擇閘極堆疊/閘極堆疊
1202‧‧‧金屬閘極材料
1500‧‧‧方法
1502、1504、1506、1508、1510、1512、1514、15165、1518、1520‧‧‧動作
以下詳細說明結合附圖閱讀，可最佳地理解本發明的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比率繪製。實際上，為敘述清晰起見，可任意放大或縮小各種特徵的尺寸。 圖1繪示包括高介電值金屬閘極（high-k metal gate，HKMG）非揮發性記憶體（non-volatile memory，NVM）裝置的積體電路（IC）的一些實施例的剖視圖。 圖2繪示包括HKMG NVM裝置的積體電路的一些其它實施例的剖視圖。 圖3至圖14繪示一種用於製造包括HKMG NVM裝置的積體電路的方法的一些實施例的一系列剖視圖。 圖15繪示一種用於製造包括HKMG NVM裝置的積體電路的方法的一些實施例的流程圖。
100‧‧‧積體電路
102‧‧‧記憶體區
104‧‧‧邏輯區
106‧‧‧基底
108‧‧‧接觸窗蝕刻終止層/共形接觸窗蝕刻終止層
110‧‧‧層間介電層/第一層間介電層
112‧‧‧邏輯裝置
114‧‧‧金屬閘極
116‧‧‧高介電值閘介電層
118‧‧‧非揮發性記憶體(NVM)裝置
118a‧‧‧控制電晶體
118b‧‧‧選擇電晶體
120‧‧‧選擇閘極
122‧‧‧控制閘極
124‧‧‧電荷陷獲層
126‧‧‧源極/汲極區
130‧‧‧側壁間隔壁
132‧‧‧邏輯閘氧化物
134‧‧‧記憶體閘氧化物

Claims (1)

  1. 一種積體電路（IC），包括： 記憶體區，包括在基底之上橫向地間隔開的選擇電晶體與控制電晶體，其中所述選擇電晶體及所述控制電晶體分別包括安置於高介電值閘介電層及記憶體閘氧化物之上的選擇閘極及控制閘極；以及 邏輯區，鄰近所述記憶體區安置且包括邏輯裝置，所述邏輯裝置包括安置於所述高介電值閘介電層及邏輯閘氧化物之上的金屬閘極； 其中所述選擇閘極及所述控制閘極包括多晶矽。
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