TWI485811B - 半導體結構的製造方法 - Google Patents

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Description

半導體結構的製造方法
本發明是有關於一種半導體結構的製造方法，且特別是有關於一種將記憶單元與周邊邏輯元件、電阻器或電容器整合之半導體結構的製造方法。
非揮發性記憶體元件由於具有可多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
具有穿隧氧化物之可抹除且可程式唯讀記憶體(EPROM with Tunnel Oxide，ETOX)為一種常見之記憶胞結構，其係以摻雜多晶矽製作浮置閘極與控制閘極，以進行抹除/寫入的操作。此外，為了避免ETOX因過度抹除/寫入而導致資料誤判的問題，可在記憶胞的一側串接一選擇電晶體(select transistor)，而形成兩電晶體(2T)結構。藉由選擇電晶體來控制記憶胞的程式化和讀取，來進行多次可程式化(Multiple-Time Programming；MTP)操作。
隨著多功能晶片的發展，晶胞區的記憶單元與周邊區的邏輯元件、電阻器或電容器等常會製作在同一個晶片上。然而，記憶單元與周邊元件的製程通常是分開進行的，因此需要多個光罩以及複雜的製程步驟，會增加成本及減少競爭力。
有鑑於此，本發明提供一種半導體結構的製造方法，可以利用現有的製程輕易地將記憶單元與周邊邏輯元件、電阻器或電容器整合在一起。
本發明提出一種半導體結構的製造方法。提供具有晶胞區及邏輯電路區之基底。於晶胞區及邏輯電路區之基底上依序形成氧化材料層及第一導體材料層。進行一圖案化步驟，以於晶胞區之基底上形成第一堆疊結構以及於邏輯電路區之基底上形成第二堆疊結構。於第一堆疊結構之側壁上形成第一間隙壁以及於第二堆疊結構之側壁上形成第二間隙壁。於第一堆疊結構兩側的基底中形成至少二第一摻雜區以及於第二堆疊結構兩側的基底中形成二第二摻雜區。至少於第一堆疊結構上形成介電層及第二導體層。晶胞區中之第一堆疊結構、介電層及第二導體層構成電荷儲存結構，且第二堆疊結構成邏輯電晶體。
在本發明之一實施例中，於進行上述圖案化步驟的步驟中，同時於基底之晶胞區之第一堆疊結構的一側形成一選擇電晶體。於形成第一間隙壁及第二間隙壁的步驟中，同時於選擇電晶體之側壁上形成第三間隙壁。此外，第一摻雜區更形成於選擇電晶體兩側的基底中，電荷儲存結構與選擇電晶體共用一個第一摻雜區。
在本發明之一實施例中，上述介電層為單層結構或多層結構。
在本發明之一實施例中，上述介電層及第二導體層更沿著第一堆疊結構的側壁延伸至晶胞區之第一堆疊結構的一側之基底上，且第一摻雜區配置於第二導體層兩側的基底中。
在本發明之一實施例中，上述介電層為單層結構。
在本發明之一實施例中，上述基底更具有電阻器區。
在本發明之一實施例中，於進行上述圖案化步驟的步驟中，同時於電阻器區之基底上形成第三堆疊結構。於形成第一間隙壁及第二間隙壁的步驟中，同時於第三堆疊結構之側壁上形成第三間隙壁。此外，介電層與第二導體層更形成於第三堆疊結構上且曝露出第三堆疊結構之部分上表面。
在本發明之一實施例中，上述半導體結構的製造方法更包括：於電荷儲存結構之側壁上形成第四間隙壁、於第二堆疊結構之側壁上形成第五間隙壁、以及於第三堆疊結構上之介電層與第二導體層之側壁上形成第六間隙壁；以及至少於電荷儲存結構的上表面、第二堆疊結構的上表面、第三堆疊結構的部分上表面、以及第三堆疊結構上之第二導體層的上表面上形成金屬矽化物層。
在本發明之一實施例中，上述金屬矽化物層的材料包括矽化鈷。
在本發明之一實施例中，上述半導體結構的製造方法更包括形成二導體插塞與第三堆疊結構上的金屬矽化物層電性連接。
在本發明之一實施例中，上述介電層與第二導體層更於電阻器區之基底上形成第三堆疊結構。
在本發明之一實施例中，上述半導體結構的製造方法更包括：於電荷儲存結構之側壁上形成第三間隙壁、於第二堆疊結構之側壁上形成第四間隙壁、以及於第三堆疊結構之側壁上形成第五間隙壁；以及至少於電荷儲存結構的上表面、第二堆疊結構的上表面、以及第三堆疊結構的上表面上形成金屬矽化物層。
在本發明之一實施例中，上述金屬矽化物層的材料包括矽化鈷。
在本發明之一實施例中，上述金屬矽化物層更形成於第三堆疊結構之兩側的基底上。
在本發明之一實施例中，上述半導體結構的製造方法更包括形成二導體插塞與第三堆疊結構之兩側的基底上的金屬矽化物層電性連接。
在本發明之一實施例中，上述基底更具有電容器區。
在本發明之一實施例中，於進行上述圖案化步驟的步驟中，同時於電容器區之基底上形成第三堆疊結構。於形成第一間隙壁及第二間隙壁的步驟中，同時於第三堆疊結構之側壁上形成第三間隙壁。此外，介電層與第二導體層更形成於第三堆疊結構上，介電層以及第二導體層之側壁與第三堆疊結構之側壁切齊，且電容器區中之第三堆疊結構、介電層及第二導體層構成電容器。
在本發明之一實施例中，上述半導體結構的製造方法 更包括於電荷儲存結構之側壁上形成第四間隙壁、於第二堆疊結構之側壁上形成第五間隙壁、以及於電容器之側壁上形成第六間隙壁。
在本發明之一實施例中，於形成上述第一摻雜區及第二摻雜區的步驟中，同時於電容器兩側的基底中形成二第三摻雜區。
基於上述，本發明的製造方法可整合於現有的製程(例如邏輯製程或CMOS製程)中，利用現有的製程輕易地將記憶單元與周邊邏輯元件、電阻器或電容器整合在一起，大幅降低成本，提升競爭力。此處的記憶單元可為ETOX結構或包括電荷儲存結構與選擇電晶體之兩電晶體(2T)結構，可依客戶需求進行單次可程式化(OTP)或多次可程式化(MTP)操作。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
 第一實施例
圖1A至1E為依據本發明第一實施例所繪示之半導體結構之製造方法的剖面示意圖。
首先，請參照圖1A，提供一基底100。基底100例如是P型矽基底。井區102形成於基底100中。井區102例如是P型井區。在一實施例中，深井區(未繪示)可選擇性地形成在基底100中且位於井區102的下方。在此實施 例中，基底100具有晶胞區100a與第一周邊區100b。第一周邊區100b例如是邏輯電路區。此外，基底100中更形成有多個淺溝渠隔離結構，晶胞區100a與第一周邊區100b可藉由淺溝渠隔離結構互相分開。
接著，於晶胞區100a及第一周邊區100b之基底100上依序形成氧化材料層104及導體材料層106。氧化材料層104的材料例如是氧化矽，且其形成方法包括進行熱氧化法。導體材料層106的材料例如是摻雜多晶矽，且其形成方法包括進行化學氣相沉積製程。
然後，請參照圖1B，進行一圖案化步驟，將氧化材料層104及導體材料層106圖案化，以於晶胞區100a之基底100上形成堆疊結構200以及於第一周邊區100b之基底100上形成堆疊結構300。堆疊結構200包括依序配置在基底100上的氧化層104a及導體層106a。堆疊結構300包括依序配置在基底100上的氧化層104b及導體層106b。注意，氧化層104a、104b的材料、厚度均相同，導體層106a、106b的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
之後，請參照圖1C，於堆疊結構200兩側的基底100中形成二淡摻雜區108a以及於堆疊結構300兩側的基底100中形成二淡摻雜區108b。淡摻雜區108a、108b例如是N型淡摻雜區，且其形成方法包括進行離子植入製程。繼之，於堆疊結構200的側壁上形成間隙壁110a以及於堆疊結構300的側壁上形成間隙壁110b。間隙壁110a、110b 的材料例如是氧化矽、氮化矽或氮氧化矽，且其形成方法包括先進行化學氣相沉積製程再進行非等向性蝕刻製程。接著，於堆疊結構200之兩側的基底100中形成二摻雜區112a以及於堆疊結構300之兩側的基底100中形成二摻雜區112b。摻雜區112a、112b例如是N型摻雜區，且其形成方法包括進行離子植入製程。
然後，請參照圖1D，於基底100上依序形成介電材料層114及導體材料層116，以覆蓋堆疊結構200、300。在一實施例中，介電材料層114可為單層結構，例如氧化矽層。在另一實施例中，介電材料層114可為多層結構，例如氧化矽-氮化矽-氧化矽(ONO)之複合層。在圖1D中是以單層結構為例來說明之。介電材料層114的形成方法包括進行化學氣相沉積製程。導體材料層116的材料例如是摻雜多晶矽，且其形成方法包括進行化學氣相沉積製程。
接著，請參照圖1E，進行一圖案化步驟，將介電材料層114及導體材料層116圖案化，以於堆疊結構200上形成介電層114a及導體層116a。晶胞區100a中堆疊結構200(其包含氧化層104a及導體層106a)、介電層114a及導體層116a構成一電荷儲存結構200-1。氧化層104a可作為閘氧化層。導體層106a可作為浮置閘極。介電層114a可作為閘間介電層。導體層116a可作為控制閘極。此外，當第一周邊區100b例如是邏輯電路區時，堆疊結構300(其包括氧化層104b及導體層106b)例如是邏輯電晶體。氧 化層104b可作為邏輯電晶體閘氧化層。導體層106b可作為邏輯電晶體閘極。
在第一實施例之半導體結構10中，晶胞區100a之閘氧化層(即氧化層104a)與浮置閘極(即導體層106a)以及邏輯電路區(即第一周邊區100b)的邏輯閘氧化層(即氧化層104b)與邏輯閘極(即導體層106b)可在同一圖案化步驟中完成，以簡化製程步驟、減少成本及增加競爭力。
在第一實施例中，是以於晶胞區上僅形成電荷儲存結構為例來說明之，但本發明並不以此為限。在另一實施例中，也可以在晶胞區上形成包括電荷儲存結構及選擇電晶體的兩電晶體(2T)結構。將在第二實施例中詳細說明。
第二實施例
圖2A至2E為依據本發明第二實施例所繪示之半導體結構之製造方法的剖面示意圖。第二實施例使用與第一實施例相同的元件符號來表示相同或類似的構件，這些構件的材料與形成方法請參見第一實施例，於此不再贅述。
首先，請參照圖2A，提供如圖1A的結構。然後，請參照圖2B，進行一圖案化步驟，將氧化材料層104及導體材料層106圖案化，以於晶胞區100a之基底100上形成堆疊結構200與堆疊結構400，以及於第一周邊區100b之基底100上形成堆疊結構300。堆疊結構200包括依序配置在基底100上的氧化層104a及導體層106a。堆疊結構300包括依序配置在基底100上的氧化層104b及導體層 106b。堆疊結構400包括依序配置在基底100上的氧化層104c及導體層106c。注意，氧化層104a、104b、104c的材料、厚度均相同，導體層106a、106b、106c的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
之後，請參照圖2C，於堆疊結構200兩側的基底100中形成至少二淡摻雜區108a以及於堆疊結構300兩側的基底100中形成二淡摻雜區108b。淡摻雜區108a更形成於堆疊結構400兩側之基底100中。繼之，於堆疊結構200的側壁上形成間隙壁110a、於堆疊結構300的側壁上形成間隙壁110b、以及於堆疊結構400的側壁上形成間隙壁110c。接著，於堆疊結構200之兩側的基底100中形成至少二摻雜區112a以及於堆疊結構300之兩側的基底100中形成二摻雜區112b。摻雜區112a更形成於堆疊結構400兩側之基底100中。此外，堆疊結構200(或後續形成之電荷儲存結構200-1)及堆疊結構400(即選擇電晶體)共用一個摻雜區112a。
然後，請參照圖2D，於基底100上依序形成介電材料層114及導體材料層116，以覆蓋堆疊結構200、300、400。介電材料層114可為單層結構或多層結構。
接著，請參照圖2E，進行一圖案化步驟，將介電材料層114及導體材料層116圖案化，以於堆疊結構200上形成介電層114a及導體層116a。晶胞區100a中堆疊結構200(其包含氧化層104a及導體層106a)、介電層114a及導體層116a構成一電荷儲存結構200-1。氧化層104a可作為 閘氧化層。導體層106a可作為浮置閘極。介電層114a可作為閘間介電層。導體層116a可作為控制閘極。此外，晶胞區100a中堆疊結構400(其包含氧化層104c及導體層106c)例如是選擇電晶體。氧化層104c可作為選擇閘氧化層。導體層106c可作為選擇閘極。另外，當第一周邊區100b例如是邏輯電路區時，堆疊結構300(其包括氧化層104b及導體層106b)例如是邏輯電晶體。氧化層104b可作為邏輯閘氧化層。導體層106b可作為邏輯閘極。
在第二實施例之半導體結構20中，晶胞區100a之閘氧化層(即氧化層104a)、浮置閘極(即導體層106a)、選擇閘氧化層(即氧化層104c)與選擇閘極(即導體層106c)以及邏輯電路區(即第一周邊區100b)的邏輯閘氧化層(即氧化層104b)與邏輯閘極(即導體層106b)可在同一圖案化步驟中完成，以簡化製程步驟、減少成本及增加競爭力。
在第二實施例中，是以晶胞區中之電荷儲存結構及選擇電晶體為分開結構為例來說明之，但本發明並不以此為限。在另一實施例中，晶胞區中之電荷儲存結構及選擇電晶體也可以為連續結構。將在第三實施例中詳細說明。
第三實施例
圖3A至3C為依據本發明第三實施例所繪示之半導體結構之製造方法的剖面示意圖。第三實施例使用與第一實施例相同的元件符號來表示相同或類似的構件，這些構件 的材料與形成方法請參見第一實施例，於此不再贅述。
首先，請參照圖3A，提供如圖1B的結構。接著，請參照圖3B，於堆疊結構200兩側的基底100中形成二淡摻雜區108a以及於堆疊結構300兩側的基底100中形成二淡摻雜區108b。繼之，於堆疊結構200的側壁上形成間隙壁110a以及於堆疊結構300的側壁上形成間隙壁110b。接著，於堆疊結構200之兩側的基底100中形成至少二摻雜區112a以及於堆疊結構300之兩側的基底100中形成二摻雜區112b。特別要注意的是，在第三實施例中，一個摻雜區112a位於緊鄰堆疊結構200之一側的基底100中(繪示於圖3B之晶胞區100a的右側)，一個摻雜區112a位於離堆疊結構200一距離之基底100中(繪示於圖3B之晶胞區100a的左側)，而一個摻雜區112a可選擇性地配置於上述兩個摻雜區112a之間且位於緊鄰堆疊結構200之另一側的基底100中(繪示於圖3B之晶胞區100a的中間處)。然後，於基底100上依序形成介電材料層114及導體材料層116，以覆蓋堆疊結構200、300。
之後，請參照圖3C，進行一圖案化步驟，將介電材料層114及導體材料層116圖案化，以至少於堆疊結構200上形成介電層114a及導體層116a。在此實施例中，介電層114a及導體層116a更沿著堆疊結構200的側壁延伸至晶胞區100a之堆疊結構200的一側之基底100上。
在圖3C中，兩個摻雜區112a配置於導體層116a兩側的基底100中，且其中一個摻雜區112a(繪示於圖3C 之晶胞區100a的左側)與導體層116a的邊界切齊但不重疊。然而，本發明並不以此為限。在另一實施例中，此摻雜區112a與導體層116a部分重疊。在又一實施例中，此摻雜區112a與導體層116a的邊界分開且不重疊。此外，一個摻雜區112a(繪示於圖3B之晶胞區100a的中間處)可選擇性地配置於上述兩個摻雜區112a之間且位於導體層116a下方的基底100中。
在此實施例中，晶胞區100a中堆疊結構200(其包含氧化層104a及導體層106a)、堆疊結構200上之介電層114a及導體層116a構成一電荷儲存結構200-1。氧化層104a可作為閘氧化層。導體層106a可作為浮置閘極。堆疊結構200上的介電層114a可作為閘間介電層。堆疊結構200上的導體層116a可作為控制閘極。此外，晶胞區100a中堆疊結構200的一側之基底100上的介電層114a及導體層116a構成一選擇電晶體200-2。亦即，選擇電晶體200-2直接位在基底100上。基底100上的介電層114a可作為選擇閘氧化層。基底100上的導體層116a可作為選擇閘極。另外，當第一周邊區100b例如是邏輯電路區時，堆疊結構300(其包括氧化層104b及導體層106b)例如是邏輯電晶體。氧化層104b可作為邏輯閘氧化層。導體層106b可作為邏輯閘極。
在第三實施例之半導體結構30中，晶胞區100a之閘氧化層(即氧化層104a)與浮置閘極(即導體層106a)以及邏輯電路區(即第一周邊區100b)的邏輯閘氧化層(即 氧化層104b)與邏輯閘極(即導體層106b)可在同一圖案化步驟中完成，以簡化製程步驟、減少成本及增加競爭力。
此外，晶胞區100a之閘間介電層與選擇閘氧化層(即介電層114a)以及控制閘極與選擇閘極(即導體層116a)也可在同一圖案化步驟中完成。特別要注意的是，在此實施例中，由於部分介電層114a延伸至堆疊結構200的一側之基底100上且作為選擇閘氧化層，因此介電層114較佳為單層結構。又，此實施例之導體層116a可兼具控制閘極與選擇閘極的功能。換言之，第三實施例之控制閘極與選擇閘極可被一起驅動。
在第一至第三實施例中，是以周邊區為邏輯電路區為例來說明之，但本發明並不以此為限。在另一實施例中，周邊區也可具有邏輯電路區及電阻器區。將在第四及第五實施例中詳細說明。
第四實施例
圖4A至4F為依據本發明第四實施例所繪示之半導體結構之製造方法的剖面示意圖。第四實施例使用與第一實施例相同的元件符號來表示相同或類似的構件，這些構件的材料與形成方法請參見第一實施例，於此不再贅述。
請參照圖4A，提供一基底100。井區102形成於基底100中。深井區(未繪示)可選擇性地形成在基底100中且位於井區102的下方。在此實施例中，基底100具有晶胞區100a、第一周邊區100b與第二周邊區100c。第一周 邊區100b例如是邏輯電路區，第二周邊區100c例如是電阻器區。此外，晶胞區100a、第一周邊區100b與第二周邊區100c可藉由淺溝渠隔離結構互相分開。接著，於晶胞區100a、第一周邊區100b及第二周邊區100c之基底100上依序形成氧化材料層104及導體材料層106。
然後，請參照圖4B，進行一圖案化步驟，將氧化材料層104及導體材料層106圖案化，以於晶胞區100a之基底100上形成堆疊結構200、於第一周邊區100b之基底100上形成堆疊結構300、以及於第二周邊區100c之基底100上形成堆疊結構500。堆疊結構200包括依序配置在基底100上的氧化層104a及導體層106a。堆疊結構300包括依序配置在基底100上的氧化層104b及導體層106b。堆疊結構500包括依序配置在基底100上的氧化層104d及導體層106d。注意，氧化層104a、104b、104d的材料、厚度均相同，導體層106a、106b、106d的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
之後，請參照圖4C，於堆疊結構200兩側的基底100中形成二淡摻雜區108a以及於堆疊結構300兩側的基底100中形成二淡摻雜區108b。在一實施例中，也可以選擇性地在堆疊結構500兩側的基底100中形成二淡摻雜區(未繪示)。繼之，於堆疊結構200的側壁上形成間隙壁110a、於堆疊結構300的側壁上形成間隙壁110b、以及於堆疊結構500的側壁上形成間隙壁110d。可在相同製程步驟中完成間隙壁110a、110b、110d的製作。接著，於堆疊結構 200之兩側的基底100中形成二摻雜區112a以及於堆疊結構300之兩側的基底100中形成二摻雜區112b。在一實施例中，也可以選擇性地在堆疊結構500兩側的基底100中形成二摻雜區(未繪示)。
然後，請參照圖4D，於基底100上依序形成介電材料層114及導體材料層116，以覆蓋堆疊結構200、300、500。介電材料層114可為單層結構或多層結構。
接著，請參照圖4E，進行一圖案化步驟，將介電材料層114及導體材料層116圖案化，以於堆疊結構200上形成介電層114a及導體層116a以及於堆疊結構500上形成介電層114b及導體層116b。晶胞區100a中堆疊結構200、介電層114a及導體層116a構成一電荷儲存結構200-1。此外，當第一周邊區100b例如是邏輯電路區時，堆疊結構300例如是邏輯電晶體。在此實施例中，介電層114a及導體層116a與堆疊結構200的邊界切齊，而介電層114b及導體層116b曝露出堆疊結構500的部分上表面。
然後，請參照圖4F，於電荷儲存結構200-1的側壁上形成間隙壁118a、於堆疊結構300的側壁上形成間隙壁118b、以及於介電層114b與導體層116b的側壁上形成間隙壁118c。間隙壁118a、118b、118c的材料例如是氧化矽、氮化矽或氮氧化矽，且其形成方法包括先進行化學氣相沉積製程再進行非等向性蝕刻製程。
之後，於基底100上形成金屬層(未繪示)。金屬層的材料例如是鈷，且其形成方法包括進行化學氣相沈積製 程。繼之，進行一退火處理，使得部份金屬層與矽反應形成金屬矽化物層120。金屬矽化物層120形成於電荷儲存結構200-1的上表面、堆疊結構300的上表面、堆疊結構500的部分上表面、以及導體層116b的上表面。此外，金屬矽化物層120亦形成於摻雜區112a、112b的表面上。金屬矽化物層120的材料包括矽化鈷。繼之，移除未反應的金屬層。
接下來，形成二導體插塞122與堆疊結構500上的金屬矽化物層120電性連接。導體插塞122的材料例如是鎢。導體插塞122的形成方法包括於基底上形成一介電層(未繪示)，於介電層中形成二開口，以及於開口中填入導體層。
特別要注意的是，在第四實施例中，雖然進行一矽化鈷製程，但在第二周邊區100c中可形成一未含鈷之電阻器，其有效電阻區標示為A區。具體言之，在第二周邊區100c之A區中，導體層106d可視為多晶矽之未含鈷電阻器(polysilicon non-cobalt resistor)。
在第四實施例之半導體結構40中，晶胞區100a之閘氧化層(即氧化層104a)與浮置閘極(即導體層106a)、邏輯電路區(即第一周邊區100b)的邏輯閘氧化層(即氧化層104b)與邏輯閘極(即導體層106b)可在同一圖案化步驟中完成，以簡化製程步驟、減少成本及增加競爭力。
此外，於形成晶胞區100a之電荷儲存結構200-1的同時，也可在不增加製程步驟的情形下，於電阻器區(即第 二周邊區100c)上產生多晶矽之未含鈷電阻器供客戶使用，提高產品設計的彈性。
第五實施例
圖5A至5F為依據本發明第五實施例所繪示之半導體結構之製造方法的剖面示意圖。第五實施例使用與第四實施例相同的元件符號來表示相同或類似的構件，這些構件的材料與形成方法請參見第四實施例，於此不再贅述。
首先，請參照圖5A，提供如圖4A的結構。基底100具有晶胞區100a、第一周邊區100b與第二周邊區100c。第一周邊區100b例如是邏輯電路區，第二周邊區100c例如是電阻器區。接著，請參照圖5B，進行一圖案化步驟，將氧化材料層104及導體材料層106圖案化，以於晶胞區100a之基底100上形成堆疊結構200以及於第一周邊區100b之基底100上形成堆疊結構300。堆疊結構200包括依序配置在基底100上的氧化層104a及導體層106a。堆疊結構300包括依序配置在基底100上的氧化層104a及導體層106a。注意，氧化層104a、104b的材料、厚度均相同，導體層106a、106b的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
之後，請參照圖5C，於堆疊結構200兩側的基底100中形成二淡摻雜區108a以及於堆疊結構300兩側的基底100中形成二淡摻雜區108b。繼之，於堆疊結構200的側壁上形成間隙壁110a以及於堆疊結構300的側壁上形成間 隙壁110b。接著，於堆疊結構200之兩側的基底100中形成二摻雜區112a以及於堆疊結構300之兩側的基底100中形成二摻雜區112b。
然後，請參照圖5D，於基底100上依序形成介電材料層114及導體材料層116，以覆蓋堆疊結構200、300。介電材料層114可為單層結構或多層結構。
接著，請參照圖5E，進行一圖案化步驟，將介電材料層114及導體材料層116圖案化，以於堆疊結構200上形成介電層114a及導體層116a以及於第二周邊區100c上形成介電層114c及導體層116c。晶胞區100a中堆疊結構200、介電層114a及導體層116a構成一電荷儲存結構200-1。此外，當第一周邊區100b例如是邏輯電路區時，堆疊結構300例如是邏輯電晶體。介電層114c及導體層116c構成堆疊結構700。
然後，請參照圖5F，於電荷儲存結構200-1的側壁上形成間隙壁118a、於堆疊結構300的側壁上形成間隙壁118b、以及於堆疊結構700的側壁上形成間隙壁118d。可以在同一製程步驟中完成間隙壁118a、118b、118d的製作。
之後，至少於電荷儲存結構200-1的上表面、堆疊結構300的上表面、以及堆疊結構700的上表面形成金屬矽化物層124。在此實施例中，金屬矽化物層124更形成於摻雜區112a、112b的表面上以及第二周邊區100c之堆疊結構700之兩側的基底100上。
接下來，形成二導體插塞126與堆疊結構700之兩側 的基底100上的金屬矽化物層124電性連接。第五實施例之金屬矽化物層124及導體插塞126的材料與形成方法與第四實施例之金屬矽化物層120及導體插塞122類似，於此不再贅述。
特別要注意的是，在第五實施例中，雖然進行一矽化鈷製程，但在第二周邊區100c中可形成一未含鈷之電阻器，其有效電阻區標示為B區。具體言之，在第二周邊區100c之B區中，基底100可視為主動區之未含鈷電阻器(active area non-cobalt resistor)。
在第五實施例之半導體結構50中，晶胞區100a之閘氧化層(即氧化層104a)與浮置閘極(即導體層106a)、邏輯電路區(即第一周邊區100b)的邏輯閘氧化層(即氧化層104b)與邏輯閘極(即導體層106b)可在同一圖案化步驟中完成，以簡化製程步驟、減少成本及增加競爭力。
此外，於形成晶胞區100a之電荷儲存結構200-1的同時，也可在不增加製程步驟的情形下，於電阻器區(即第二周邊區100c)上產生主動區之未含鈷電阻器供客戶使用，提高產品設計的彈性。
在第四及第五實施例中，是以周邊區具有邏輯電路區及電阻器區為例來說明之，但本發明並不以此為限。在另一實施例中，周邊區也可具有邏輯電路區及電容器區。將在第六實施例中詳細說明。
第六實施例
圖6A至6E為依據本發明第六實施例所繪示之半導體結構之製造方法的剖面示意圖。第六實施例使用與第一實施例相同的元件符號來表示相同或類似的構件，這些構件的材料與形成方法請參見第一實施例，於此不再贅述。
請參照圖6A，提供一基底100。井區102形成於基底100中。深井區(未繪示)可選擇性地形成在基底100中且位於井區102的下方。在此實施例中，基底100具有晶胞區100a、第一周邊區100b與第二周邊區100c。第一周邊區100b例如是邏輯電路區，第二周邊區100c例如是電容器區。此外，晶胞區100a、第一周邊區100b與第二周邊區100c可藉由淺溝渠隔離結構互相分開。接著，於晶胞區100a、第一周邊區100b及第二周邊區100c之基底100上依序形成氧化材料層104及導體材料層106。
然後，請參照圖6B，進行一圖案化步驟，將氧化材料層104及導體材料層106圖案化，以於晶胞區100a之基底100上形成堆疊結構200、於第一周邊區100b之基底100上形成堆疊結構300、以及於第二周邊區100c之基底100上形成堆疊結構600。堆疊結構200包括依序配置在基底100上的氧化層104a及導體層106a。堆疊結構300包括依序配置在基底100上的氧化層104b及導體層106b。堆疊結構600包括依序配置在基底100上的氧化層104e及導體層106e。注意，氧化層104a、104b、104e的材料、厚度均相同，導體層106a、106b、106e的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
之後，請參照圖6C，於堆疊結構200兩側的基底100中形成淡摻雜區108a以及於堆疊結構300兩側的基底100中形成淡摻雜區108b。繼之，於堆疊結構200的側壁上形成間隙壁110a、於堆疊結構300的側壁上形成間隙壁110b、以及於堆疊結構600的側壁上形成間隙壁110e。可以在同一製程步驟中完成間隙壁110a、110b、110e的製作。接著，於堆疊結構200之兩側的基底100中形成二摻雜區112a以及於堆疊結構300之兩側的基底100中形成二摻雜區112b。
然後，請參照圖6D，於基底100上依序形成介電材料層114及導體材料層116，以覆蓋堆疊結構200、300、600。介電材料層114可為單層結構或多層結構。
接著，請參照圖6E，進行一圖案化步驟，將介電材料層114及導體材料層116圖案化，以於堆疊結構200上形成介電層114a及導體層116a以及於堆疊結構600上形成介電層114d及導體層116d。在此實施例中，介電層114a及導體層116a與堆疊結構200的側壁切齊，而介電層114d及導體層116d與堆疊結構600的側壁切齊。晶胞區100a中堆疊結構200、介電層114a及導體層116a構成一電荷儲存結構200-1。此外，當第一周邊區100b例如是邏輯電路區時，堆疊結構300例如是邏輯電晶體。另外，當第二周邊區100c例如是電容器區時，堆疊結構600、介電層114d及導體層116d構成一電容器。之後，於電荷儲存結構200-1的側壁上形成間隙壁118a、於堆疊結構300的側壁上形成 間隙壁118b、以及於介電層114d與導體層116d的側壁上形成間隙壁118e。可以在同一製程步驟中完成間隙壁118a、118b、118e的製作。
在另一實施例中，於形成淡摻雜區108a、108b的步驟中，也可以同時於堆疊結構600兩側的基底100中形成二淡摻雜區108c。此外，於形成摻雜區112a、112b的步驟中，也可以同時於堆疊結構600兩側的基底100中形成二摻雜區112c。在此情況下，形成如圖7所示之半導體結構61。
特別要注意的是，在第六實施例中，堆疊結構600(其包含氧化層104e及導體層106e)、介電層114d及導體層116d構成之電容器在不同的操作條件下，可視為單一電容器或兩個電容器的並聯。在一實施例中，當導體層106e及導體層116d分別作為下電極、上電極時，導體層106e、介電層114d及導體層116d構成一多晶矽-絕緣體-多晶矽電容器(PIP capacitor)。在另一實施例中，例如施加正電壓於導體層116d與基底100，以及施加負電壓於導體層106e時，則基底100、氧化層104e及導體層106e構成一金氧半電容器(MOS capacitor)，且此MOS電容器與上述之PIP電容器並聯之。
在第六實施例之半導體結構60、61中，晶胞區100a之閘氧化層(即氧化層104a)與浮置閘極(即導體層106a)、邏輯電路區(即第一周邊區100b)的邏輯閘氧化層(即氧化層104b)與邏輯閘極(即導體層106b)可在同 一圖案化步驟中完成，以簡化製程步驟、減少成本及增加競爭力。
此外，於形成晶胞區100a之電荷儲存結構200-1的同時，也可在不增加製程步驟的情形下，於電容器區(即第二周邊區100c)上產生電容器供客戶使用，提高產品設計的彈性。
在第四至第六實施例中，是以於晶胞區上僅形成電荷儲存結構為例來說明之，但本發明並不以此為限。在另一實施例中，也可以在晶胞區上形成包括電荷儲存結構及選擇電晶體的兩電晶體(2T)結構。亦即，第四至第六實施例中的周邊元件可與第二及第三實施例中的兩電晶體(2T)結構視設計需求而作任意組合。
綜上所述，本發明可以利用現有的製程輕易地將記憶單元與周邊邏輯元件、電阻器或電容器整合在一起。此處的記憶單元可為ETOX結構或包括電荷儲存結構與選擇電晶體之兩電晶體(2T)結構，可依客戶需求進行單次可程式化(OTP)或多次可程式化(MTP)操作。此外，與習知之複雜製程相比，本發明的方法可在製造記憶單元的過程中，同時形成周邊邏輯元件、電阻器或電容器中的至少一個，因此能大幅降低成本，提升競爭力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20、30、40、50、60、61、70、71‧‧‧半導體結構
100‧‧‧基底
100a‧‧‧晶胞區
100b‧‧‧第一周邊區
100c‧‧‧第二周邊區
102‧‧‧井區
104‧‧‧氧化物材料層
104a、104b、104c、104d、104e‧‧‧氧化層
106‧‧‧導體材料層
106a、106b、106c、106d、106e‧‧‧導體層
108a、108b、108c‧‧‧淡摻雜區
110a、110b、110c、110d、110e‧‧‧間隙壁
112a、112b、112c‧‧‧摻雜區
114‧‧‧介電材料層
114a、114b、114c、114d‧‧‧介電層
116‧‧‧導體材料層
116a、116b、116c、116d‧‧‧導體層
118a、118b、118c、118d、118e‧‧‧間隙壁
120、124‧‧‧金屬矽化物層
122、126‧‧‧導體插塞
200、300、400、500、600、700‧‧‧堆疊結構
200-1‧‧‧電荷儲存結構
200-2‧‧‧選擇電晶體
圖1A至1E為依據本發明第一實施例所繪示之半導體結構之製造方法的剖面示意圖。
圖2A至2E為依據本發明第二實施例所繪示之半導體結構之製造方法的剖面示意圖。
圖3A至3C為依據本發明第三實施例所繪示之半導體結構之製造方法的剖面示意圖。
圖4A至4F為依據本發明第四實施例所繪示之半導體結構之製造方法的剖面示意圖。
圖5A至5F為依據本發明第五實施例所繪示之半導體結構之製造方法的剖面示意圖。
圖6A至6E為依據本發明第六實施例所繪示之半導體結構之製造方法的剖面示意圖。
圖7為依據本發明第六實施例所繪示之另一半導體結構的剖面示意圖。
10‧‧‧半導體結構
100‧‧‧基底
100a‧‧‧晶胞區
100b‧‧‧第一周邊區
102‧‧‧井區
104a、104b‧‧‧氧化層
106a、106b、116a‧‧‧導體層
108a、108b‧‧‧淡摻雜區
110a、110b‧‧‧間隙壁
112a、112b‧‧‧摻雜區
114a‧‧‧介電層
200、300‧‧‧堆疊結構
200-1‧‧‧電荷儲存結構

Claims (16)

  1. 一種半導體結構的製造方法，包括：提供一基底，該基底具有一晶胞區及一邏輯電路區；於該晶胞區及該邏輯電路區之該基底上依序形成一氧化材料層及一第一導體材料層；進行一圖案化步驟，以於該晶胞區之該基底上形成一第一堆疊結構以及於該晶胞區之該第一堆疊結構的一側形成一選擇電晶體，同時於該邏輯電路區之該基底上形成一第二堆疊結構；於該第一堆疊結構之側壁上形成一第一間隙壁以及於該第二堆疊結構之側壁上形成一第二間隙壁，同時於該選擇電晶體之側壁上形成一第三間隙壁；於該第一堆疊結構兩側的該基底中形成至少二第一摻雜區以及於該第二堆疊結構兩側的該基底中形成二第二摻雜區，其中該些第一摻雜區更形成於該選擇電晶體兩側的該基底中，該電荷儲存結構與該選擇電晶體共用一個第一摻雜區；以及至少於該第一堆疊結構上形成一介電層及一第二導體層，其中該晶胞區中之該第一堆疊結構、該介電層及該第二導體層構成一電荷儲存結構，且該第二堆疊結構成一邏輯電晶體。
  2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該介電層為單層結構或多層結構。
  3. 一種半導體結構的製造方法，包括： 提供一基底，該基底具有一晶胞區及一邏輯電路區；於該晶胞區及該邏輯電路區之該基底上依序形成一氧化材料層及一第一導體材料層；進行一圖案化步驟，以於該晶胞區之該基底上形成一第一堆疊結構以及於該邏輯電路區之該基底上形成一第二堆疊結構；於該第一堆疊結構之側壁上形成一第一間隙壁以及於該第二堆疊結構之側壁上形成一第二間隙壁；於該第一堆疊結構兩側的該基底中形成至少二第一摻雜區以及於該第二堆疊結構兩側的該基底中形成二第二摻雜區；以及至少於該第一堆疊結構上形成一介電層及一第二導體層，其中該晶胞區中之該第一堆疊結構、該介電層及該第二導體層構成一電荷儲存結構，且該第二堆疊結構成一邏輯電晶體，其中該介電層及該第二導體層更沿著該第一堆疊結構的側壁延伸至該晶胞區之該第一堆疊結構的一側之該基底上，其中該些第一摻雜區配置於該第二導體層兩側的該基底中，且其中位於該第一堆疊結構上的該第二導體層的一部分作為控制閘極，且位於該基底上的該第二導體層的另一部分作為選擇閘極。
  4. 如申請專利範圍第3項所述之半導體結構的製造 方法，其中該介電層為單層結構。
  5. 一種半導體結構的製造方法，包括：提供一基底，該基底具有一晶胞區、一邏輯電路區及一電阻器區；於該晶胞區及該邏輯電路區之該基底上依序形成一氧化材料層及一第一導體材料層；進行一圖案化步驟，以於該晶胞區之該基底上形成一第一堆疊結構以及於該邏輯電路區之該基底上形成一第二堆疊結構，同時於該電阻器區之該基底上形成一第三堆疊結構；於該第一堆疊結構之側壁上形成一第一間隙壁以及於該第二堆疊結構之側壁上形成一第二間隙壁，同時於該第三堆疊結構之側壁上形成一第三間隙壁；於該第一堆疊結構兩側的該基底中形成至少二第一摻雜區以及於該第二堆疊結構兩側的該基底中形成二第二摻雜區；以及至少於該第一堆疊結構上形成一介電層及一第二導體層，其中該介電層與該第二導體層更形成於該第三堆疊結構上且曝露出該第三堆疊結構之部分上表面，其中該晶胞區中之該第一堆疊結構、該介電層及該第二導體層構成一電荷儲存結構，且該第二堆疊結構成一邏輯電晶體。
  6. 如申請專利範圍第5項所述之半導體結構的製造方法，更包括於該電荷儲存結構之側壁上形成一第四間隙 壁、於該第二堆疊結構之側壁上形成一第五間隙壁、以及於該第三堆疊結構上之該介電層與該第二導體層之側壁上形成一第六間隙壁；以及至少於該電荷儲存結構的上表面、該第二堆疊結構的上表面、該第三堆疊結構的部分上表面、以及該第三堆疊結構上之該第二導體層的上表面上形成一金屬矽化物層。
  7. 如申請專利範圍第6項所述之半導體結構的製造方法，其中該金屬矽化物層的材料包括矽化鈷。
  8. 如申請專利範圍第6項所述之半導體結構的製造方法，更包括形成二導體插塞與該第三堆疊結構上的該金屬矽化物層電性連接。
  9. 一種半導體結構的製造方法，包括：提供一基底，該基底具有一晶胞區、一邏輯電路區及一電阻器區；於該晶胞區及該邏輯電路區之該基底上依序形成一氧化材料層及一第一導體材料層；進行一圖案化步驟，以於該晶胞區之該基底上形成一第一堆疊結構以及於該邏輯電路區之該基底上形成一第二堆疊結構；於該第一堆疊結構之側壁上形成一第一間隙壁以及於該第二堆疊結構之側壁上形成一第二間隙壁；於該第一堆疊結構兩側的該基底中形成至少二第一摻雜區以及於該第二堆疊結構兩側的該基底中形成二第二摻雜區；以及 至少於該第一堆疊結構上形成一介電層及一第二導體層，其中該晶胞區中之該第一堆疊結構、該介電層及該第二導體層構成一電荷儲存結構，且該第二堆疊結構成一邏輯電晶體，其中該介電層與該第二導體層更於該電阻器區之該基底上形成一第三堆疊結構。
  10. 如申請專利範圍第9項所述之半導體結構的製造方法，更包括於該電荷儲存結構之側壁上形成一第三間隙壁、於該第二堆疊結構之側壁上形成一第四間隙壁、以及於該第三堆疊結構之側壁上形成一第五間隙壁；以及至少於該電荷儲存結構的上表面、該第二堆疊結構的上表面、以及該第三堆疊結構的上表面上形成一金屬矽化物層。
  11. 如申請專利範圍第10項所述之半導體結構的製造方法，其中該金屬矽化物層的材料包括矽化鈷。
  12. 如申請專利範圍第10項所述之半導體結構的製造方法，其中該金屬矽化物層更形成於該第三堆疊結構之兩側的該基底上。
  13. 如申請專利範圍第12項所述之半導體結構的製造方法，更包括形成二導體插塞與該第三堆疊結構之兩側的該基底上的該金屬矽化物層電性連接。
  14. 一種半導體結構的製造方法，包括：提供一基底，該基底具有一晶胞區、一邏輯電路區及一電容器區；於該晶胞區及該邏輯電路區之該基底上依序形成一 氧化材料層及一第一導體材料層；進行一圖案化步驟，以於該晶胞區之該基底上形成一第一堆疊結構以及於該邏輯電路區之該基底上形成一第二堆疊結構，同時於該電容器區之該基底上形成一第三堆疊結構；於該第一堆疊結構之側壁上形成一第一間隙壁以及於該第二堆疊結構之側壁上形成一第二間隙壁，同時於該第三堆疊結構之側壁上形成一第三間隙壁；於該第一堆疊結構兩側的該基底中形成至少二第一摻雜區以及於該第二堆疊結構兩側的該基底中形成二第二摻雜區；以及至少於該第一堆疊結構上形成一介電層及一第二導體層，其中該晶胞區中之該第一堆疊結構、該介電層及該第二導體層構成一電荷儲存結構，且該第二堆疊結構成一邏輯電晶體，其中該介電層與該第二導體層更形成於該第三堆疊結構上，該介電層以及該第二導體層之側壁與該第三堆疊結構之側壁切齊，且該電容器區中之該第三堆疊結構、該介電層及該第二導體層構成一電容器。
  15. 如申請專利範圍第14項所述之半導體結構的製造方法，更包括於該電荷儲存結構之側壁上形成一第四間隙壁、於該第二堆疊結構之側壁上形成一第五間隙壁、以及於該電容器之側壁上形成一第六間隙壁。
  16. 如申請專利範圍第15項所述之半導體結構的製 造方法，其中於形成該些第一摻雜區及該些第二摻雜區的步驟中，同時於該電容器兩側的該基底中形成二第三摻雜區。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171217B1 (en) 2020-05-08 2021-11-09 Powerchip Semiconductor Manufacturing Corporation Memory structure and manufacturing method thereof

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979383B (zh) * 2014-04-03 2018-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9362001B2 (en) * 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
FR3046293A1 (fr) * 2015-12-29 2017-06-30 St Microelectronics Crolles 2 Sas Circuit integre et son procede de fabrication
US9754955B2 (en) * 2015-12-30 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. High-K-last manufacturing process for embedded memory with metal-oxide-nitride-oxide-silicon (MONOS) memory cells
US9831262B2 (en) 2015-12-30 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9793286B2 (en) 2015-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9842850B2 (en) * 2015-12-30 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. High-K-last manufacturing process for embedded memory with silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
CN106816434B (zh) * 2017-02-24 2018-05-22 睿力集成电路有限公司 高k介质膜层结构及其应用与制造方法
CN108666311B (zh) 2017-03-28 2021-05-18 联华电子股份有限公司 半导体元件及其制作方法
US10468427B2 (en) * 2018-01-23 2019-11-05 Globalfoundries Singapore Pte. Ltd. Poly-insulator-poly (PIP) capacitor
FR3087027A1 (fr) * 2018-10-08 2020-04-10 Stmicroelectronics (Rousset) Sas Element capacitif de puce electronique
TWI775049B (zh) * 2020-02-20 2022-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體元件及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879990A (en) * 1996-03-22 1999-03-09 U.S. Philips Corporation Semiconductor device having an embedded non-volatile memory and method of manufacturing such a semicondutor device
US20060261398A1 (en) * 2005-05-18 2006-11-23 Samsung Electronics Co., Ltd. Nonvolatile memory device
US20110272752A1 (en) * 2007-02-27 2011-11-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555865B2 (en) * 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
JP5149539B2 (ja) * 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
US7745344B2 (en) * 2007-10-29 2010-06-29 Freescale Semiconductor, Inc. Method for integrating NVM circuitry with logic circuitry
US20130020623A1 (en) * 2011-07-18 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for single gate non-volatile memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879990A (en) * 1996-03-22 1999-03-09 U.S. Philips Corporation Semiconductor device having an embedded non-volatile memory and method of manufacturing such a semicondutor device
US20060261398A1 (en) * 2005-05-18 2006-11-23 Samsung Electronics Co., Ltd. Nonvolatile memory device
US20110272752A1 (en) * 2007-02-27 2011-11-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171217B1 (en) 2020-05-08 2021-11-09 Powerchip Semiconductor Manufacturing Corporation Memory structure and manufacturing method thereof

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