CN103579121A - 半导体结构的制造方法 - Google Patents

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Abstract

本发明公开一种半导体结构的制造方法。提供具有晶胞区及周边区的基底。在晶胞区及周边区的基底上依序形成氧化材料层及第一导体材料层。进行一图案化步骤，以于晶胞区的基底上形成第一堆叠结构以及于周边区的基底上形成第二堆叠结构。于第一堆叠结构的侧壁上形成第一间隙壁以及于第二堆叠结构的侧壁上形成第二间隙壁。在第一堆叠结构两侧的基底中形成至少二第一掺杂区以及于第二堆叠结构两侧的基底中形成二第二掺杂区。至少于第一堆叠结构上形成介电层及第二导体层。晶胞区中的第一堆叠结构、介电层及第二导体层构成一电荷存储结构。

Description

半导体结构的制造方法
技术领域
本发明涉及一种半导体结构的制造方法，且特别是涉及一种将存储单元与周边逻辑元件、电阻器或电容器整合的半导体结构的制造方法。
背景技术
非挥发性存储体元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种存储体元件。
具有穿隧氧化物的可抹除且可编程只读存储器（EPROM with TunnelOxide，ETOX）为一种常见的存储单元结构，其以掺杂多晶硅制作浮置栅极与控制栅极，以进行抹除/写入的操作。此外，为了避免ETOX因过度抹除/写入而导致数据误判的问题，可在存储单元的一侧串接一选择晶体管（selecttransistor），而形成两晶体管（2T）结构。通过选择晶体管来控制存储单元的程序化和读取，来进行多次可编程化（Multiple-Time Programming；MTP）操作。
随着多功能芯片的发展，晶胞区的存储单元与周边区的逻辑元件、电阻器或电容器等常会制作在同一个芯片上。然而，存储单元与周边元件的制作工艺通常是分开进行的，因此需要多个光掩模以及复杂的制作工艺步骤，会增加成本及减少竞争力。
发明内容
有鉴于此，本发明的目的在于提供一种半导体结构的制造方法，可以利用现有的制作工艺轻易地将存储单元与周边逻辑元件、电阻器或电容器整合在一起。
为达上述目的，本发明提出一种半导体结构的制造方法。提供具有晶胞区及逻辑电路区的基底。于晶胞区及逻辑电路区的基底上依序形成氧化材料层及第一导体材料层。进行一图案化步骤，以于晶胞区的基底上形成第一堆叠结构以及于逻辑电路区的基底上形成第二堆叠结构。于第一堆叠结构的侧壁上形成第一间隙壁以及于第二堆叠结构的侧壁上形成第二间隙壁。于第一堆叠结构两侧的基底中形成至少二第一掺杂区以及于第二堆叠结构两侧的基底中形成二第二掺杂区。至少于第一堆叠结构上形成介电层及第二导体层。晶胞区中的第一堆叠结构、介电层及第二导体层构成电荷存储结构，且第二堆叠结构为逻辑晶体管。
在本发明的一实施例中，于进行上述图案化步骤的步骤中，同时于基底的晶胞区的第一堆叠结构的一侧形成一选择晶体管。于形成第一间隙壁及第二间隙壁的步骤中，同时于选择晶体管的侧壁上形成第三间隙壁。此外，第一掺杂区还形成于选择晶体管两侧的基底中，电荷存储结构与选择晶体管共用一个第一掺杂区。
在本发明的一实施例中，上述介电层为单层结构或多层结构。
在本发明的一实施例中，上述介电层及第二导体层还沿着第一堆叠结构的侧壁延伸至晶胞区的第一堆叠结构的一侧的基底上，且第一掺杂区配置于第二导体层两侧的基底中。
在本发明的一实施例中，上述介电层为单层结构。
在本发明的一实施例中，上述基底还具有电阻器区。
在本发明的一实施例中，于进行上述图案化步骤的步骤中，同时于电阻器区的基底上形成第三堆叠结构。于形成第一间隙壁及第二间隙壁的步骤中，同时于第三堆叠结构的侧壁上形成第三间隙壁。此外，介电层与第二导体层还形成于第三堆叠结构上且曝露出第三堆叠结构的部分上表面。
在本发明的一实施例中，上述半导体结构的制造方法还包括：于电荷存储结构的侧壁上形成第四间隙壁、于第二堆叠结构的侧壁上形成第五间隙壁、以及于第三堆叠结构上的介电层与第二导体层的侧壁上形成第六间隙壁；以及至少于电荷存储结构的上表面、第二堆叠结构的上表面、第三堆叠结构的部分上表面、以及第三堆叠结构上的第二导体层的上表面上形成金属硅化物层。
在本发明的一实施例中，上述金属硅化物层的材料包括硅化钴。
在本发明的一实施例中，上述半导体结构的制造方法还包括形成二导体插塞与第三堆叠结构上的金属硅化物层电连接。
在本发明的一实施例中，上述介电层与第二导体层还于电阻器区的基底上形成第三堆叠结构。
在本发明的一实施例中，上述半导体结构的制造方法还包括：于电荷存储结构的侧壁上形成第三间隙壁、于第二堆叠结构的侧壁上形成第四间隙壁、以及于第三堆叠结构的侧壁上形成第五间隙壁；以及至少于电荷存储结构的上表面、第二堆叠结构的上表面、以及第三堆叠结构的上表面上形成金属硅化物层。
在本发明的一实施例中，上述金属硅化物层的材料包括硅化钴。
在本发明的一实施例中，上述金属硅化物层还形成于第三堆叠结构的两侧的基底上。
在本发明的一实施例中，上述半导体结构的制造方法还包括形成二导体插塞与第三堆叠结构的两侧的基底上的金属硅化物层电连接。
在本发明的一实施例中，上述基底还具有电容器区。
在本发明的一实施例中，于进行上述图案化步骤的步骤中，同时于电容器区的基底上形成第三堆叠结构。于形成第一间隙壁及第二间隙壁的步骤中，同时于第三堆叠结构的侧壁上形成第三间隙壁。此外，介电层与第二导体层还形成于第三堆叠结构上，介电层以及第二导体层的侧壁与第三堆叠结构的侧壁切齐，且电容器区中的第三堆叠结构、介电层及第二导体层构成电容器。
在本发明的一实施例中，上述半导体结构的制造方法还包括于电荷存储结构的侧壁上形成第四间隙壁、于第二堆叠结构的侧壁上形成第五间隙壁、以及于电容器的侧壁上形成第六间隙壁。
在本发明的一实施例中，于形成上述第一掺杂区及第二掺杂区的步骤中，同时于电容器两侧的基底中形成二第三掺杂区。
基于上述，本发明的制造方法可整合于现有的制作工艺（例如逻辑制作工艺或CMOS制作工艺）中，利用现有的制作工艺轻易地将存储单元与周边逻辑元件、电阻器或电容器整合在一起，大幅降低成本，提升竞争力。此处的存储单元可为ETOX结构或包括电荷存储结构与选择晶体管的两晶体管（2T）结构，可依客户需求进行单次可编程化（OTP）或多次可编程化（MTP）操作。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至1E为依据本发明第一实施例所绘示的半导体结构的制造方法的剖面示意图；
图2A至2E为依据本发明第二实施例所绘示的半导体结构的制造方法的剖面示意图；
图3A至3C为依据本发明第三实施例所绘示的半导体结构的制造方法的剖面示意图；
图4A至4F为依据本发明第四实施例所绘示的半导体结构的制造方法的剖面示意图；
图5A至5F为依据本发明第五实施例所绘示的半导体结构的制造方法的剖面示意图；
图6A至6E为依据本发明第六实施例所绘示的半导体结构的制造方法的剖面示意图；
图7为依据本发明第六实施例所绘示的另一半导体结构的剖面示意图。
主要元件符号说明
10、20、30、40、50、60、61、70、71：半导体结构
100：基底
100a：晶胞区
100b：第一周边区
100c：第二周边区
102：阱区
104：氧化物材料层
104a、104b、104c、104d、104e：氧化层
106：导体材料层
106a、106b、106c、106d、106e：导体层
108a、108b、108c：淡掺杂区
110a、110b、110c、110d、110e：间隙壁
112a、112b、112c：掺杂区
114：介电材料层
114a、114b、114c、114d：介电层
116：导体材料层
116a、116b、116c、116d：导体层
118a、118b、118c、118d、118e：间隙壁
120、124：金属硅化物层
122、126：导体插塞
200、300、400、500、600、700：堆叠结构
200-1：电荷存储结构
200-2：选择晶体管
具体实施方式
第一实施例
图1A至图1E为依据本发明第一实施例所绘示的半导体结构的制造方法的剖面示意图。
首先，请参照图1A，提供一基底100。基底100例如是P型硅基底。阱区102形成于基底100中。阱区102例如是P型阱区。在一实施例中，深阱区（未绘示）可选择性地形成在基底100中且位于阱区102的下方。在此实施例中，基底100具有晶胞区100a与第一周边区100b。第一周边区100b例如是逻辑电路区。此外，基底100中更形成有多个浅沟槽隔离结构，晶胞区100a与第一周边区100b可通过浅沟槽隔离结构互相分开。
接着，在晶胞区100a及第一周边区100b的基底100上依序形成氧化材料层104及导体材料层106。氧化材料层104的材料例如是氧化硅，且其形成方法包括进行热氧化法。导体材料层106的材料例如是掺杂多晶硅，且其形成方法包括进行化学气相沉积制作工艺。
然后，请参照图1B，进行一图案化步骤，将氧化材料层104及导体材料层106图案化，以在晶胞区100a的基底100上形成堆叠结构200以及于第一周边区100b的基底100上形成堆叠结构300。堆叠结构200包括依序配置在基底100上的氧化层104a及导体层106a。堆叠结构300包括依序配置在基底100上的氧化层104b及导体层106b。注意，氧化层104a、104b的材料、厚度均相同，导体层106a、106b的材料、厚度均相同，且上述层可以在同一图案化步骤中完成。
之后，请参照图1C，在堆叠结构200两侧的基底100中形成二淡掺杂区108a以及于堆叠结构300两侧的基底100中形成二淡掺杂区108b。淡掺杂区108a、108b例如是N型淡掺杂区，且其形成方法包括进行离子注入制作工艺。继之，于堆叠结构200的侧壁上形成间隙壁110a以及于堆叠结构300的侧壁上形成间隙壁110b。间隙壁110a、110b的材料例如是氧化硅、氮化硅或氮氧化硅，且其形成方法包括先进行化学气相沉积制作工艺再进行非等向性蚀刻制作工艺。接着，于堆叠结构200的两侧的基底100中形成二掺杂区112a以及于堆叠结构300的两侧的基底100中形成二掺杂区112b。掺杂区112a、112b例如是N型掺杂区，且其形成方法包括进行离子注入制作工艺。
然后，请参照图1D，于基底100上依序形成介电材料层114及导体材料层116，以覆盖堆叠结构200、300。在一实施例中，介电材料层114可为单层结构，例如氧化硅层。在另一实施例中，介电材料层114可为多层结构，例如氧化硅-氮化硅-氧化硅（ONO）的复合层。在图1D中是以单层结构为例来说明之。介电材料层114的形成方法包括进行化学气相沉积制作工艺。导体材料层116的材料例如是掺杂多晶硅，且其形成方法包括进行化学气相沉积制作工艺。
接着，请参照图1E，进行一图案化步骤，将介电材料层114及导体材料层116图案化，以于堆叠结构200上形成介电层114a及导体层116a。晶胞区100a中堆叠结构200（其包含氧化层104a及导体层106a）、介电层114a及导体层116a构成一电荷存储结构200-1。氧化层104a可作为栅氧化层。导体层106a可作为浮置栅极。介电层114a可作为栅间介电层。导体层116a可作为控制栅极。此外，当第一周边区100b例如是逻辑电路区时，堆叠结构300（其包括氧化层104b及导体层106b）例如是逻辑晶体管。氧化层104b可作为逻辑晶体管栅氧化层。导体层106b可作为逻辑晶体管栅极。
在第一实施例的半导体结构10中，晶胞区100a的栅氧化层（即氧化层104a）与浮置栅极（即导体层106a）以及逻辑电路区（即第一周边区100b）的逻辑栅氧化层（即氧化层104b）与逻辑栅极（即导体层106b）可在同一图案化步骤中完成，以简化制作工艺步骤、减少成本及增加竞争力。
在第一实施例中，是以于晶胞区上仅形成电荷存储结构为例来说明之，但本发明并不以此为限。在另一实施例中，也可以在晶胞区上形成包括电荷存储结构及选择晶体管的两晶体管（2T）结构。将在第二实施例中详细说明。
第二实施例
图2A至图2E为依据本发明第二实施例所绘示的半导体结构的制造方法的剖面示意图。第二实施例使用与第一实施例相同的元件符号来表示相同或类似的构件，这些构件的材料与形成方法请参见第一实施例，于此不再赘述。
首先，请参照图2A，提供如图1A的结构。然后，请参照图2B，进行一图案化步骤，将氧化材料层104及导体材料层106图案化，以于晶胞区100a的基底100上形成堆叠结构200与堆叠结构400，以及于第一周边区100b的基底100上形成堆叠结构300。堆叠结构200包括依序配置在基底100上的氧化层104a及导体层106a。堆叠结构300包括依序配置在基底100上的氧化层104b及导体层106b。堆叠结构400包括依序配置在基底100上的氧化层104c及导体层106c。注意，氧化层104a、104b、104c的材料、厚度均相同，导体层106a、106b、106c的材料、厚度均相同，且上述层可以在同一图案化步骤中完成。
之后，请参照图2C，于堆叠结构200两侧的基底100中形成至少二淡掺杂区108a以及于堆叠结构300两侧的基底100中形成二淡掺杂区108b。淡掺杂区108a还形成于堆叠结构400两侧的基底100中。继之，于堆叠结构200的侧壁上形成间隙壁110a、于堆叠结构300的侧壁上形成间隙壁110b、以及于堆叠结构400的侧壁上形成间隙壁110c。接着，于堆叠结构200的两侧的基底100中形成至少二掺杂区112a以及于堆叠结构300的两侧的基底100中形成二掺杂区112b。掺杂区112a更形成于堆叠结构400两侧的基底100中。此外，堆叠结构200（或后续形成的电荷存储结构200-1）及堆叠结构400（即选择晶体管）共用一个掺杂区112a。
然后，请参照图2D，于基底100上依序形成介电材料层114及导体材料层116，以覆盖堆叠结构200、300、400。介电材料层114可为单层结构或多层结构。
接着，请参照图2E，进行一图案化步骤，将介电材料层114及导体材料层116图案化，以于堆叠结构200上形成介电层114a及导体层116a。晶胞区100a中堆叠结构200（其包含氧化层104a及导体层106a）、介电层114a及导体层116a构成一电荷存储结构200-1。氧化层104a可作为栅氧化层。导体层106a可作为浮置栅极。介电层114a可作为栅间介电层。导体层116a可作为控制栅极。此外，晶胞区100a中堆叠结构400（其包含氧化层104c及导体层106c）例如是选择晶体管。氧化层104c可作为选择栅氧化层。导体层106c可作为选择栅极。另外，当第一周边区100b例如是逻辑电路区时，堆叠结构300（其包括氧化层104b及导体层106b）例如是逻辑晶体管。氧化层104b可作为逻辑栅氧化层。导体层106b可作为逻辑栅极。
在第二实施例的半导体结构20中，晶胞区100a的栅氧化层（即氧化层104a）、浮置栅极（即导体层106a）、选择栅氧化层（即氧化层104c）与选择栅极（即导体层106c）以及逻辑电路区（即第一周边区100b）的逻辑栅氧化层（即氧化层104b）与逻辑栅极（即导体层106b）可在同一图案化步骤中完成，以简化制作工艺步骤、减少成本及增加竞争力。
在第二实施例中，是以晶胞区中的电荷存储结构及选择晶体管为分开结构为例来说明之，但本发明并不以此为限。在另一实施例中，晶胞区中的电荷存储结构及选择晶体管也可以为连续结构。将在第三实施例中详细说明。
第三实施例
图3A至图3C为依据本发明第三实施例所绘示的半导体结构的制造方法的剖面示意图。第三实施例使用与第一实施例相同的元件符号来表示相同或类似的构件，这些构件的材料与形成方法请参见第一实施例，于此不再赘述。
首先，请参照图3A，提供如图1B的结构。接着，请参照图3B，于堆叠结构200两侧的基底100中形成二淡掺杂区108a以及于堆叠结构300两侧的基底100中形成二淡掺杂区108b。继之，于堆叠结构200的侧壁上形成间隙壁110a以及于堆叠结构300的侧壁上形成间隙壁110b。接着，于堆叠结构200的两侧的基底100中形成至少二掺杂区112a以及于堆叠结构300的两侧的基底100中形成二掺杂区112b。特别要注意的是，在第三实施例中，一个掺杂区112a位于紧邻堆叠结构200的一侧的基底100中（绘示于图3B的晶胞区100a的右侧），一个掺杂区112a位于离堆叠结构200一距离的基底100中（绘示于图3B的晶胞区100a的左侧），而一个掺杂区112a可选择性地配置于上述两个掺杂区112a之间且位于紧邻堆叠结构200的另一侧的基底100中（绘示于图3B的晶胞区100a的中间处）。然后，于基底100上依序形成介电材料层114及导体材料层116，以覆盖堆叠结构200、300。
之后，请参照图3C，进行一图案化步骤，将介电材料层114及导体材料层116图案化，以至少于堆叠结构200上形成介电层114a及导体层116a。在此实施例中，介电层114a及导体层116a还沿着堆叠结构200的侧壁延伸至晶胞区100a的堆叠结构200的一侧的基底100上。
在图3C中，两个掺杂区112a配置于导体层116a两侧的基底100中，且其中一个掺杂区112a（绘示于图3C的晶胞区100a的左侧）与导体层116a的边界切齐但不重叠。然而，本发明并不以此为限。在另一实施例中，此掺杂区112a与导体层116a部分重叠。在又一实施例中，此掺杂区112a与导体层116a的边界分开且不重叠。此外，一个掺杂区112a（绘示于图3B的晶胞区100a的中间处）可选择性地配置于上述两个掺杂区112a之间且位于导体层116a下方的基底100中。
在此实施例中，晶胞区100a中堆叠结构200（其包含氧化层104a及导体层106a）、堆叠结构200上的介电层114a及导体层116a构成一电荷存储结构200-1。氧化层104a可作为栅氧化层。导体层106a可作为浮置栅极。堆叠结构200上的介电层114a可作为栅间介电层。堆叠结构200上的导体层116a可作为控制栅极。此外，晶胞区100a中堆叠结构200的一侧的基底100上的介电层114a及导体层116a构成一选择晶体管200-2。亦即，选择晶体管200-2直接位在基底100上。基底100上的介电层114a可作为选择栅氧化层。基底100上的导体层116a可作为选择栅极。另外，当第一周边区100b例如是逻辑电路区时，堆叠结构300（其包括氧化层104b及导体层106b）例如是逻辑晶体管。氧化层104b可作为逻辑栅氧化层。导体层106b可作为逻辑栅极。
在第三实施例的半导体结构30中，晶胞区100a的栅氧化层（即氧化层104a）与浮置栅极（即导体层106a）以及逻辑电路区（即第一周边区100b）的逻辑栅氧化层（即氧化层104b）与逻辑栅极（即导体层106b）可在同一图案化步骤中完成，以简化制作工艺步骤、减少成本及增加竞争力。
此外，晶胞区100a的栅间介电层与选择栅氧化层（即介电层114a）以及控制栅极与选择栅极（即导体层116a）也可在同一图案化步骤中完成。特别要注意的是，在此实施例中，由于部分介电层114a延伸至堆叠结构200的一侧的基底100上且作为选择栅氧化层，因此介电层114较佳为单层结构。又，此实施例的导体层116a可兼具控制栅极与选择栅极的功能。换言之，第三实施例的控制栅极与选择栅极可被一起驱动。
在第一至第三实施例中，是以周边区为逻辑电路区为例来说明之，但本发明并不以此为限。在另一实施例中，周边区也可具有逻辑电路区及电阻器区。将在第四及第五实施例中详细说明。
第四实施例
图4A至图4F为依据本发明第四实施例所绘示的半导体结构的制造方法的剖面示意图。第四实施例使用与第一实施例相同的元件符号来表示相同或类似的构件，这些构件的材料与形成方法请参见第一实施例，于此不再赘述。
请参照图4A，提供一基底100。阱区102形成于基底100中。深阱区（未绘示）可选择性地形成在基底100中且位于阱区102的下方。在此实施例中，基底100具有晶胞区100a、第一周边区100b与第二周边区100c。第一周边区100b例如是逻辑电路区，第二周边区100c例如是电阻器区。此外，晶胞区100a、第一周边区100b与第二周边区100c可通过浅沟槽隔离结构互相分开。接着，于晶胞区100a、第一周边区100b及第二周边区100c的基底100上依序形成氧化材料层104及导体材料层106。
然后，请参照图4B，进行一图案化步骤，将氧化材料层104及导体材料层106图案化，以于晶胞区100a的基底100上形成堆叠结构200、于第一周边区100b的基底100上形成堆叠结构300、以及于第二周边区100c的基底100上形成堆叠结构500。堆叠结构200包括依序配置在基底100上的氧化层104a及导体层106a。堆叠结构300包括依序配置在基底100上的氧化层104b及导体层106b。堆叠结构500包括依序配置在基底100上的氧化层104d及导体层106d。注意，氧化层104a、104b、104d的材料、厚度均相同，导体层106a、106b、106d的材料、厚度均相同，且上述层可以在同一图案化步骤中完成。
之后，请参照图4C，于堆叠结构200两侧的基底100中形成二淡掺杂区108a以及于堆叠结构300两侧的基底100中形成二淡掺杂区108b。在一实施例中，也可以选择性地在堆叠结构500两侧的基底100中形成二淡掺杂区（未绘示）。继之，于堆叠结构200的侧壁上形成间隙壁110a、于堆叠结构300的侧壁上形成间隙壁110b、以及于堆叠结构500的侧壁上形成间隙壁110d。可在相同制作工艺步骤中完成间隙壁110a、110b、110d的制作。接着，于堆叠结构200的两侧的基底100中形成二掺杂区112a以及于堆叠结构300的两侧的基底100中形成二掺杂区112b。在一实施例中，也可以选择性地在堆叠结构500两侧的基底100中形成二掺杂区（未绘示）。
然后，请参照图4D，于基底100上依序形成介电材料层114及导体材料层116，以覆盖堆叠结构200、300、500。介电材料层114可为单层结构或多层结构。
接着，请参照图4E，进行一图案化步骤，将介电材料层114及导体材料层116图案化，以于堆叠结构200上形成介电层114a及导体层116a以及于堆叠结构500上形成介电层114b及导体层116b。晶胞区100a中堆叠结构200、介电层114a及导体层116a构成一电荷存储结构200-1。此外，当第一周边区100b例如是逻辑电路区时，堆叠结构300例如是逻辑晶体管。在此实施例中，介电层114a及导体层116a与堆叠结构200的边界切齐，而介电层114b及导体层116b曝露出堆叠结构500的部分上表面。
然后，请参照图4F，于电荷存储结构200-1的侧壁上形成间隙壁118a、于堆叠结构300的侧壁上形成间隙壁118b、以及于介电层114b与导体层116b的侧壁上形成间隙壁118c。间隙壁118a、118b、118c的材料例如是氧化硅、氮化硅或氮氧化硅，且其形成方法包括先进行化学气相沉积制作工艺再进行非等向性蚀刻制作工艺。
之后，于基底100上形成金属层（未绘示）。金属层的材料例如是钴，且其形成方法包括进行化学气相沉积制作工艺。继之，进行一退火处理，使得部分金属层与硅反应形成金属硅化物层120。金属硅化物层120形成于电荷存储结构200-1的上表面、堆叠结构300的上表面、堆叠结构500的部分上表面、以及导体层116b的上表面。此外，金属硅化物层120也形成于掺杂区112a、112b的表面上。金属硅化物层120的材料包括硅化钴。继之，移除未反应的金属层。
接下来，形成二导体插塞122与堆叠结构500上的金属硅化物层120电连接。导体插塞122的材料例如是钨。导体插塞122的形成方法包括于基底上形成一介电层（未绘示），于介电层中形成二开口，以及于开口中填入导体层。
特别要注意的是，在第四实施例中，虽然进行一硅化钴制作工艺，但在第二周边区100c中可形成一未含钴的电阻器，其有效电阻区标示为A区。具体言之，在第二周边区100c的A区中，导体层106d可视为多晶硅的未含钴电阻器（polysilicon non-cobalt resistor）。
在第四实施例的半导体结构40中，晶胞区100a的栅氧化层（即氧化层104a）与浮置栅极（即导体层106a）、逻辑电路区（即第一周边区100b）的逻辑栅氧化层（即氧化层104b）与逻辑栅极（即导体层106b）可在同一图案化步骤中完成，以简化制作工艺步骤、减少成本及增加竞争力。
此外，于形成晶胞区100a的电荷存储结构200-1的同时，也可在不增加制作工艺步骤的情形下，于电阻器区（即第二周边区100c）上产生多晶硅的未含钴电阻器供客户使用，提高产品设计的弹性。
第五实施例
图5A至图5F为依据本发明第五实施例所绘示的半导体结构的制造方法的剖面示意图。第五实施例使用与第四实施例相同的元件符号来表示相同或类似的构件，这些构件的材料与形成方法请参见第四实施例，于此不再赘述。
首先，请参照图5A，提供如图4A的结构。基底100具有晶胞区100a、第一周边区100b与第二周边区100c。第一周边区100b例如是逻辑电路区，第二周边区100c例如是电阻器区。接着，请参照图5B，进行一图案化步骤，将氧化材料层104及导体材料层106图案化，以于晶胞区100a的基底100上形成堆叠结构200以及于第一周边区100b的基底100上形成堆叠结构300。堆叠结构200包括依序配置在基底100上的氧化层104a及导体层106a。堆叠结构300包括依序配置在基底100上的氧化层104a及导体层106a。注意，氧化层104a、104b的材料、厚度均相同，导体层106a、106b的材料、厚度均相同，且上述层可以在同一图案化步骤中完成。
之后，请参照图5C，于堆叠结构200两侧的基底100中形成二淡掺杂区108a以及于堆叠结构300两侧的基底100中形成二淡掺杂区108b。继之，于堆叠结构200的侧壁上形成间隙壁110a以及于堆叠结构300的侧壁上形成间隙壁110b。接着，于堆叠结构200的两侧的基底100中形成二掺杂区112a以及于堆叠结构300的两侧的基底100中形成二掺杂区112b。
然后，请参照图5D，于基底100上依序形成介电材料层114及导体材料层116，以覆盖堆叠结构200、300。介电材料层114可为单层结构或多层结构。
接着，请参照图5E，进行一图案化步骤，将介电材料层114及导体材料层116图案化，以于堆叠结构200上形成介电层114a及导体层116a以及于第二周边区100c上形成介电层114c及导体层116c。晶胞区100a中堆叠结构200、介电层114a及导体层116a构成一电荷存储结构200-1。此外，当第一周边区100b例如是逻辑电路区时，堆叠结构300例如是逻辑晶体管。介电层114c及导体层116c构成堆叠结构700。
然后，请参照图5F，于电荷存储结构200-1的侧壁上形成间隙壁118a、于堆叠结构300的侧壁上形成间隙壁118b、以及于堆叠结构700的侧壁上形成间隙壁118d。可以在同一制作工艺步骤中完成间隙壁118a、118b、118d的制作。
之后，至少于电荷存储结构200-1的上表面、堆叠结构300的上表面、以及堆叠结构700的上表面形成金属硅化物层124。在此实施例中，金属硅化物层124更形成于掺杂区112a、112b的表面上以及第二周边区100c的堆叠结构700的两侧的基底100上。
接下来，形成二导体插塞126与堆叠结构700的两侧的基底100上的金属硅化物层124电连接。第五实施例的金属硅化物层124及导体插塞126的材料与形成方法与第四实施例的金属硅化物层120及导体插塞122类似，于此不再赘述。
特别要注意的是，在第五实施例中，虽然进行一硅化钴制作工艺，但在第二周边区100c中可形成一未含钴的电阻器，其有效电阻区标示为B区。具体言之，在第二周边区100c的B区中，基底100可视为主动区的未含钴电阻器（active area non-cobalt resistor）。
在第五实施例的半导体结构50中，晶胞区100a的栅氧化层（即氧化层104a）与浮置栅极（即导体层106a）、逻辑电路区（即第一周边区100b）的逻辑栅氧化层（即氧化层104b）与逻辑栅极（即导体层106b）可在同一图案化步骤中完成，以简化制作工艺步骤、减少成本及增加竞争力。
此外，于形成晶胞区100a的电荷存储结构200-1的同时，也可在不增加制作工艺步骤的情形下，于电阻器区（即第二周边区100c）上产生主动区的未含钴电阻器供客户使用，提高产品设计的弹性。
在第四及第五实施例中，是以周边区具有逻辑电路区及电阻器区为例来说明之，但本发明并不以此为限。在另一实施例中，周边区也可具有逻辑电路区及电容器区。将在第六实施例中详细说明。
第六实施例
图6A至图6E为依据本发明第六实施例所绘示的半导体结构的制造方法的剖面示意图。第六实施例使用与第一实施例相同的元件符号来表示相同或类似的构件，这些构件的材料与形成方法请参见第一实施例，于此不再赘述。
请参照图6A，提供一基底100。阱区102形成于基底100中。深阱区（未绘示）可选择性地形成在基底100中且位于阱区102的下方。在此实施例中，基底100具有晶胞区100a、第一周边区100b与第二周边区100c。第一周边区100b例如是逻辑电路区，第二周边区100c例如是电容器区。此外，晶胞区100a、第一周边区100b与第二周边区100c可通过浅沟槽隔离结构互相分开。接着，于晶胞区100a、第一周边区100b及第二周边区100c的基底100上依序形成氧化材料层104及导体材料层106。
然后，请参照图6B，进行一图案化步骤，将氧化材料层104及导体材料层106图案化，以于晶胞区100a的基底100上形成堆叠结构200、于第一周边区100b的基底100上形成堆叠结构300、以及于第二周边区100c的基底100上形成堆叠结构600。堆叠结构200包括依序配置在基底100上的氧化层104a及导体层106a。堆叠结构300包括依序配置在基底100上的氧化层104b及导体层106b。堆叠结构600包括依序配置在基底100上的氧化层104e及导体层106e。注意，氧化层104a、104b、104e的材料、厚度均相同，导体层106a、106b、106e的材料、厚度均相同，且上述层可以在同一图案化步骤中完成。
之后，请参照图6C，于堆叠结构200两侧的基底100中形成淡掺杂区108a以及于堆叠结构300两侧的基底100中形成淡掺杂区108b。继之，于堆叠结构200的侧壁上形成间隙壁110a、于堆叠结构300的侧壁上形成间隙壁110b、以及于堆叠结构600的侧壁上形成间隙壁110e。可以在同一制作工艺步骤中完成间隙壁110a、110b、110e的制作。接着，于堆叠结构200的两侧的基底100中形成二掺杂区112a以及于堆叠结构300的两侧的基底100中形成二掺杂区112b。
然后，请参照图6D，于基底100上依序形成介电材料层114及导体材料层116，以覆盖堆叠结构200、300、600。介电材料层114可为单层结构或多层结构。
接着，请参照图6E，进行一图案化步骤，将介电材料层114及导体材料层116图案化，以于堆叠结构200上形成介电层114a及导体层116a以及于堆叠结构600上形成介电层114d及导体层116d。在此实施例中，介电层114a及导体层116a与堆叠结构200的侧壁切齐，而介电层114d及导体层116d与堆叠结构600的侧壁切齐。晶胞区100a中堆叠结构200、介电层114a及导体层116a构成一电荷存储结构200-1。此外，当第一周边区100b例如是逻辑电路区时，堆叠结构300例如是逻辑晶体管。另外，当第二周边区100c例如是电容器区时，堆叠结构600、介电层114d及导体层116d构成一电容器。之后，于电荷存储结构200-1的侧壁上形成间隙壁118a、于堆叠结构300的侧壁上形成间隙壁118b、以及于介电层114d与导体层116d的侧壁上形成间隙壁118e。可以在同一制作工艺步骤中完成间隙壁118a、118b、118e的制作。
在另一实施例中，于形成淡掺杂区108a、108b的步骤中，也可以同时于堆叠结构600两侧的基底100中形成二淡掺杂区108c。此外，于形成掺杂区112a、112b的步骤中，也可以同时于堆叠结构600两侧的基底100中形成二掺杂区112c。在此情况下，形成如图7所示的半导体结构61。
特别要注意的是，在第六实施例中，堆叠结构600（其包含氧化层104e及导体层106e）、介电层114d及导体层116d构成的电容器在不同的操作条件下，可视为单一电容器或两个电容器的并联。在一实施例中，当导体层106e及导体层116d分别作为下电极、上电极时，导体层106e、介电层114d及导体层116d构成一多晶硅-绝缘体-多晶硅电容器（PIP capacitor）。在另一实施例中，例如施加正电压于导体层116d与基底100，以及施加负电压于导体层106e时，则基底100、氧化层104e及导体层106e构成一金氧半电容器（MOScapacitor），且此MOS电容器与上述的PIP电容器并联之。
在第六实施例的半导体结构60、61中，晶胞区100a的栅氧化层（即氧化层104a）与浮置栅极（即导体层106a）、逻辑电路区（即第一周边区100b）的逻辑栅氧化层（即氧化层104b）与逻辑栅极（即导体层106b）可在同一图案化步骤中完成，以简化制作工艺步骤、减少成本及增加竞争力。
此外，于形成晶胞区100a的电荷存储结构200-1的同时，也可在不增加制作工艺步骤的情形下，于电容器区（即第二周边区100c）上产生电容器供客户使用，提高产品设计的弹性。
在第四至第六实施例中，是以于晶胞区上仅形成电荷存储结构为例来说明之，但本发明并不以此为限。在另一实施例中，也可以在晶胞区上形成包括电荷存储结构及选择晶体管的两晶体管（2T）结构。亦即，第四至第六实施例中的周边元件可与第二及第三实施例中的两晶体管（2T）结构视设计需求而作任意组合。
综上所述，本发明可以利用现有的制作工艺轻易地将存储单元与周边逻辑元件、电阻器或电容器整合在一起。此处的存储单元可为ETOX结构或包括电荷存储结构与选择晶体管的两晶体管（2T）结构，可依客户需求进行单次可编程化（OTP）或多次可编程化（MTP）操作。此外，与现有的复杂制作工艺相比，本发明的方法可在制造存储单元的过程中，同时形成周边逻辑元件、电阻器或电容器中的至少一个，因此能大幅降低成本，提升竞争力。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (19)

1.一种半导体结构的制造方法，包括：
提供一基底，该基底具有晶胞区及逻辑电路区；
在该晶胞区及该逻辑电路区的该基底上依序形成一氧化材料层及一第一导体材料层；
进行一图案化步骤，以在该晶胞区的该基底上形成一第一堆叠结构以及在该逻辑电路区的该基底上形成一第二堆叠结构；
在该第一堆叠结构的侧壁上形成一第一间隙壁以及于该第二堆叠结构的侧壁上形成一第二间隙壁；
在该第一堆叠结构两侧的该基底中形成至少二第一掺杂区以及于该第二堆叠结构两侧的该基底中形成二第二掺杂区；以及
至少于该第一堆叠结构上形成一介电层及一第二导体层，其中该晶胞区中的该第一堆叠结构、该介电层及该第二导体层构成一电荷存储结构，且该第二堆叠结构为一逻辑晶体管。
2.如权利要求1所述的半导体结构的制造方法，其中于进行该图案化步骤的步骤中，同时于该基底的该晶胞区的该第一堆叠结构的一侧形成一选择晶体管，
其中于形成该第一间隙壁及该第二间隙壁的步骤中，同时于该选择晶体管的侧壁上形成一第三间隙壁，以及
其中该些第一掺杂区还形成于该选择晶体管两侧的该基底中，该电荷存储结构与该选择晶体管共用一个第一掺杂区。
3.如权利要求1所述的半导体结构的制造方法，其中该介电层为单层结构或多层结构。
4.如权利要求1所述的半导体结构的制造方法，其中该介电层及该第二导体层还沿着该第一堆叠结构的侧壁延伸至该晶胞区的该第一堆叠结构的一侧的该基底上，且
其中该些第一掺杂区配置于该第二导体层两侧的该基底中。
5.如权利要求4所述的半导体结构的制造方法，其中该介电层为单层结构。
6.如权利要求1所述的半导体结构的制造方法，其中该基底还具有一电阻器区。
7.如权利要求6所述的半导体结构的制造方法，其中在进行该图案化步骤的步骤中，同时在该电阻器区的该基底上形成一第三堆叠结构，
其中在形成该第一间隙壁及该第二间隙壁的步骤中，同时在该第三堆叠结构的侧壁上形成一第三间隙壁，且
其中该介电层与该第二导体层还形成于该第三堆叠结构上且曝露出该第三堆叠结构的部分上表面。
8.如权利要求7所述的半导体结构的制造方法，还包括在该电荷存储结构的侧壁上形成一第四间隙壁、在该第二堆叠结构的侧壁上形成一第五间隙壁、以及在该第三堆叠结构上的该介电层与该第二导体层的侧壁上形成一第六间隙壁；以及
至少于该电荷存储结构的上表面、该第二堆叠结构的上表面、该第三堆叠结构的部分上表面、以及该第三堆叠结构上的该第二导体层的上表面上形成一金属硅化物层。
9.如权利要求8所述的半导体结构的制造方法，其中该金属硅化物层的材料包括硅化钴。
10.如权利要求8所述的半导体结构的制造方法，还包括形成两个导体插塞与该第三堆叠结构上的该金属硅化物层电连接。
11.如权利要求6所述的半导体结构的制造方法，其中该介电层与该第二导体层还于该电阻器区的该基底上形成一第三堆叠结构。
12.如权利要求11所述的半导体结构的制造方法，还包括在该电荷存储结构的侧壁上形成一第三间隙壁、在该第二堆叠结构的侧壁上形成一第四间隙壁、以及在该第三堆叠结构的侧壁上形成一第五间隙壁；以及
至少在该电荷存储结构的上表面、该第二堆叠结构的上表面、以及该第三堆叠结构的上表面上形成一金属硅化物层。
13.如权利要求12所述的半导体结构的制造方法，其中该金属硅化物层的材料包括硅化钴。
14.如权利要求12所述的半导体结构的制造方法，其中该金属硅化物层还形成于该第三堆叠结构的两侧的该基底上。
15.如权利要求14所述的半导体结构的制造方法，还包括形成两个导体插塞与该第三堆叠结构的两侧的该基底上的该金属硅化物层电连接。
16.如权利要求1所述的半导体结构的制造方法，其中该基底还具有电容器区。
17.如权利要求16所述的半导体结构的制造方法，其中于进行该图案化步骤的步骤中，同时于该电容器区的该基底上形成一第三堆叠结构，
其中于形成该第一间隙壁及该第二间隙壁的步骤中，同时于该第三堆叠结构的侧壁上形成一第三间隙壁，且
其中该介电层与该第二导体层还形成于该第三堆叠结构上，该介电层以及该第二导体层的侧壁与该第三堆叠结构的侧壁切齐，且该电容器区中的该第三堆叠结构、该介电层及该第二导体层构成一电容器。
18.如权利要求17所述的半导体结构的制造方法，还包括在该电荷存储结构的侧壁上形成一第四间隙壁、在该第二堆叠结构的侧壁上形成一第五间隙壁、以及于该电容器的侧壁上形成一第六间隙壁。
19.如权利要求18所述的半导体结构的制造方法，其中在形成该些第一掺杂区及该些第二掺杂区的步骤中，同时在该电容器两侧的该基底中形成二第三掺杂区。
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