CN113629062A - 存储器结构及其制造方法 - Google Patents

存储器结构及其制造方法 Download PDF

Info

Publication number
CN113629062A
CN113629062A CN202010466393.0A CN202010466393A CN113629062A CN 113629062 A CN113629062 A CN 113629062A CN 202010466393 A CN202010466393 A CN 202010466393A CN 113629062 A CN113629062 A CN 113629062A
Authority
CN
China
Prior art keywords
layer
charge storage
substrate
gate
memory structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010466393.0A
Other languages
English (en)
Inventor
徐震球
詹勋桂
薛凯安
黄铭德
姜俐岑
廖宏魁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powerchip Technology Corp
Original Assignee
Powerchip Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerchip Technology Corp filed Critical Powerchip Technology Corp
Publication of CN113629062A publication Critical patent/CN113629062A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种存储器结构及其制造方法，其中该存储器结构包括基底、电荷存储层、第一栅极、第一介电层与第二介电层。基底包括存储单元区。电荷存储层位于存储单元区中的基底上。电荷存储层具有凹陷。电荷存储层在凹陷的周围具有尖端。第一栅极位于电荷存储层上。第一介电层位于电荷存储层与基底之间。第二介电层位于第一栅极与电荷存储层之间。

Description

存储器结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种存储器结构及其制造方法。
背景技术
由于非挥发性存储器元件具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以非挥发性存储器元件已成为个人计算机和电子设备所广泛采用的一种存储器元件。因此，如何进一步地提升存储器元件的电性效能为目前业界努力的目标。
发明内容
本发明提供一种存储器结构及其制造方法，其可提升存储器元件的电性效能。
本发明提出一种存储器结构，包括基底、电荷存储层、第一栅极、第一介电层与第二介电层。基底包括存储单元区。电荷存储层位于存储单元区中的基底上。电荷存储层具有凹陷。电荷存储层在凹陷的周围具有尖端。第一栅极位于电荷存储层上。第一介电层位于电荷存储层与基底之间。第二介电层位于第一栅极与电荷存储层之间。
依照本发明的一实施例所述，在上述存储器结构中，尖端的上视形状可为环状。
依照本发明的一实施例所述，在上述存储器结构中，电荷存储层可包括第一导体层与第二导体层。第二导体层位于第一导体层的顶面上，且环绕凹陷。第二导体层可具有尖端。
依照本发明的一实施例所述，在上述存储器结构中，第一导体层的宽度可大于凹陷的最大宽度。第二导体层可具有均匀的高度。
依照本发明的一实施例所述，在上述存储器结构中，还可包括硬掩模层。硬掩模层位于第二介电层与电荷存储层之间。硬掩模层可填入凹陷中。
依照本发明的一实施例所述，在上述存储器结构中，第一栅极的宽度可大于或等于电荷存储层的宽度。
依照本发明的一实施例所述，在上述存储器结构中，部分第一栅极可填入凹陷中。
依照本发明的一实施例所述，在上述存储器结构中，还可包括第二栅极与第三介电层。第二栅极位于存储单元区中的基底上。电荷存储层与第二栅极可源自相同材料层。第三介电层位于第二栅极与基底之间。
依照本发明的一实施例所述，在上述存储器结构中，基底还可包括周边电路区。存储器结构还可包括第三栅极与第四介电层。第三栅极位于周边电路区中的基底上。电荷存储层与第三栅极可源自相同材料层。第四介电层位于第三栅极与基底之间。
本发明提出一种存储器结构的制造方法，包括以下步骤。提供基底。基底包括存储单元区。在存储单元区中的基底上形成电荷存储层。电荷存储层具有凹陷。电荷存储层在凹陷的周围具有尖端。在电荷存储层上形成第一栅极。在电荷存储层与基底之间形成第一介电层。在第一栅极与电荷存储层之间形成第二介电层。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，电荷存储层的形成方法可包括以下步骤。形成第一导体材料层。在第一导体材料层上形成硬掩模层。硬掩模层覆盖存储单元区中的部分第一导体材料层。在第一导体材料层与硬掩模层上形成第二导体材料层。对第二导体材料层与第一导体材料层进行干式蚀刻制作工艺，而形成第二导体层与第一导体层，且暴露出硬掩模层。第二导体层位于第一导体层的顶面上，且环绕硬掩模层的侧壁。第二导体层可具有尖端。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，还可包括以下步骤。在形成电荷存储层之后，移除硬掩模层。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，硬掩模层的移除方法例如是湿式蚀刻法。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，电荷存储层的形成方法可包括以下步骤。形成导体材料层。对导体材料层进行区域氧化制作工艺，而在导体材料层上形成硬掩模层。以硬掩模层作为掩模，移除部分导体材料层。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，电荷存储层的形成方法可包括以下步骤。形成导体层。在导体层的侧壁上形成间隙壁。对导体层进行回蚀刻制作工艺。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，回蚀刻制作工艺例如是干式蚀刻制作工艺或湿式蚀刻制作工艺。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，还可包括以下步骤。对间隙壁进行退缩制作工艺(pull back process)。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，退缩制作工艺例如是干式蚀刻制作工艺或湿式蚀刻制作工艺。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，还可包括以下步骤。在存储单元区中的基底上形成第二栅极。电荷存储层与第二栅极可由相同材料层所形成。在第二栅极与基底之间形成第三介电层。
依照本发明的一实施例所述，在上述存储器结构的制造方法中，基底还可包括周边电路区。存储器结构的制造方法还可包括以下步骤。在周边电路区中的基底上形成第三栅极。电荷存储层与第三栅极可由相同材料层所形成。在第三栅极与基底之间形成第四介电层。
基于上述，在本发明所提出的存储器结构及其制造方法中，由于电荷存储层具有凹陷，且电荷存储层在凹陷的周围具有尖端，因此可通过尖端抹除(tip erase)的方式对存储器元件进行抹除操作，进而可有效地降低抹除电压，并提升存储器元件的电性效能。此外，由于存储器结构的抹除操作与编程操作可具有不同路径，因此可提升存储器元件的写入次数与可靠度，而可提升存储器元件的电性效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1E为本发明一实施例的存储器结构的制造流程剖视图；
图2为图1B中的电荷存储层的上视图；
图3为本发明另一实施例的存储器结构的剖视图；
图4A至图4D为本发明另一实施例的存储器结构的制造流程剖视图；
图5为图4C中的电荷存储层的上视图；
图6A至图6F为本发明另一实施例的存储器结构的制造流程剖视图；
图7为图6D中的电荷存储层的上视图。
符号说明
10、10a、20、30：存储器结构
100：基底
102、130：介电材料层
102a～102c、130a：介电层
104、108、132、200、300：导体材料层
104a、104b、104c、108a、108b、108c、300a：导体层
106、202：硬掩模层
110、204、302、304：图案化光致抗蚀剂层
112、200a、300d：电荷存储层
114、116、132a、200b、200c、300b、300c：栅极
118、206、306：凹陷
120、122、124、134、136、138：间隙壁
140a～140h：金属硅化物层
126a～126e：掺杂区
128a～128f：轻掺杂漏极
R1：存储单元(记忆胞)区
R2：周边电路区
T1、T2、T3：尖端
具体实施方式
图1A至图1E为本发明一实施例的存储器结构的制造流程剖视图。图2为图1B中的电荷存储层的上视图。
请参照图1A，提供基底100。基底100可包括存储单元区R1。此外，基底100还可包括周边电路区R2。基底100可为半导体基底，如硅基底。
接着，在存储单元区R1与周边电路区R2中的基底100上形成介电材料层102。介电材料层102的材料例如是氧化硅。介电材料层102的形成方法例如是化学气相沉积法。
然后，形成导体材料层104。导体材料层104可形成在介电材料层102上。导体材料层104的材料例如是掺杂多晶硅。导体材料层104的形成方法例如是化学气相沉积法。
接下来，在导体材料层104上形成硬掩模层106。硬掩模层106覆盖存储单元区R1中的部分导体材料层104。硬掩模层106可为单层结构或多层结构。硬掩模层106的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。硬掩模层106的形成方法可包括以下步骤。首先，可通过沉积制作工艺形成硬掩模材料层(未示出)。接着，再通过光刻制作工艺与蚀刻制作工艺对硬掩模材料层进行图案化，而形成硬掩模层106。
随后，在导体材料层104与硬掩模层106上形成导体材料层108。此外，导体材料层108可共形地形成在硬掩模层106上。导体材料层108的材料例如是掺杂多晶硅。导体材料层108的形成方法例如是化学气相沉积法。
再者，可在导体材料层108上形成图案化光致抗蚀剂层110。图案化光致抗蚀剂层110可覆盖部分导体材料层108。此外，图案化光致抗蚀剂层110可暴露出硬掩模层106上方的导体材料层108。图案化光致抗蚀剂层110可通过光刻制作工艺来形成。
请参照图1B，对导体材料层108与导体材料层104进行干式蚀刻制作工艺，而形成导体层108a与导体层104a，且暴露出硬掩模层106。导体层108a位于导体层104a的顶面上，且环绕硬掩模层106的侧壁。导体层108a可具有尖端T1。在本实施例中，电荷存储层112并非由图案化光致抗蚀剂层110所定义，而是以自对准(self-aligned)的方式形成。此外，可利用图案化光致抗蚀剂层110作为掩模，对导体材料层108与导体材料层104进行干式蚀刻制作工艺，而形成导体层108b、导体层104b、导体层108c与导体层104c。
由此，可在存储单元区R1中的基底100上形成电荷存储层112与栅极114，且可在周边电路区R2中的基底100上形成栅极116。电荷存储层112可为浮置栅极。栅极114可作为选择栅极。电荷存储层112、栅极114与栅极116可源自相同材料层。亦即，电荷存储层112、栅极114与栅极116可由相同材料层所形成。在其他实施例中，可省略栅极114及/或栅极116。
电荷存储层112具有凹陷118。电荷存储层112在凹陷118的周围具有尖端T1。电荷存储层112可包括导体层104a与导体层108a。导体层108a位于导体层104a的顶面上，且环绕凹陷118。硬掩模层106可位于凹陷118中。导体层108a可具有尖端T1。导体层104a的宽度可大于凹陷118的最大宽度。导体层108a可具有均匀的高度。此外，如图2所示，尖端T1的上视形状可为环状。在图2的实施例中，尖端T1的上视形状是以方环状为例，但本发明并不以此为限。在其他实施例中，尖端T1的上视形状可为圆环状。
此外，栅极114可包括导体层104b与导体层108b。导体层108b位于导体层104b上。栅极116可包括导体层104c与导体层108c。导体层108c位于导体层104c上。
另外，可通过蚀刻制作工艺移除未被电荷存储层112、栅极114与栅极116所覆盖的介电材料层102，而在电荷存储层112与基底100之间形成介电层102a，在栅极114与基底100之间形成介电层102b，且在栅极116与基底100之间形成介电层102c。上述蚀刻制作工艺例如是干式蚀刻制作工艺。
在本实施例中，虽然电荷存储层112、栅极114、栅极116、介电层102a～102c的形成方法是以上述方法为例，但本发明并不以此为限。
请参照图1C，移除图案化光致抗蚀剂层110。图案化光致抗蚀剂层110的移除方法例如是干式去光致抗蚀剂法(dry stripping)或湿式去光致抗蚀剂法(wet stripping)。
此外，可分别在电荷存储层112的侧壁、栅极114的侧壁与栅极116的侧壁上形成间隙壁120、间隙壁122与间隙壁124。间隙壁120、间隙壁122与间隙壁124分别可为单层结构或多层结构。举例来说，间隙壁120可为包括间隙壁120a与间隙壁120b的多层结构，间隙壁122可为包括间隙壁122a与间隙壁122b的多层结构，且间隙壁124可为包括间隙壁124a与间隙壁124b的多层结构，但本发明并不以此为限。间隙壁120a、间隙壁122a与间隙壁124a的材料例如是氧化硅，且间隙壁120b、间隙壁122b与间隙壁124b的材料例如是氮化硅，但本发明并不以此为限。
另外，可在基底100中形成掺杂区126a～126e。掺杂区126a与掺杂区126b位于电荷存储层112两侧的基底100中，掺杂区126a与掺杂区126c位于栅极114两侧的基底100中，且掺杂区126a可位于电荷存储层112与栅极114之间。掺杂区126a～126c可具有相同导电型(如，N型或P型)。掺杂区126d与掺杂区126e位于栅极116两侧的基底100中。掺杂区126d与掺杂区126e可具有相同导电型(如，N型或P型)。位于存储单元区R1中的掺杂区126a～126c与位于周边电路区R2中的掺杂区126d、126e可具有相同或不同的导电型。
再者，可在基底100中形成轻掺杂漏极(lightly doped drain，LDD)128a～128f。在一些实施例中，「轻掺杂漏极(LDD)」亦可称为「源极/漏极延伸区(source/drainextension，SDE)」)。轻掺杂漏极128a与轻掺杂漏极128b位于间隙壁120下方的基底100中。轻掺杂漏极128c与轻掺杂漏极128d位于间隙壁122下方的基底100中。轻掺杂漏极128e与轻掺杂漏极128f位于间隙壁124下方的基底100中。
此外，间隙壁120、间隙壁122、间隙壁124、掺杂区126a～126e与轻掺杂漏极128a～128f可采用所属技术领域具有通常知识者所周知的方法形成，于此省略其说明。
请参照图1D，可在电荷存储层112、栅极114与栅极116上形成介电材料层130。在一实施例中，介电材料层130可为单层结构，如氧化硅层。在另一实施例中，介电材料层114可为多层结构，如氧化硅层/氮化硅层/氧化硅层(ONO)的复合层。氮化硅层的形成方法例如是化学气相沉积法。此外，氧化硅层的形成方法例如是化学气相沉积法、干式氧化法或湿式氧化法。
接着，可在介电材料层130上形成导体材料层132。导体材料层132的材料例如是掺杂多晶硅。导体材料层116的形成方法例如是化学气相沉积法。
请参照图1E，通过光刻制作工艺与蚀刻制作工艺对导体材料层132与介电材料层130进行图案化制作工艺。由此，可在电荷存储层112上形成栅极132a，且可在栅极132a与电荷存储层112之间形成介电层130a。栅极132a可作为控制栅极或抹除栅极。栅极132a的宽度可大于或等于电荷存储层112的宽度。在本实施例中，栅极132a的宽度是以大于电荷存储层112的宽度为例，但本发明并不以此为限。此外，虽然介电层130a与栅极132a的形成方法是以上述方法为例，但本发明并不以此为限。
接着，可分别在栅极132a的侧壁、间隙壁122与间隙壁124上形成间隙壁134、间隙壁136与间隙壁138。间隙壁134、间隙壁136与间隙壁138分别可为单层结构或多层结构。间隙壁134、间隙壁136与间隙壁138的材料例如是氧化硅、氮化硅或其组合。
然后，可分别在栅极132a的顶面、栅极114的顶面与栅极116的顶面上形成金属硅化物层140a～140c。此外，还可分别在掺杂区126a～126e的表面上形成金属硅化物层140d～140h。金属硅化物层140a～140h的材料例如是硅化钴或硅化镍。金属硅化物层140a～140h可通过自对准金属硅化物(self-aligned silicide，salicide)制作工艺所形成。
以下，通过图1E来说明本实施例的存储器结构10。在本实施例中，此外，虽然存储器结构10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图1E，存储器结构10包括基底100、电荷存储层112、栅极132a、介电层102a与介电层130a。存储器结构10还可包括硬掩模层106、栅极114、介电层102b、栅极116与介电层102c中的至少一者。基底100包括存储单元区R1，且还可包括周边电路区R2。电荷存储层112位于存储单元区R1中的基底100上。电荷存储层112具有凹陷118。电荷存储层112在凹陷118的周围具有尖端T1。栅极132a位于电荷存储层112上。介电层102a位于电荷存储层112与基底100之间。介电层130a位于栅极132a与电荷存储层112之间。硬掩模层106位于介电层130a与电荷存储层112之间。硬掩模层106可填入凹陷118中。栅极114位于存储单元区R1中的基底100上。介电层102b位于栅极114与基底100之间。栅极116位于周边电路区R2中的基底100上。介电层102c位于栅极116与基底100之间。
此外，存储器结构10中的其余构件可参照上述实施例的说明。另外，存储器结构10中的各构件的材料、设置方式、导电型态、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。
基于上述实施例可知，在存储器结构10及其制造方法中，由于电荷存储层112具有凹陷118，且电荷存储层112在凹陷118的周围具有尖端T1，因此可通过尖端抹除的方式对存储器元件进行抹除操作，由此可有效地降低抹除电压，并提升存储器元件的电性效能。举例来说，可在电极132a施加较低的电压(可小于14V，如11V)，而使得存储在电荷存储层112中的电子穿过电极132a与电荷存储层112之间的介电层130a而进入电极132a中，进而达成抹除状态。此外，存储器结构10的抹除操作与编程操作可具有不同路径。举例来说，尖端抹除的路径可为使存储在电荷存储层112中穿过介电层130a而进入电极132a，而编程操作的路径可为使电子穿过介电层102a而注入电荷存储层112。由此，可提升介电层102a的耐用性，进而可提升存储器元件的写入次数与可靠度，并提升存储器元件的电性效能。
图3为本发明另一实施例的存储器结构的剖视图。
请参照图1E与图3，图3的存储器结构10a与图1E的存储器结构10的差异如下。在图3的实施例中，在形成电荷存储层112之后，可移除硬掩模层106。硬掩模层106的移除方法例如是湿式蚀刻法。如此一来，后续形成的栅极132a可填入凹陷118中。此外，在存储器结构10a与存储器结构10中，相同的构件以相同的符号表示，并省略其说明。
基于上述实施例可知，在存储器结构10a及其制造方法中，由于电荷存储层112具有凹陷118，且电荷存储层112在凹陷118的周围具有尖端T1，因此可通过尖端抹除的方式对存储器元件进行抹除操作，由此可有效地降低抹除电压，并提升存储器元件的电性效能。此外，由于存储器结构10a的抹除操作与编程操作可具有不同路径，因此可提升存储器元件的写入次数与可靠度，并提升存储器元件的电性效能。
图4A至图4D为本发明另一实施例的存储器结构的制造流程剖视图。图5为图4C中的电荷存储层的上视图。
请参照图4A，提供基底100。基底100可包括存储单元区R1，且更可包括周边电路区R2。接着，在存储单元区R1与周边电路区R2中的基底100上形成介电材料层102。此外，关于基底100与介电材料层102的详细内容可参考图1A的说明。
接着，形成导体材料层200。导体材料层200可形成在介电材料层102上。导体材料层200的材料例如是掺杂多晶硅。导体材料层200的形成方法例如是化学气相沉积法。
然后，对导体材料层200进行区域氧化制作工艺，而在导体材料层200上形成硬掩模层202。硬掩模层202的材料例如是氧化硅。
请参照图4B，可在导体材料层200上形成图案化光致抗蚀剂层204。图案化光致抗蚀剂层204可覆盖部分导体材料层200。此外，图案化光致抗蚀剂层204可暴露出硬掩模层202。图案化光致抗蚀剂层204可通过光刻制作工艺来形成。
请参照图4C，以硬掩模层106作为掩模，移除部分导体材料层200，而在存储单元区R1中的基底100上形成电荷存储层200a。电荷存储层200a可为浮置栅极。部分导体材料层200的移除方法例如是干式蚀刻法。此外，可利用图案化光致抗蚀剂层204作为掩模，对导体材料层200进行干式蚀刻制作工艺，而在存储单元区R1中的基底100上形成栅极200b，且在周边电路区R2中的基底100上形成栅极200c。栅极200b可作为选择栅极。电荷存储层200a、栅极200b与栅极200c可源自相同材料层。亦即，电荷存储层200a、栅极200b与栅极200c可由相同材料层所形成。在其他实施例中，可省略栅极200b及/或栅极200c。
电荷存储层200a具有凹陷206。电荷存储层200a在凹陷206的周围具有尖端T2。硬掩模层202可位于凹陷206中。在另一实施例中，在形成电荷存储层200a之后，可移除硬掩模层202。硬掩模层206的移除方法例如是湿式蚀刻法。如此一来，后续形成的栅极132a可填入凹陷206中。此外，如图5所示，尖端T2的上视形状可为环状。在图5的实施例中，尖端T2的上视形状是以方环状为例，但本发明并不以此为限。在其他实施例中，尖端T2的上视形状可为圆环状。
此外，可通过蚀刻制作工艺移除未被电荷存储层200a、栅极200b与栅极200c所覆盖的介电材料层102，而在电荷存储层200a与基底100之间形成介电层102a，在栅极200b与基底100之间形成介电层102b，且在栅极200c与基底100之间形成介电层102c。上述蚀刻制作工艺例如是干式蚀刻制作工艺。
在本实施例中，虽然电荷存储层200a、栅极200b、栅极200c、介电层102a～102c的形成方法是以上述方法为例，但本发明并不以此为限。
请参照图4D，可进行如同图1C至图1E的步骤，而形成存储器结构20。此外，图1C至图1E的步骤请参考上述实施例的说明，于此不再说明。
以下，通过图4D来说明本实施例的存储器20。在本实施例中，虽然存储器结构20的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图4D，存储器结构20包括基底100、电荷存储层200a、栅极132a、介电层102a与介电层130a。存储器结构20还可包括硬掩模层202、栅极202b、介电层102b、栅极202c与介电层102c中的至少一者。基底100包括存储单元区R1，且还可包括周边电路区R2。电荷存储层200a位于存储单元区R1中的基底100上。电荷存储层200a具有凹陷206。电荷存储层200a在凹陷206的周围具有尖端T2。栅极132a位于电荷存储层200a上。介电层102a位于电荷存储层200a与基底100之间。介电层130a位于栅极132a与电荷存储层200a之间。硬掩模层202位于介电层130a与电荷存储层200a之间。硬掩模层202可填入凹陷206中。栅极200b位于存储单元区R1中的基底100上。介电层102b位于栅极200b与基底100之间。栅极200c位于周边电路区R2中的基底100上。介电层102c位于栅极200c与基底100之间。
此外，存储器结构20中的其余构件可参照上述实施例的说明。另外，存储器结构20中的各构件的材料、设置方式、导电型态、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。
基于上述实施例可知，在存储器结构20及其制造方法中，由于电荷存储层200a具有凹陷206，且电荷存储层200a在凹陷206的周围具有尖端T2，因此可通过尖端抹除的方式对存储器元件进行抹除操作，由此可有效地降低抹除电压，并提升存储器元件的电性效能。此外，由于存储器结构20的抹除操作与编程操作可具有不同路径，因此可提升存储器元件的写入次数与可靠度，并提升存储器元件的电性效能。
图6A至图6F为本发明另一实施例的存储器结构的制造流程剖视图。图7为图6D中的电荷存储层的上视图。
请参照图6A，提供基底100。基底100可包括存储单元区R1，且还可包括周边电路区R2。接着，在存储单元区R1与周边电路区R2中的基底100上形成介电材料层102。此外，关于基底100与介电材料层102的详细内容可参考图1A的说明。
接着，形成导体材料层300。导体材料层300可形成在介电材料层102上。导体材料层300的材料例如是掺杂多晶硅。导体材料层300的形成方法例如是化学气相沉积法。
然后，可在导体材料层300上形成图案化光致抗蚀剂层302。图案化光致抗蚀剂层302可覆盖部分导体材料层300。图案化光致抗蚀剂层302可通过光刻制作工艺来形成。
请参照图6B，利用图案化光致抗蚀剂层302作为掩模，通过干式蚀刻制作工艺移除部分导体材料层300，而在存储单元区R1中的基底100上形成导体层300a与栅极300b，且在周边电路区R2中的基底100上形成栅极300c。栅极300b可作为选择栅极。在其他实施例中，可省略栅极300b及/或栅极300c。
此外，可通过蚀刻制作工艺移除未被导体层300a、栅极300b与栅极300c所覆盖的介电材料层102，而在导体层300a与基底100之间形成介电层102a，在栅极300b与基底100之间形成介电层102b，且在栅极300c与基底100之间形成介电层102c。上述蚀刻制作工艺例如是干式蚀刻制作工艺。
在本实施例中，虽然导体层300a、栅极300b与栅极300c、介电层102a～102c的形成方法是以上述方法为例，但本发明并不以此为限。
请参照图6C，可进行如同图1C的步骤，以移除图案化光致抗蚀剂层302，且形成间隙壁120、间隙壁122、间隙壁124、掺杂区126a～126e与轻掺杂漏极128a～128f。由此，可在导体层300a的侧壁上形成间隙壁120。此外，间隙壁120、间隙壁122、间隙壁124、掺杂区126a～126e与轻掺杂漏极128a～128f的详细内容请参考图1C的说明，于此不再说明。
请参照图6D，可形成暴露出导体层300a的图案化光致抗蚀剂层304。图案化光致抗蚀剂层304可通过光刻制作工艺来形成。
接着，对导体层300a进行回蚀刻制作工艺，而在存储单元区R1中的基底100上形成电荷存储层300d。电荷存储层300d具有凹陷306。电荷存储层300d在凹陷306的周围具有尖端T3。电荷存储层300d可为浮置栅极。此外，如图7所示，尖端T3的上视形状可为环状。在图7的实施例中，尖端T3的上视形状是以方环状为例，但本发明并不以此为限。在其他实施例中，尖端T3的上视形状可为圆环状。电荷存储层300d、栅极300b与栅极300c可源自相同材料层。亦即，电荷存储层300d、栅极300b与栅极300c可由相同材料层所形成。回蚀刻制作工艺例如是干式蚀刻制作工艺或湿式蚀刻制作工艺。
请参照图6E，移除图案化光致抗蚀剂层304。图案化光致抗蚀剂层304的移除方法例如是干式去光致抗蚀剂法或湿式去光致抗蚀剂法。
接着，可对间隙壁120、间隙壁122与间隙壁124进行退缩制作工艺，而移除部分间隙壁120、间隙壁122与间隙壁124，使得电荷存储层300d的尖端T3高于间隙壁120，且使得栅极300b与栅极300c的顶面分别高于间隙壁122与间隙壁124。退缩制作工艺例如是干式蚀刻制作工艺或湿式蚀刻制作工艺。
请参照图6F，可进行如同图1D与图1E的步骤，而形成介电层130a、栅极132a、间隙壁134、间隙壁136、间隙壁138与金属硅化物层140a～140h。栅极132a可填入凹陷306中。此外，介电层130a、栅极132a、间隙壁134、间隙壁136与间隙壁138的详细内容请参考图1D与图1E的说明，于此不再说明。
以下，通过图6F来说明本实施例的存储器结构30。在本实施例中，此外，虽然存储器结构30的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图6F，存储器结构30包括基底100、电荷存储层300d、栅极132a、介电层102a与介电层130a。存储器结构30还可包括栅极300b、介电层102b、栅极300c与介电层102c中的至少一者。基底100包括存储单元区R1，且还可包括周边电路区R2。电荷存储层300d位于存储单元区R1中的基底100上。电荷存储层300d具有凹陷306。电荷存储层300d在凹陷306的周围具有尖端T3。栅极132a位于电荷存储层300d上。介电层102a位于电荷存储层300d与基底100之间。介电层130a位于栅极132a与电荷存储层300d之间。栅极300b位于存储单元区R1中的基底100上。介电层102b位于栅极300b与基底100之间。栅极300c位于周边电路区R2中的基底100上。介电层102c位于栅极300c与基底100之间。
此外，存储器结构30中的其余构件可参照上述实施例的说明。另外，存储器结构30中的各构件的材料、设置方式、导电型态、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。
基于上述实施例可知，在存储器结构30及其制造方法中，由于电荷存储层300d具有凹陷306，且电荷存储层300d在凹陷306的周围具有尖端T3，因此可通过尖端抹除的方式对存储器元件进行抹除操作，由此可有效地降低抹除电压，并提升存储器元件的电性效能。此外，由于存储器结构30的抹除操作与编程操作可具有不同路径，因此可提升存储器元件的写入次数与可靠度，并提升存储器元件的电性效能。
综上所述，通过在上述实施例的存储器结构及其制造方法，可有效地降低抹除电压，且可提升存储器元件的写入次数与可靠度，进而提升存储器元件的电性效能。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种存储器结构，其特征在于，包括：
基底，包括存储单元区；
电荷存储层，位于所述存储单元区中的所述基底上，其中所述电荷存储层具有凹陷，且所述电荷存储层在所述凹陷的周围具有尖端；
第一栅极，位于所述电荷存储层上；
第一介电层，位于所述电荷存储层与所述基底之间；以及
第二介电层，位于所述第一栅极与所述电荷存储层之间。
2.如权利要求1所述的存储器结构，其中所述尖端的上视形状包括环状。
3.如权利要求1所述的存储器结构，其中所述电荷存储层包括：
第一导体层；以及
第二导体层，位于所述第一导体层的顶面上，且环绕所述凹陷，其中所述第二导体层具有所述尖端。
4.如权利要求3所述的存储器结构，其中所述第一导体层的宽度大于所述凹陷的最大宽度，且所述第二导体层具有均匀的高度。
5.如权利要求1所述的存储器结构，还包括：
硬掩模层，位于所述第二介电层与所述电荷存储层之间，且填入所述凹陷中。
6.如权利要求1所述的存储器结构，其中所述第一栅极的宽度大于或等于所述电荷存储层的宽度。
7.如权利要求1所述的存储器结构，其中部分所述第一栅极填入所述凹陷中。
8.如权利要求1所述的存储器结构，还包括：
第二栅极，位于所述存储单元区中的所述基底上，其中所述电荷存储层与所述第二栅极源自相同材料层；以及
第三介电层，位于所述第二栅极与所述基底之间。
9.如权利要求1所述的存储器结构，其中所述基底还包括周边电路区，且所述存储器结构还包括：
第三栅极，位于所述周边电路区中的所述基底上，其中所述电荷存储层与所述第三栅极源自相同材料层；以及
第四介电层，位于所述第三栅极与所述基底之间。
10.一种存储器结构的制造方法，包括：
提供基底，其中所述包括存储单元区；
在所述存储单元区中的所述基底上形成电荷存储层，其中所述电荷存储层具有凹陷，且所述电荷存储层在所述凹陷的周围具有尖端；
在所述电荷存储层上形成第一栅极；
在所述电荷存储层与所述基底之间形成第一介电层；以及
在所述第一栅极与所述电荷存储层之间形成第二介电层。
11.如权利要求10所述的存储器结构的制造方法，其中所述电荷存储层的形成方法包括：
形成第一导体材料层；
在所述第一导体材料层上形成硬掩模层，其中所述硬掩模层覆盖所述存储单元区中的部分所述第一导体材料层；
在所述第一导体材料层与所述硬掩模层上形成第二导体材料层；以及
对所述第二导体材料层与所述第一导体材料层进行干式蚀刻制作工艺，而形成第二导体层与第一导体层，且暴露出所述硬掩模层，其中所述第二导体层位于所述第一导体层的顶面上，且环绕所述硬掩模层的侧壁，且所述第二导体层具有所述尖端。
12.如权利要求11所述的存储器结构的制造方法，还包括：
在形成所述电荷存储层之后，移除所述硬掩模层。
13.如权利要求12所述的存储器结构的制造方法，其中所述硬掩模层的移除方法包括湿式蚀刻法。
14.如权利要求10所述的存储器结构的制造方法，所述电荷存储层的形成方法包括：
形成导体材料层；
对所述导体材料层进行区域氧化制作工艺，而在所述导体材料层上形成硬掩模层；以及
以所述硬掩模层作为掩模，移除部分所述导体材料层。
15.如权利要求10所述的存储器结构的制造方法，所述电荷存储层的形成方法包括：
形成导体层；
在所述导体层的侧壁上形成间隙壁；以及
对所述导体层进行回蚀刻制作工艺。
16.如权利要求15所述的存储器结构的制造方法，其中所述回蚀刻制作工艺包括干式蚀刻制作工艺或湿式蚀刻制作工艺。
17.如权利要求10所述的存储器结构的制造方法，还包括：
对所述间隙壁进行退缩制作工艺。
18.如权利要求17所述的存储器结构的制造方法，其中所述退缩制作工艺包括干式蚀刻制作工艺或湿式蚀刻制作工艺。
19.如权利要求10所述的存储器结构的制造方法，还包括：
在所述存储单元区中的所述基底上形成第二栅极，其中所述电荷存储层与所述第二栅极由相同材料层所形成；以及
在所述第二栅极与所述基底之间形成第三介电层。
20.如权利要求10所述的存储器结构的制造方法，其中所述基底还包括周边电路区，且所述存储器结构的制造方法还包括：
在所述周边电路区中的所述基底上形成第三栅极，其中所述电荷存储层与所述第三栅极由相同材料层所形成；以及
在所述第三栅极与所述基底之间形成第四介电层。
CN202010466393.0A 2020-05-08 2020-05-28 存储器结构及其制造方法 Pending CN113629062A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW109115448 2020-05-08
TW109115448A TWI749549B (zh) 2020-05-08 2020-05-08 記憶體結構及其製造方法

Publications (1)

Publication Number Publication Date
CN113629062A true CN113629062A (zh) 2021-11-09

Family

ID=78377693

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010466393.0A Pending CN113629062A (zh) 2020-05-08 2020-05-28 存储器结构及其制造方法

Country Status (3)

Country Link
US (1) US11171217B1 (zh)
CN (1) CN113629062A (zh)
TW (1) TWI749549B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6537880B1 (en) * 2001-09-13 2003-03-25 Vanguard International Semiconductor Corporation Method of fabricating a high density NAND stacked gate flash memory device having narrow pitch isolation and large capacitance between control and floating gates
TW200701440A (en) * 2005-06-27 2007-01-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
JP2009152504A (ja) * 2007-12-24 2009-07-09 Oki Semiconductor Co Ltd 不揮発性メモリデバイス及びその製造方法
KR20100003961A (ko) * 2008-07-02 2010-01-12 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조 방법
US20120126307A1 (en) * 2010-11-18 2012-05-24 Macronix International Co., Ltd. Non-volatile memory and manufacturing method thereof
CN103579121A (zh) * 2012-07-18 2014-02-12 钜晶电子股份有限公司 半导体结构的制造方法
US20140284698A1 (en) * 2013-03-22 2014-09-25 Kabushiki Kaisha Toshiba Semiconductor device
US20190181269A1 (en) * 2017-12-12 2019-06-13 Vanguard International Semiconductor Corporation Split-gate flash memory cell and method for forming the same
CN111092075A (zh) * 2018-10-24 2020-05-01 力晶积成电子制造股份有限公司 沟槽式晶体管结构及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546714B (en) 2002-05-08 2003-08-11 Nanya Technology Corp Method for forming poly tip of floating gate in split gate flash memory
TW550827B (en) 2002-08-15 2003-09-01 Nanya Technology Corp Floating gate and method thereof
TWI490982B (zh) 2011-08-16 2015-07-01 Maxchip Electronics Corp 半導體結構及其製造方法
US8946807B2 (en) * 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9184175B2 (en) * 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
JP6998267B2 (ja) * 2018-05-08 2022-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6537880B1 (en) * 2001-09-13 2003-03-25 Vanguard International Semiconductor Corporation Method of fabricating a high density NAND stacked gate flash memory device having narrow pitch isolation and large capacitance between control and floating gates
TW200701440A (en) * 2005-06-27 2007-01-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
JP2009152504A (ja) * 2007-12-24 2009-07-09 Oki Semiconductor Co Ltd 不揮発性メモリデバイス及びその製造方法
KR20100003961A (ko) * 2008-07-02 2010-01-12 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조 방법
US20120126307A1 (en) * 2010-11-18 2012-05-24 Macronix International Co., Ltd. Non-volatile memory and manufacturing method thereof
CN103579121A (zh) * 2012-07-18 2014-02-12 钜晶电子股份有限公司 半导体结构的制造方法
US20140284698A1 (en) * 2013-03-22 2014-09-25 Kabushiki Kaisha Toshiba Semiconductor device
US20190181269A1 (en) * 2017-12-12 2019-06-13 Vanguard International Semiconductor Corporation Split-gate flash memory cell and method for forming the same
CN111092075A (zh) * 2018-10-24 2020-05-01 力晶积成电子制造股份有限公司 沟槽式晶体管结构及其制造方法

Also Published As

Publication number Publication date
US11171217B1 (en) 2021-11-09
US20210351274A1 (en) 2021-11-11
TW202143394A (zh) 2021-11-16
TWI749549B (zh) 2021-12-11

Similar Documents

Publication Publication Date Title
US7763928B2 (en) Multi-time programmable memory
US7208796B2 (en) Split gate flash memory
US10644011B1 (en) Non-volatile memory
US7598564B2 (en) Non-volatile memory devices and methods of forming non-volatile memory devices
US8741754B2 (en) Fabricating method of non-volatile memory
US6768162B1 (en) Split gate flash memory cell and manufacturing method thereof
CN111180448B (zh) 一种非易失性存储器及其制作方法
US6706602B2 (en) Manufacturing method of flash memory
US20090315096A1 (en) Non-volatile memory and method of manufacturing the same
US11398383B2 (en) Semiconductor structure and method for forming the same
JPWO2006046301A1 (ja) 半導体装置および半導体装置の製造方法
US10312250B1 (en) Semiconductor device and manufacturing method thereof
CN113629062A (zh) 存储器结构及其制造方法
CN111180447A (zh) 非易失性存储器及其制造方法
KR102479666B1 (ko) 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법
KR20060088637A (ko) 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그제조 방법
US7445999B2 (en) Fabricating method of a flash memory cell
CN114464526A (zh) 多次可编程存储器及其制备方法
CN111326516B (zh) 非挥发性存储器结构及其制造方法
KR100642383B1 (ko) 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법
CN114068562A (zh) 半导体存储装置以及其制作方法
CN107644874B (zh) 非挥发性存储器结构及其制作方法
CN114497213A (zh) 半导体结构及其形成方法
US9437715B1 (en) Non-volatile memory and manufacturing method thereof
CN115938917A (zh) 半导体结构的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination