CN111180447A - 非易失性存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种非易失性存储器及其制造方法，所述非易失性存储器具有存储单元。存储单元包括源极区与漏极区、选择栅极、虚拟选择栅极、浮置栅极、抹除栅极、控制栅极。选择栅极设置于源极区与漏极区之间的基底上。浮置栅极设置于选择栅极与源极区之间的基底上，且浮置栅极的顶部两侧具有二对称的转角部。浮置栅极的高度高于选择栅极与虚拟选择栅极的高度，抹除栅极设置于源极区上，且抹除栅极包覆浮置栅极的源极侧的转角部。控制栅极设置于抹除栅极与浮置栅极上。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，尤其涉及一种非易失性存储器及其制造方法。
背景技术
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。
典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置于基底上的穿隧氧化层、浮置栅极(Floating gate)、闸间介电层以及控制栅极(Control Gate)。对此非易失性存储器元件进行程序化或抹除操作时，分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。
在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需的工作电压将越低，而非易失性存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的闸间介电层的介电常数(Dielectric Constant；k)等。
在非易失性存储器的操作上，通常栅极电阻越小，非易失性存储器的操作速度就会大大的提升。其中降低栅极电阻的方法，包括了使用金属硅化物。
然而，随着集成电路正以更高的集积度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其集积度。其中，缩小存储单元的尺寸可通过减小存储单元的栅极长度与位元线的间隔等方法来达成。但是，栅极长度变小会缩短了穿隧氧化层下方的通道长度(Channel Length)，容易造成漏极与源极间发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。而且，在程序化及或抹除存储单元时，电子重复穿越过穿隧氧化层，将耗损穿隧氧化层，导致存储器元件可靠度降低。
发明内容
本发明提供一种非易失性存储器及其制造方法，可以低操作电压操作，进而增加半导体元件的可靠度。
本发明提供一种非易失性存储器及其制造方法，可以降低栅极电阻，进而增加半导体元件的操作速度。
本发明提供一种非易失性存储器及其制造方法，可以提高元件的积集度。
本发明提出一种非易失性存储器，其具有第一存储单元，第一存储单元设置于基底上。第一存储单元包括源极区与漏极区、选择栅极、虚拟选择栅极、浮置栅极、抹除栅极、控制栅极、穿隧介电层、抹除闸介电层、选择闸介电层、绝缘层及闸间介电层。源极区与漏极区分别设置基底中。选择栅极设置于源极区与漏极区之间的基底上。虚拟选择栅极设置于源极区的基底上。浮置栅极设置于选择栅极与源极区之间的基底上，浮置栅极的高度高于选择栅极与虚拟选择栅极的高度且浮置栅极的顶部具有二对称的转角部。抹除栅极设置于虚拟选择栅极上，且抹除栅极包覆浮置栅极的其中一个转角部。控制栅极设置于抹除栅极与浮置栅极上。穿隧介电层设置于浮置栅极与基底之间。抹除闸介电层设置于抹除栅极与浮置栅极之间。选择闸介电层设置于选择栅极与基底之间。绝缘层设置于选择栅极与浮置栅极之间。闸间介电层设置于控制栅极与浮置栅极之间以及控制栅极与抹除栅极之间。
在本发明的一实施例中，抹除栅极取代源极区上方的虚拟选择栅极的全部，且抹除栅极包覆转角部。
在本发明的一实施例中，上述非易失性存储器还包括第二存储单元。第二存储单元设置于基底上。第二存储单元的结构与第一存储单元的结构相同，且第二存储单元与第一存储单元成镜像配置，共用源极区或漏极区。
在本发明的一实施例中，第一存储单元与第二存储单元共用抹除栅极，且抹除栅极填满第一存储单元与第二存储单元之间的开口。
在本发明的一实施例中，第一存储单元与第二存储单元共用控制栅极，且控制栅极覆盖抹除栅极。
在本发明的一实施例中，控制栅极的材质包括多晶硅及金属硅化物。
在本发明的一实施例中，选择栅极的材质包括多晶硅及金属硅化物。
在本发明的一实施例中，抹除栅极上还包括顶盖层。
本发明的一实施例中，浮置栅极具有凹口。
在本发明的一实施例中，转角部角度小于或等于90度。
本发明的一实施例中，选择闸介电层的厚度小于或等于所述穿隧介电层的厚度。
本发明提出一种非易失性存储器的制造方法。首先，提供基底，此基底中已形成有源极区。在基底上形成第一堆叠结构与第二堆叠结构，第一堆叠结构与第二堆叠结构由基底起依序包括选择闸介电层、选择栅极及牺牲层，其中第二堆叠结构位于源极区上。在第一堆叠结构与第二堆叠结构之间的基底上形成穿隧介电层。在第一堆叠结构与第二堆叠结构之间的基底上形成自对准的浮置栅极，其中浮置栅极的顶部具有相邻第一堆叠结构与第二堆叠结构的二对称转角部。移除牺牲层，暴露出浮置栅极的转角部。在包含转角部的浮置栅极上形成抹除闸介电层。在第二堆叠结构上形成抹除栅极；或者于去除第二堆叠结构的选择栅极(即虚拟选择栅极)之后，在基底上形成抹除栅极。抹除栅极包覆靠近源极区侧的浮置栅极的转角部。在浮置栅极及抹除栅极上形成闸间介电层。在浮置栅极上形成控制栅极。
在本发明的一实施例中，在第一堆叠结构与第二堆叠结构之间的基底上形成浮置栅极的步骤包括：在第一堆叠结构与第二堆叠结构之间形成导体间隙壁，然后图案化导体间隙壁，以形成浮置栅极。
在本发明的一实施例中，非易失性存储器的制造方法还包括：在第一堆叠结构的与浮置栅极相邻的相反侧的基底中形成漏极区。
在本发明的一实施例中，非易失性存储器的制造方法还包括：在选择栅极、控制栅极与漏极区形成金属硅化物层。
在本发明的一实施例中，移除第二堆叠结构后，还包括于浮置栅极的侧壁形成抹除闸介电层与间隙壁。
在本发明的一实施例中，在浮置栅极上形成控制栅极的步骤包括：在基底上形成导体材料层，然后图案化导体材料层，以形成覆盖浮置栅极与抹除栅极的控制栅极。
在本发明的一实施例中，在浮置栅极上形成控制栅极的步骤包括：在所述基底上形成导体材料层，并进行平坦化制程，以移除部分所述导体材料层，然后图案化导体材料层，以于抹除栅极的一侧、且于浮置栅极的上方形成控制栅极。
在本发明的一实施例中，在抹除栅极更形成有顶盖层，平坦化制程是移除部分导体材料层直到暴露出顶盖层。
本发明的非易失性存储器及其制造方法中，浮置栅极具有凹口，增加了控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的的耦合率。
本发明的非易失性存储器及其制造方法中，由于浮置栅极设置有转角部，抹除栅极包覆此转角部。转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压，有效率的将电子从浮置栅极拉出，提高抹除数据的速度。
本发明的非易失性存储器及其制造方法中，由于所形成的选择栅极下的选择闸介电层的厚度可以依使用需求制造较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，也即可以降低操作电压。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A为依照本发明的实施例所示出的一种非易失性存储器的上视图；
图1B为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；
图1C为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；
图1D为依照本发明的实施例所示出的一种非易失性存储器的上视图；
图1E为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；
图1F为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；
图2A到图2H为依照本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图；
图3为依照本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图；
图4A到图4C为依照本发明的一实施例，其是将第二堆叠结构(即虚拟选择栅极)去除后所示出的一种非易失性存储器的制作流程的剖面示意图。
附图标记说明
100、200：基底
101：隔离结构
103：主动区
102、202：源极区
104、232：漏极区
106：选择栅极
106a：虚拟选择栅极
108、216：浮置栅极
110、110a、224a：抹除栅极
112、112a、112b、230a、230b：控制栅极
114、212：穿隧介电层
116、116a：抹除闸介电层
118：选择闸介电层
120：绝缘层
122、228：闸间介电层
124、236：金属硅化物层
126、218：转角部
128、234、238：间隙壁
130、226：顶盖层
140、142、144、146、MC：存储单元
204、220、222：介电层
206、214、224、230：导体层
207：牺牲层
208a、208b：堆叠结构
210：绝缘层
具体实施方式
图1A为依照本发明的实施例所示出的一种非易失性存储器的上视图。图1B为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图。图1B所示出为沿着图1A中A-A'线的剖面图。图1C为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图。图1D为依照本发明的实施例所示出的一种非易失性存储器的上视图。图1E为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图。图1E所示出为沿着图1D中B-B'线的剖面图。图1F为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图。在图1B～图1F中，相同的构件给予相同的符号并省略其说明。
请参照图1A及图1B，非易失性存储器包括多个存储单元MC。这些存储单元MC排列成行/列阵列。非易失性存储器设置于基底100上。在基底100中例如设置有规则排列的多个隔离结构101，以定义出具有格状的主动区103。隔离结构101例如是浅沟渠隔离结构。
各存储单元MC包括源极区102与漏极区104、选择栅极106、浮置栅极108、抹除栅极110、控制栅极112、穿隧介电层114、抹除闸介电层116、选择闸介电层118、绝缘层120、闸间介电层122。
源极区102与漏极区104，分别设置基底100中。源极区102、漏极区104例如是含有N型或P型掺质的掺杂区，端视元件的设计而定。
选择栅极106例如设置于源极区102与漏极区104之间的基底100上。选择栅极106例如是在Y方向延伸。选择栅极106的材质包括掺杂多晶硅等导体材料。在一实施例中，选择栅极106的材质包括多晶硅及金属硅化物。
浮置栅极108例如设置于选择栅极106与源极区102之间的基底100上。浮置栅极108的与选择栅极106相邻一侧的高度高于选择栅极106的高度，且浮置栅极108的顶部至少具有转角部126。浮置栅极108具有凹陷，也即浮置栅极的高度从中央逐渐变高，而将顶部的转角部126暴露出来。浮置栅极108的材质例如是掺杂多晶硅等导体材料。浮置栅极108可由一层或多层导体层构成。
抹除栅极110例如设置于源极区102上，且抹除栅极110包覆转角部126。抹除栅极110例如是在Y方向延伸。抹除栅极110的材质例如是掺杂多晶硅等导体材料。控制栅极112例如设置于抹除栅极110与浮置栅极108上。控制栅极112的材质例如是掺杂多晶硅等导体材料。在抹除栅极110上还包括顶盖层130。顶盖层130的材质例如是氧化硅或氮化硅。
穿隧介电层114例如设置于浮置栅极108与基底100之间。穿隧介电层114的材质例如是氧化硅。穿隧介电层114的厚度介于60埃至200埃之间。抹除闸介电层116例如设置于抹除栅极110与浮置栅极108之间。抹除闸介电层116的材质例如是氧化硅。抹除闸介电层116的厚度例如介于60埃至180埃之间。
选择闸介电层118例如设置于选择栅极106与基底100之间。选择闸介电层118的材质例如是氧化硅，所述选择闸介电层的厚度小于或等于所述穿隧介电层的厚度。绝缘层120例如设置于选择栅极106与浮置栅极108之间。闸间介电层122例如设置于控制栅极112与浮置栅极108之间以及控制栅极112与抹除栅极110之间。闸间介电层122的材质例如是氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(k＞4)。
在本实施例中，非易失性存储器还包括虚拟选择栅极106a。虚拟选择栅极106a例如设置于基底100与抹除栅极110之间。虚拟选择栅极106a与浮置栅极108之间例如也设置有绝缘层120。
在X方向(行方向)上，多个存储单元MC通过源极区102或漏极区104串接在一起。举例来说，存储单元140的结构与存储单元142的结构相同，且存储单元140与存储单元142成镜像配置，共用源极区102或漏极区104；存储单元144的结构与存储单元146的结构相同，且存储单元144与存储单元146成镜像配置，共用源极区102或漏极区104。同时，存储单元140、存储单元142、存储单元144与存储单元146共用抹除栅极110及控制栅极112，且控制栅极112覆盖抹除栅极110。
在Y方向(列方向)上，多个存储单元MC由源极区102、选择栅极106、抹除栅极110以及控制栅极112串接在一起。也即，在列方向上，多个存储单元MC共用同一个源极区102、选择栅极106、抹除栅极110以及控制栅极112。举例来说，存储单元140的结构与存储单元144的结构相同，存储单元142的结构与存储单元146的结构相同，控制栅极112填满存储单元140与存储单元144以及存储单元142的结构与存储单元146之间。同一列的存储单元140与存储单元144共用同同一个源极区102、选择栅极106、抹除栅极110以及控制栅极112。
在本实施例中，控制栅极112、选择栅极106以及漏极区104上更形成有金属硅化物层124。
在另一实施例中，如图1C所示，移除了图1A及图1B所示的虚拟选择栅极106a。抹除栅极110a填满存储单元140与存储单元142之间的开口。在抹除栅极110a与浮置栅极108之间设置有由抹除闸介电层116a与间隙壁128形成的绝缘层。
在另一实施例中，如图1D与图1E所示，存储单元140与存储单元142共用抹除栅极110。但存储单元140与存储单元142分别具有控制栅极112a与控制栅极112b，也即，在X方向上，相邻的存储单元MC未共用控制栅极。在抹除栅极110上还包括顶盖层130。顶盖层130的材质例如是氧化硅或氮化硅。
在另一实施例中，如图1F所示，存储单元140与存储单元142共用抹除栅极110。但存储单元140与存储单元142分别具有控制栅极112a与控制栅极112b，也即，在X方向上，相邻的存储单元MC未共用控制栅极。在抹除栅极110上还包括顶盖层130。顶盖层130的材质例如是氧化硅或氮化硅。而且，移除了图1A及图1B所示的虚拟选择栅极106a。抹除栅极110a填满存储单元140与存储单元142之间的开口。在抹除栅极110a与浮置栅极108之间设置有由抹除闸介电层116a与间隙壁128形成的绝缘层。
在上述的非易失性存储器中，选择闸介电层118的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭选择栅极106下方的通道区，也即可以降低操作电压。浮置栅极108具有凹口，增加了控制栅极112与浮置栅极108之间所夹的面积，而提高了存储器元件的的耦合率。由于浮置栅极108具有转角部126。抹除栅极110(110a)包覆转角部126，且此转角部126的角度小于或等于90度，通过转角部126使电场集中，可降低抹除电压有效率的将电子从浮置栅极108拉出，提高抹除数据的速度。
图2A到图2H为依照本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图。
请参照图2A，首先提供基底200。基底200中已形成有源极区202。源极区202的形成方法例如进行离子植入制程。植入的掺质可以是N型或P型掺质，其端视元件的设计而定。
接着，在基底200上依序形成介电层204、导体层206及牺牲层207。介电层204的材质例如是氧化硅，其形成方法例如是热氧化法。导体层206的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层206的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。牺牲层207的材质包括与介电层204的材质具有不同蚀刻选择性者，例如是氮化硅，其形成方法例如是化学气相沉积法。
接着，图案化牺牲层207、导体层206以及介电层204，以形成至少堆叠结构208a及堆叠结构208b。堆叠结构208b位于源极区202上。堆叠结构208a及堆叠结构208b的形成方法例如是先于基底200上形成一层图案化光致抗蚀剂层(未示出)，图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。然后，以图案化光致抗蚀剂层为罩幕，移除牺牲层207、导体层206以及介电层204，以形成至少堆叠结构208a及堆叠结构208b。接着，移除图案化光致抗蚀剂层。移除图案化光致抗蚀剂层的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。其中，介电层202作为选择闸介电层。导体层206作为选择栅极。
请参照图2B，在此堆叠结构208a及堆叠结构208b的侧壁形成绝缘层210。绝缘层210的材质例如是氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或氧化硅。绝缘层210的形成方法例如是先于基底200上依序形成覆盖各堆叠结构208a及堆叠结构208b的介电层，然后移除部分介电层而于堆叠结构208a及堆叠结构208b的侧壁形成绝缘层210。介电层的形成方法例如是化学气相沉积法。移除部分介电层的方法例如是非等向性蚀刻法。
接着，在堆叠结构208a及堆叠结构208b之间的基底200上形成穿隧介电层212。穿隧介电层212的材质例如是氧化硅，其形成方法例如是热氧化法。
然后，在基底200上形成一层导体层214。导体层214的材质例如是掺杂多晶硅等。当导体层的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。然后，移除部分导体层。移除部分导体层的方法例如是非等向性蚀刻法或回蚀法。
请参照图2C，移除部分导体层214，在堆叠结构208a及堆叠结构208b之间形成导体间隙壁。移除部分导体层的方法例如是非等向性蚀刻法或回蚀法。导体间隙壁的与堆叠结构208a(堆叠结构208b)相邻部分的高度高于堆叠结构208a(堆叠结构208b)中导体层206的高度。
接着，图案化导体间隙壁，而形成浮置栅极216。图案化导体间隙壁的方法如下。在基底200上形成一层图案化光致抗蚀剂层(未示出)。图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。以图案化光致抗蚀剂层为罩幕，移除部分导体间隙壁使其成块状，而留下堆叠结构208a及堆叠结构208b之间的导体间隙壁。堆叠结构208a及堆叠结构208b之间的成块状的导体间隙壁即作为浮置栅极216。浮置栅极216具有凹口且邻近堆叠结构208a及堆叠结构208b的顶部具有转角部218。
然后，移除部分绝缘层210而以至少暴露出浮置栅极216的转角部218。移除部分的绝缘层210的方法例如是湿式蚀刻法或干式蚀刻法。
请参照图2D，在浮置栅极216上形成介电层220。介电层220的材质例如是氧化硅。介电层220的形成方法例如是热氧化法。然后，移除牺牲层207，以使浮置栅极216的转角部218突出于导体层206的顶面。移除牺牲层207的方法例如是湿式蚀刻法或干式蚀刻法。
请参照图2E，移除介电层220后，在基底200上形成介电层222。移除介电层220的方法例如是湿式蚀刻法或干式蚀刻法。介电层222的材质例如是氧化硅。然后，在基底200上依序形成导体层224及顶盖层226。导体层224的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层224的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。顶盖层226的材质包括与介电层222的材质具有不同蚀刻选择性者，例如是氮化硅，其形成方法例如是化学气相沉积法。
请参照图2F，图案化顶盖层226与导体层224，以形成顶盖层226与抹除栅极224a。抹除栅极224a位于源极区202上。图案化顶盖层226与导体层224的方法例如是先于基底200上形成一层图案化光致抗蚀剂层(未示出)，图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。然后，以图案化光致抗蚀剂层为罩幕，移除顶盖层226与导体层224，以形成至少顶盖层226与抹除栅极224a。接着，移除图案化光致抗蚀剂层。移除图案化光致抗蚀剂层的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。在此步骤，未被抹除栅极224a覆盖的介电层222也可一并被移除。抹除栅极224a与浮置栅极216之间的介电层222作为抹除闸介电层。
然后，在基底200上形成闸间介电层228，此闸间介电层228至少覆盖浮置栅极216以及抹除栅极224a。闸间介电层228的材质包括氧化硅/氮化硅/氧化硅。闸间介电层228的形成方法例如是利用化学气相沉积法依序形成氧化硅层、氮化硅层与另一层氧化硅层。闸间介电层228的材质也可以是氮化硅/氧化硅或其他高介电常数的材质(k＞4)。
在基底200上形成导体层230。导体层230的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层230的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。
请参照图2G，对导体层230进行平坦化制程，例如以进行化学机械研磨制移除部分导体层230直到暴露出闸间介电层228或顶盖层226。然后图案化导体层230而形成控制栅极230a。也即，在抹除栅极224a的一侧、且于浮置栅极216的上方形成控制栅极230a。
接着，在选择栅极(导体层206)的与浮置栅极216相对一侧的基底200中形成漏极区232。漏极区232的形成方法例如是进行离子植入制程。植入的掺质可以是N型或P型掺质，其端视元件的设计而定。源极区202以及漏极区232的掺杂掺质以及掺杂浓度可相同也可不同。
然后，在控制栅极230a以及选择栅极(导体层206)的侧壁形成间隙壁234。间隙壁234的材质例如是氮化硅。间隙壁234的形成方法例如是于基底200上形成一层绝缘层，利用非等向性蚀刻法或回蚀法移除部分绝缘层。在形成间隙壁234时，一并移除了未被间隙壁234覆盖的闸间介电层228，而暴露出部分选择栅极(导体层206)以漏极区232。接着，进行自行对准金属硅化物(Salicide)制程，而于控制栅极230a、选择栅极(导体层206)以漏极区232上形成金属硅化物层236。
在另一实施例中，图3接续于图2F之后，直接图案化导体层230形成覆盖抹除栅极224a的控制栅极230b。然后，再形成漏极区232、间隙壁234以及金属硅化物层236，以制作出图1B所示的非易失性存储器。
在另一实施例中，为了制作出图1C、图1F所示的非易失性存储器，接续于图2D之后，进行图4A至图4C的制程。
请参照图4A，移除堆叠结构208b的导体层206，并移除介电层220及堆叠结构208b的介电层204。在相邻的浮置栅极之间形成了凹口。移除堆叠结构208b的导体层206的方法如下。在基底200上形成一层图案化光致抗蚀剂层(未示出)，此图案化光致抗蚀剂层至少暴露堆叠结构208b。图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。以图案化光致抗蚀剂层为罩幕，移除堆叠结构208b的导体层206。之后，移除图案化光致抗蚀剂层。移除介电层220及堆叠结构208b的介电层204的方法例如是湿式蚀刻法。
请参照图4B，在基底200上形成介电层222。介电层222的材质例如是氧化硅。然后，于浮置栅极216的侧壁形成间隙壁238。间隙壁238的材质例如是氧化硅。间隙壁238的形成方法例如是于基底200上形成一层绝缘层，利用非等向性蚀刻法或回蚀法移除部分绝缘层。
请参照图4C，在基底200上依序形成导体层224及顶盖层226。导体层224填满了凹口。导体层224的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层224的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。顶盖层226的材质包括与介电层222的材质具有不同蚀刻选择性者，例如是氮化硅，其形成方法例如是化学气相沉积法。
后续的制程可依照上述对于图2F至图2G的描述，形成填满了凹口的抹除栅极之后，依序形成闸间介电层228、控制栅极230a、漏极区232、间隙壁234及金属硅化物层236，以制作出图1F所示的非易失性存储器。
在另一实施例中，后续的制程可依照上述对于图2F、图3的描述，依序形成闸间介电层228、控制栅极230b、漏极区232、间隙壁234及金属硅化物层236，以制作出图1C所示的非易失性存储器。
在上述的非易失性存储器的制造方法中，所形成的控制栅极包覆浮置栅极侧面与上面，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的耦合率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (20)
1.一种非易失性存储器，其特征在于，包括：
第一存储单元，设置于基底上，所述第一存储单元，包括：
源极区与漏极区，分别设置所述基底中；
选择栅极，设置于所述源极区与所述漏极区之间的所述基底上；
虚拟选择栅极，设置于所述源极区的所述基底上；
浮置栅极，设置于所述选择栅极与所述虚拟选择栅极之间的所述基底上，所述浮置栅极的高度高于所述选择栅极与所述虚拟选择栅极的高度，且所述浮置栅极的顶部具有二对称的转角部；
抹除栅极，设置于所述虚拟选择栅极上，且所述抹除栅极包覆所述浮置栅极的其中一个所述转角部；
控制栅极，设置于所述抹除栅极与所述浮置栅极上；
穿隧介电层，设置于所述浮置栅极与所述基底之间；
抹除闸介电层，设置于所述抹除栅极与所述浮置栅极之间；
选择闸介电层，设置于所述选择栅极与所述基底之间；
绝缘层，设置于所述选择栅极与所述浮置栅极之间；以及
闸间介电层，设置于所述控制栅极与所述浮置栅极之间以及所述控制栅极与所述抹除栅极之间。
2.根据权利要求1所述的非易失性存储器，其特征在于，所述抹除栅极取代所述源极区上方的所述虚拟选择栅极的全部，且所述抹除栅极包覆所述转角部。
3.根据权利要求1所述的非易失性存储器，其特征在于，还包括：
第二存储单元，设置于所述基底上，所述第二存储单元的结构与所述第一存储单元的结构相同，且所述第二存储单元与所述第一存储单元成镜像配置，共用所述源极区或所述漏极区。
4.根据权利要求3所述的非易失性存储器，其特征在于，所述第一存储单元与所述第二存储单元共用所述抹除栅极，且所述抹除栅极填满所述第一存储单元与所述第二存储单元之间的开口。
5.根据权利要求3所述的非易失性存储器，其特征在于，所述第一存储单元与所述第二存储单元共用所述控制栅极，且所述控制栅极覆盖所述抹除栅极。
6.根据权利要求1所述的非易失性存储器，其特征在于，所述控制栅极的材质包括多晶硅及金属硅化物。
7.根据权利要求1所述的非易失性存储器，其特征在于，所述选择栅极的材质包括多晶硅及金属硅化物。
8.根据权利要求1所述的非易失性存储器，其特征在于，所述抹除栅极上还包括顶盖层。
9.根据权利要求1所述的非易失性存储器，其特征在于，所述浮置栅极具有凹口。
10.根据权利要求1所述的非易失性存储器，其特征在于，所述转角部角度小于或等于90度。
11.根据权利要求1所述的非易失性存储器，其特征在于，所述选择闸介电层的厚度小于或等于所述穿隧介电层的厚度。
12.一种非易失性存储器的制造方法，其特征在于，包括：
提供基底，该基底中已形成有源极区；
在所述基底上形成第一堆叠结构与第二堆叠结构，所述第一堆叠结构与所述第二堆叠结构由所述基底起依序包括选择闸介电层、选择栅极及牺牲层，其中所述第二堆叠结构位于所述源极区上；
在所述第一堆叠结构与所述第二堆叠结构之间的所述基底上形成穿隧介电层；
在所述第一堆叠结构与所述第二堆叠结构之间的所述基底上形成浮置栅极，其中所述浮置栅极的顶部具有转角部；
移除所述牺牲层，至少暴露出所述浮置栅极的转角部；
至少于所述浮置栅极的所述转角部上形成抹除闸介电层；
在所述基底上形成抹除栅极，其中所述抹除栅极包覆靠近所述源极区侧的所述浮置栅极的所述转角部；
在所述浮置栅极及所述抹除栅极上形成闸间介电层；以及
在所述浮置栅极上形成控制栅极。
13.根据权利要求12所述的非易失性存储器的制造方法，其特征在于，于所述第一堆叠结构与所述第二堆叠结构之间的所述基底上形成浮置栅极的步骤包括：
在所述第一堆叠结构与所述第二堆叠结构之间形成导体间隙壁；以及
图案化所述导体间隙壁，以形成所述浮置栅极。
14.根据权利要求12所述的非易失性存储器的制造方法，其特征在于，还包括：
在所述第一堆叠结构的与所述浮置栅极相邻的相反侧的所述基底中形成漏极区。
15.根据权利要求14所述的非易失性存储器的制造方法，其特征在于，还包括：
在所述选择栅极、所述控制栅极与所述漏极区形成金属硅化物层。
16.根据权利要求12所述的非易失性存储器的制造方法，其特征在于，移除所述牺牲层的步骤后，还包括移除所述第二堆叠结构。
17.根据权利要求16所述的非易失性存储器的制造方法，其特征在于，移除所述第二堆叠结构后，还包括于所述浮置栅极的侧壁形成所述抹除闸介电层与间隙壁。
18.根据权利要求12所述的非易失性存储器的制造方法，其特征在于，于所述浮置栅极上形成所述控制栅极的步骤包括：
在所述基底上形成导体材料层；以及
图案化所述导体材料层，以形成覆盖所述浮置栅极与所述抹除栅极的所述控制栅极。
19.根据权利要求12所述的非易失性存储器的制造方法，其特征在于，于所述浮置栅极上形成所述控制栅极的步骤包括：
在所述基底上形成导体材料层；
进行平坦化制程，以移除部分所述导体材料层；以及
图案化所述导体材料层，以于所述抹除栅极的一侧、且于所述浮置栅极的上方形成所述控制栅极。
20.根据权利要求19所述的非易失性存储器的制造方法，其特征在于，于所述抹除栅极更形成有顶盖层，所述平坦化制程是移除部分所述导体材料层直到暴露出所述顶盖层。
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