CN1534785A - 快闪存储单元、快闪存储单元的制造方法及其操作方法 - Google Patents
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Abstract
一种快闪存储单元，此存储单元是由基底、栅极结构、源极区、抹除栅极、抹除栅极介电层、选择栅极、选择栅极介电层与漏极区所构成。栅极结构设置于基底上，栅极结构是由穿隧氧化层、浮置栅极、栅间介电层、控制栅极以及间隙壁所构成。源极区设置于栅极结构一侧基底中。抹除栅极设置于栅极结构一侧的源极区上。抹除栅极介电层设置于抹除栅极与源极区之间。选择栅极设置于栅极结构的另一侧。选择栅极介电层设置于选择栅极与基底之间。漏极区设置于选择栅极一侧的基底中。
Description
技术领域
本发明是有关于一种存储器元件，且特别是有关于一种快闪存储单元、快闪存储单元的制造方法及其操作方法。
背景技术
快闪存储器元件由于具有可多次进行资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的下种非挥发性存储器元件。
典型的快闪存储器元件是以掺杂的多晶硅制作浮置栅极(FloatingGate)与控制栅极(Control Gate)。而且，控制栅极是直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间以穿隧氧化层(Tunnel Oxide)相隔(亦即所谓堆叠栅极快闪存储器)。
当对快闪存储器进行资料写入的操作时，是由于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极中。在读取快闪存储器中的资料时，是于控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下通道(Channel)的开/关，而此通道的开/关即为判读资料值“0”或“1”的依据。当快闪存储器在进行资料的抹除时，是将基底、漏极区或控制栅极的相对电位提高，并利用穿隧效应使电子由浮置栅极穿过穿隧氧化层(Tunneling Oxide)而排至基底或漏极中(即Substrate Erase或Drain(Source)Side Erase)，或是穿过介电层而排至控制栅极中。
然而，在抹除快闪存储器中的资料时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度抹除(Over-Erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的通道在控制栅极未加上作电压时即持续呈导通状态，并导致资料的误判。因此，为了解决元件过度抹除的问题，许多快闪存储器会采用分离栅极(Split Gate)的设计，其结构特征为除了控制栅极与浮置栅极之外，还具有位于控制栅极与浮置栅极侧壁、基底上方的一选择栅极(或称为抹除栅极)，此选择栅极(抹除栅极)与控制栅极、浮置栅极和基底之间以一栅介电层相隔。如此则当过度抹除现象太过严重，而使浮置栅极下方通道在控制栅极未加工作电压状态下即持续打开时，选择栅极(抹除栅极)下方的通道仍能保持关闭状态，使得漏极/源极区无法导通，而能防止资料的误判。
图1为绘示现有一种分离栅极快闪存储单元结构的剖面图。请参照图1，此快闪存储单元在基底100上依序设置穿隧氧化层102、浮置栅极104、栅间介电层106与控制栅极108。在控制栅极106的侧壁与顶部设置有间隙壁110，在浮置栅极104的侧壁设置有间隙壁112。选择栅极114设置于浮置栅极104与控制栅极106一侧的侧壁上。选择栅极氧化层116设置于选择栅极114与基底100之间。源极区118设置于未形成选择栅极114的浮置栅极104与控制栅极106一侧的基底100中。漏极区120设置于形成有选择栅极114的浮置栅极104与控制栅极106一侧的基底100中。
当对上述快闪存储单元进行编程时，于控制栅极108上施加10伏特的偏压；选择栅极114上施加10伏特偏压；源极区118上施加6伏特的偏压，漏极区120为0伏特。如此，在程序化时，可使得电子是由漏极区120向源极区118移动，并使电子从源极区118端注入浮置栅极104中，而程序化存储单元。在对存储单元的抹除时，是在控制栅极108上施加0伏特；对选择栅极114施加10伏特至12伏特的偏压、源极区118、漏极区120为浮置。如此，即可在浮置栅极104与选择栅极114之间建立一个大的电场，而得以利用F-N穿隧效应将电子从浮置栅极104拉出至选择栅极114。
就上述快闪存储单元而言，选择栅极114是同时作为通道晶体管与抹除栅极。亦即，在进行抹除时，选择栅极114是作为抹除栅极，若选择栅极氧化层的厚度太薄，则在抹除时会造成基底崩溃(Substratebreakdown)，因此必须增加选择栅极氧化层116的厚度(需大于200埃左右)以避免基底崩溃。然而，在程序化时，选择栅极是作为通道晶体管的栅极使用，当选择栅极氧化层116的厚度变厚时，要打开通道晶体管则需要对选择栅极114施加较大的电压，使得通道晶体管具有高启始电压，且从源极流到漏极的单元电流会变小，而导致存储单元操作速度变慢。再者，如果使通道晶体管具有低的启始电压，则当选择栅极氧化层116的厚度变厚时，就会使选择栅极的通道控制变差，而使基底漏电流变大。因为存储单元的程序化效率非常好，所以也会有程序化干扰(Disturb)的情形产生。
发明内容
有监于此，本发明的一目的为提供一种快闪存储单元、快闪存储单元的制造方法及其操作方法，可以提高存储单元的单元电流、减少程序化干扰，并提高存储器元件的操作速度。
本发明提供一种快闪存储单元，此快闪存储单元定由基底、设置于基底上的穿隧介电层、设置于穿隧介电层上的浮置栅极、设置于浮置栅极上之栅间介电层、设置于栅间介电层上的控制栅极、设置于控制栅极的侧壁与顶部的第一间隙壁、设置于浮置栅极侧壁的第二间隙壁、设置于控制栅极与浮置栅极的第一侧的基底中的源极区、设置于源极区上的抹除栅极、设置于源极区与抹除栅极之间的抹除栅极介电层、设置于控制栅极与浮置栅极的第二侧的侧壁上的选择栅极、设置于基底与选择栅极之间的选择栅极介电层与设置于该选择栅极一侧的基底中的漏极区所构成。
在上述的快闪存储单元中，抹除栅极介电层的厚度为200埃至250埃左右。选择栅极介电层的厚度为50埃至75埃左右。穿隧介电层的厚度为85埃至110埃左右。
本发明于源极区上设置抹除栅极，使快闪存储单元的抹除栅极与选择栅极分离，因此选择栅极介电层的厚度可以变薄，而抹除栅极介电层的厚度可以增厚。于是，存储单元在程序化时，不需要对选择栅极施加较大电压。而且，由于选择栅极下的氧化层可以变薄了，因此在读取时可以增加存储单元电流，而可以维持存储单元的操作速率。此外，存储单元在抹除时，也不会产生基底崩溃的现象。
本发明提供一种快闪存储单元，此存储单元定由基底；设置于基底上的第一栅极结构与第二栅极结构，且第一栅极结构与第二栅极结构各自至少包括设置于基底上的浮置栅极及设置于浮置栅极上的控制栅极；设置于第一栅极结构与第二栅极结构之间的基底中的源极区；设置于第一栅极结构与第二栅极结构之间，且位于源极区上的抹除栅极；设置于源极区与抹除栅极之间的抹除栅极介电层；分别设置于与源极区相对的第一栅极结构与第二栅极结构一侧的侧壁上的第一选择栅极与第二选择栅极；设置于基底与第一选择栅极、第二选择栅极之间的选择栅极介电层；分别设置第一选择栅极与第二选择栅极一侧的基底中的漏极区所构成。
在上述的快闪存储单元中，抹除栅极介电层的厚度为200埃至250埃左右。选择栅极介电层的厚度为50埃至75埃左右。穿隧介电层的厚度为85埃至110埃左右。
本发明于第一栅极结构与第二栅极结构之间的源极区上设置抹除栅极，使快闪存储单元的抹除栅极与选择栅极分离，因此选择栅极介电层的厚度可以变薄，而抹除栅极介电层的厚度可以增厚。因此，存储单元在程序化时，不需要对选择栅极施加较大电压。而且，由于选择栅极下的氧化层可以变薄了，因此在读取时可以增加存储单元电流，而可以维持存储单元的操作速率。此外，存储单元在抹除时，也不会产生基底崩溃的现象。而且，本发明于每两个相邻两栅极结构共用一个抹除栅极，因此不会增加快闪存储单元的体积。
本发明提供一种快闪存储单元的制造方法，此方法是提供一基底，此基底上已形成第一栅极结构与第二栅极结构，第一栅极结构与第二栅极结构分别是由形成于基底上的穿隧介电层、形成于穿隧介电层上的浮置栅极、形成于浮置栅极上的栅间介电层、形成于栅间介电层上的控制栅极与形成于控制栅极顶部与侧壁的第一间隙壁所构成。接着，于第一栅极结构与第二栅极结构之间的基底中形成源极区，并于源极区表面形成抹除栅极介电层，以及于浮置栅极的侧壁形成第二间隙壁。然后，于源极区上形成抹除栅极，且抹除栅极填满第一栅极结构与第二栅极结构之间之间隙。于第一栅极结构与第二栅极结构一侧的侧壁上形成第三间隙壁后，于基底上形成选择栅极介电层，并于第三间隙壁的侧壁上形成第一选择栅极与第二选择栅极。之后，于第一选择栅极与第二选栅极一侧的基底中形成第一漏极区与第二漏极区。
在上述的存储单元的制作方法中，第一栅极结构与第二栅极结构的形成步骤是先于基底上依序形成第一介电层、第一导体层与第二介电层。接着，于第二介电层上形成第二导体层，并图案化第二导体层以形成控制栅极。然后，于控制栅极的侧壁与顶部形成第一间隙壁，并以具有第一间隙壁的控制栅极为罩幕，图案化第二介电层、第一导体层、第一介电层以形成栅间介电层、浮置栅极与穿隧介电层。
本发明由于源极区形成导体层作为抹除栅极，使抹除栅极与选择栅极分开，因此抹除栅极介电层的厚度可以制作的较厚(大于200埃左右)，而选择栅极下方的选择栅极介电层就不需要作的那么厚，而可以制作的较薄(65埃左右)。因此，启始电压可以变小，单元电流可以提升，并能够减少程序化存储单元时的于扰，使存储单元的操作速度加快。而且，抹除介电层的厚度较厚，也可以避免抹除时基底崩溃的问题。
本发明提供一种快闪存储器单元的操作方法，适用于至少包括基底、设置于基底上的浮置栅极、设置于浮置栅极上的控制栅极、设置于控制栅极与浮置栅极的第一侧的基底中的源极区、设置于控制栅极及浮置栅极的第一侧与源极区上的抹除栅极、设置于控制栅极与浮置栅极的第二侧的侧壁上的选择栅极、设置于该选择栅极的一侧的该基底中的漏极区的快闪存储单元；此方法包括：在程序化快闪存储单元时，对控制栅极施加第一正电压，对选择栅极施加第二正电压，源极区施加第三正电压与漏极区为浮置，以利用通道热电子注入效应程序化快闪存储单元。在抹除快闪存储单元时，对抹除栅极施加第四正电压，使控制栅极为0伏特，源极区与漏极区为浮置，以利用F-N穿隧效应抹除快闪存储器元件。
在上述快闪存储器单元的操作方法中，本发明在抹除操作时，是使电子经由抹除栅极移除，而不是经由选择栅极，因此抹除栅极介电层的厚度可以制作的较厚(大于200埃左右)，而选择栅极下方的选择栅极介电层就不需要作的那么厚，而可以制作的较薄(65埃左右)。因此，启始电压可以变小，单元电流可以提升，并能够减少程序化存储单元时的干扰，使存储单元的操作速度加快。而且，抹除介电层的厚度较厚，也可以避免抹除时基底崩溃的问题。
附图说明
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下，其中：
图1所示为一种现有的快闪存储单元的剖面图；
图2所示为本发明的快闪存储单元的剖面图；
图3A至图3F所示为本发明的快闪存储单元的制造流程剖面图；
图4A所示为本发明的快闪存储器的程序化操作模式示意图；
图4B所示为本发明的快闪存储器的妹除操作模式示意图。
具体实施方式
图2所绘示为本发明的快闪存储器的结构剖面图。请参照图2，本发明的快闪存储器是由基底200、栅极结构202、源极区204、抹除栅极206、抹除栅极介电层208、间隙壁210、选择栅极212、选择栅极介电层214与漏极区216所构成。
栅极结构202设置于基底200上，栅极结构202是由穿隧氧化层218、浮置栅极220、栅间介电层222、控制栅极224以及间隙壁226、228所构成，且每两个相邻栅极结构202为一个栅极结构组230。穿隧氧化层218设置于基底200上。浮置栅极220设置于穿隧氧化层218上。栅间介电层222设置于浮置栅极220上。控制栅极224设置于栅间介电层222上。间隙壁226设置于控制栅极224顶部与侧壁。间隙壁228设置于浮置栅极220的侧壁。
源极区204设置于栅极结构组230之间的基底200中(亦即，栅极结构202一侧的基底200中)。抹除栅极206设置于栅极结构组230之间的源极区204上。抹除栅极介电层208设置于抹除栅极206与源极区204之间，且其材质例如是氧化硅，厚度例如是大于200埃左右。间隙壁210设置于栅极结构组228两侧的侧壁上(亦即，未设置有抹除栅极206的栅极结构202的另一侧壁上)。选择栅极212设置于间隙壁210的侧壁。选择栅极介电层212设置于选择栅极212与基底200之间，且其材质例如氧化硅，厚度例如是50埃至70埃左右。漏极区216设置于选择栅极212一侧的基底200中。
在上述快闪存储单元中，于源极区204上另外设置抹除栅极206，使快闪存储单元的抹除栅极206与选择栅极212分离，因此选择栅极212下方的选择栅极介电层212的厚度可以变薄，而抹除栅极206下方的抹除栅极介电层208的厚度可以增厚。因此，存储单元在程序化时，不需要对选择栅极212施加较大电压，而可以维持存储单元的操作速率，而且存储单元在抹除时，也不会产生基底崩溃的现象。而且，本发明于每两个相邻两栅极结构202(存储单元)共用一个抹除栅极206，因此不会增加快闪存储单元的体积。
接着说明本发明的快闪存储器的制造方法，图3A至图3F为本发明的快闪存储器的制造流程剖面图。
首先请参照图3A，提供基底300。于此基底300表面形成一层穿隧介电层302，此穿隧介电层302的材质例如是氧化硅，穿隧介电层302的形成方法例如定热氧化法，其厚度例如是85埃-110埃左右。
接着，于穿隧介电层302上形成一层导体层304，其材质例如是掺杂的多晶硅，此导体层304的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成的。导体层304的厚度例如定200埃左右，植入导体层304的掺质例如是砷离子，以利在后续的热氧化制程中形成有利于抹除的圆形形状。然后，于基底上形成一层栅间介电层306。栅间介电层306的材质例如定氧化硅/氮化硅/氧化硅等，而各层的厚度分别是60-100埃、70～100埃以及60-100埃。栅间介电层306的形成步骤例如是先以热氧化法形成一层氧化硅层后，利用化学气相沉积法形成氮化硅层，接着再用湿氢/氧气(H2/O2gas)去氧化部分氮化硅层而形成另一层氧化硅层。当然，栅间介电层306的材质也可以定氧化硅层、氧化硅/氮化硅等。
接着，请参照图3B。依序于基底300上形成一层导体层(未图示)后，利用罩幕将导体层图案化，用以定义出做为控制栅极用的导体层308。导体层308的材质例如是掺杂的多晶硅，导体层308的形成方法例如是以临场(ln-Situ)掺杂离子的方式，利用化学气相沉积法以形成的。
移除罩幕之后，于导体层308的侧壁与顶部形成绝缘层310(间隙壁)。绝缘层310(间隙壁)的材质例如是氧化硅，形成绝缘层310(间隙壁)的方法例如是热氧化法。
接着请参照图3C，以导体层308与绝缘层310(间隙壁)为罩幕定义栅间介电层306、导体层304与穿隧介电层302，使其分别形成栅间介电层306a、导体层304a与穿隧介电层302a。其中，导体层304a是做为浮置栅极之用。亦即，图示的导体层(控制栅极)308、栅间介电层306a、导体层(浮置栅极)304a与氧化层302(穿隧氧化层)构成栅极结构311。然后，于整个基底300上形成一层图案化罩幕层312，此图案化罩幕层312暴露预定形成源极区314的区域。然后，以图案化罩幕层312为罩幕进行离子植入步骤，于栅极结构一侧的基底300中植入掺质而形成源极区314。其中，两个栅极结构311可视为一个栅极结构组。在栅极结构组中，源极区314形成于栅极结构311之间。
接着请参照图3D，移除图案化罩幕层312后，于栅极结构之间的源极区314表面形成抹除栅极介电层316、于基底300上形成介电层318、并于导体层304a(浮置栅极)的侧壁形成绝缘层(间隙壁)320。抹除栅极介电层316、介电层318与绝缘层(间隙壁)320的材质例如是氧化硅，抹除栅极介电层316、介电层318与绝缘层(间隙壁)320的形成方法例如定热氧化法。其中，抹除栅极氧化层316的厚度例如是大于200埃以上，其厚度较佳为200埃至250埃左右。然后，于源极区314上(亦即，栅极结构311之间)形成导体层322，此导体层322是作为抹除栅极之用。导体层322的材质例如定掺杂的多晶硅，导体层322的形成方法例如是先以临场掺杂离子的方式，利用化学气相沉积法于基底300上形成一层导体层(未图示)，此导体层填满栅极结构311之间的间隙。然后，移除栅极结构311的间隙内以外的导体层以形成的。
接着请参照图3E，于栅极结构311未形成有导体层322的另一侧形成间隙壁324。间隙壁324的形成步骤例如是先形成厚度例如定150埃至400埃左右的高温氧化硅层(High Temperature Oxide，HTO)，然后利用非等向性蚀刻制程移除部分高温氧化硅层而形成的。部分介电层318在形成间隙壁324时，也会被移除而只留下介电层318a。介电层318a也可视为间隙壁324的一部份。然后，于基底300上形成选择栅极介电层326，并于导体层322顶部形成绝缘层328。选择栅极介电层326的材质例如是氧化硅，其厚度例如定50埃至70埃左右，选择栅极介电层326与绝缘层328的形成法例如是热氧化法。
接着请参照图3F，于栅极结构311未形成有导体层322的另一侧壁上形成导体层330。导体层330的材质例如是掺杂的多晶硅，导体层330的形成方法例如是先以临场掺杂离子的方式，利用化学气相沉积法于基底300上形成一层导体层(未图示)。然后，利用非等向性蚀刻制程移除部分导体层以形成的。之后，以栅极结构311与导体层330为罩幕，利用离子植入法而于导体层330一侧的基底300中形成漏极区332。后续完成快闪存储器的制程为现有技艺者所周知，在此不再赘述。
在上述实施例中，本发明由于源极区形成导体层322作为抹除栅极，使抹除栅极与选择栅极分开，因此抹除栅极介电层316的厚度可以制作的较厚(大于200埃左右)，而选择栅极下方的选择栅极介电层326就不需要作的那磨厚，而可以制作的较薄(65埃左右)。因此，启始电压可以变小，单元电流可以提升，并能够并能够减少程序化存储单元时的干扰，使存储单元的操作速度加快。而且，抹除介电层的厚度较厚，也可以避免抹除时基底崩溃的问题。
接着，请参照图4A与图4B，以明了本发明较佳实施例的快闪存储单元的操作模式，其是包括程序化(Program，图4A)与抹除(Erase，图4B)等操作模式。
当对存储单元Qn1进行程序化时，是在选择栅极406a施加例如是10伏特左右的电压，以打开选择栅极406a下方的通道；控制栅极404a上施加一正偏压VCGp，其例如是10伏特至12伏特左右；源极区412施加一正偏压VSp，其例如是6伏特左右；漏极区410a为接地。如此，在程序化时，电子是由漏极区410a向源极区412移动，且在源极区412端被高通道电场所加速而产生热电子，其动能足以克服穿隧介电层的能量阻障，再加上控制栅极404a上施加有高正偏压，使得热电子从源极区412端注入浮置栅极402a中，而程序化存储单元Qn1。同样的，程序化存储单元Qn2时，选择栅极406b施加例如是10伏特左右的电压，以打开选择栅极406b下方的通道；在控制栅极404b上施加一正偏压VCGp，其例如定10伏特至12伏特左右；源极区412施加一正偏压VSp，其例如是6伏特左右；漏极区410b为接地。如此，在程序化时，电子是由漏极区410b向源极区412移动，且在源极区412端被高通道电场所加速而产生热电子，其动能足以克服穿隧氧化层的能量阻障，再加上控制栅极404b上施加有高正偏压，使得热电子从源极区412端注入浮置栅极402b中，而程序化存储单元Qn2。
当对存储单元Qn1、Qn2进行抹除时，是在控制栅极404a、控制栅极404b上施加0伏特；对抹除栅极408施加一正偏压为VSGE其例如是10伏特至12伏特左右、源极412、漏极区410a、410b为浮置。如此，即可在浮置栅极402a、浮置栅极402b与抹除栅极408之间建立一个大的电场，而得以利用F-N穿隧效应将电子从浮置栅极402a、浮置栅极402b拉出至抹除栅极408中，如图7B所示。
在上述实施例中，本发明在抹除操作时，是使电子经由抹除栅极408移除，而不是经由选择栅极406a或选择栅极406b，因此抹除栅极介电层的厚度可以制作的较厚(大于200埃左右)，而选择栅极406a、406b下方的选择栅极介电层就不需要作的那厚，而可以制作的较薄(65埃左右)。因此，启始电压可以变小，单元电流可以提升，并能够减少程序化存储单元时的干扰，使存储单元的操作速度加快。而且，抹除介电层的厚度较厚，也可以避免抹除时基底崩溃的问题。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (20)
1.一种快闪存储单元，其特征在于，包括：
一基底：
一穿隧介电层，设置于该基底上；
一浮置栅极，设置于该穿隧介电层上；
一栅间介电层，设置于该浮置栅极上；
一控制栅极，设置于该栅间介电层上；
一第一间隙壁，设置于该控制栅极的侧壁与顶部；
一第二间隙壁，设置于该浮置栅极侧壁；
一源极区，设置于该控制栅极与该浮置栅极的一第一侧的该基底中；
一抹除栅极，设置于该源极区上；
一抹除栅极介电层，设置于该源极区与该抹除栅极之间；
一选择栅极，设置于该控制栅极与该浮置栅极的一第二侧的侧壁上；
一选择栅极介电层，设置于该基底与该选择栅极之间；以及
一漏极区，设置该选择栅极一侧的该基底中。
2.如权利要求1所述的快闪存储单元，其特征在于，其中该抹除栅极介电层的厚度包括200埃至250埃左右。
3.如权利要求1所述的快闪存储单元，其特征在于，其中该选择栅极介电层的厚度包括50埃至75埃左右。
4.如权利要求1所述的快闪存储单元，其特征在于，其中该穿隧介电层的厚度包括85埃至110埃左右。
5.如权利要求1所述的快闪存储单元，其特征在于，其中包括一第三间隙壁，设置于该选择栅极与该控制栅极、该浮置栅极之间。
6.一种快闪存储单元，其特征在于，包括：
一基底：
一第一栅极结构与一第二栅极结构，设置于该基底上，该第一栅极结构与该第二栅极结构各自至少包括，设置于该基底上的一浮置栅极与设置于该浮置栅极上的一控制栅极；
一源极区，设置于该第一栅极结构与该第二栅极结构之间的该基底中；
一抹除栅极，设置于该第一栅极结构与该第二栅极结构之间，且位于该源极区上；
一抹除栅极介电层，设置于该源极区与该抹除栅极之间；
一第一选择栅极与一第二选择栅极，分别设置于与该源极区相对的该第一栅极结构与该第二栅极结构一侧的侧壁上；
一选择栅极介电层，设置于该基底与该第一选择栅极、该第二选择栅极之间；以及
一对漏极区，分别设置该第一选择栅极与该第二选择栅极一侧的该基底中。
7.如权利要求6项所述的快闪存储单元，其特征在于，其中该抹除栅极介电层的厚度包括200埃至250埃左右。
8.如权利要求6项所述的快闪存储单元，其特征在于，其中该选择栅极介电层的厚度包括50埃至75埃左右。
9.如权利要求6项所述的快闪存储单元，其特征在于，其中该第一栅极结构与第二栅极结构包括：
一穿隧介电层，设置于该浮置栅极与该基底之间；
一栅间介电层，设置于该控制栅极与该浮置栅极之间；
一第一间隙壁，设置于该控制栅极的侧壁与顶部；以及
一第二间隙壁，设置于该浮置栅极侧壁。
10.如权利要求9项所述的快闪存储单元，其特征在于，其中该穿隧介电层的厚度包括85埃至110埃左右。
11.一种快闪存储单元的制造方法，其特征在于，包括：
提供一基底，该基底上已形成一第一栅极结构与一第二栅极结构，该第一栅极结构与该第二栅极结构分别是由形成于该基底上的一穿隧介电层、形成于该穿隧介电层上的一浮置栅极、形成于该浮置栅极上的一栅间介电层、形成于该栅间介电层上的一控制栅极与形成于该控制栅极顶部与侧壁的一第一间隙壁所构成：
于该第一栅极结构与该第二栅极结构之间的该基底中形成一源极区；
于该源极区表面形成一抹除栅极介电层，并于该浮置栅极的侧壁形成一第二间隙壁；
于该源极区上形成一抹除栅极，且该抹除栅极填满该第一栅极结构与该第二栅极结构之间的间隙；
于该第一栅极结构与该第二栅极结构一侧的侧壁上形成一第三间隙壁；
于该基底上形成一选择栅极介电层；
于该第三间隙壁的侧壁上形成一第一选择栅极与一第二选择栅极；以及
于该第一选择栅极与该第二选栅极一侧的该基底中形成一第一漏极区与一第二漏极区。
12.如权利要求11项所述的存储单元的制造方法，其特征在于，其中该第一栅极结构与该第二栅极结构的形成步骤包括：
于该基底上形成一第一介电层；
于该介电层上形成一第一导体层；
于该第一导体层上形成一第二介电层；
于该栅间介电层上形成一第二导体层；
图案化该第二导体层以形成该控制栅极；
于该控制栅极的侧壁与顶部形成该第一间隙壁；以及
以具有该第一间隙壁的该控制栅极为罩幕，图案化该第二介电层、该第一导体层、该第一介电层以形成该栅间介电层、该浮置栅极与该穿隧介电层。
13.如权利要求11项所述的快闪存储单元的制造方法，其特征在于，其中于该源极区表面形成该抹除栅极介电层，并于该浮置栅极的侧壁形成该第二间隙壁的方法包括热氧化法。
14.如权利要求11项所述的快闪存储单元的制造方法，其特征在于，其中该抹除栅极介电层的厚度包括200埃至250埃左右。
15.如权利要求11项所述的快闪存储单元的制造方法，其特征在于，其中该选择栅极介电层的厚度包括50埃至75埃左右。
16.如权利要求11项所述的快闪存储单元的制造方法，其特征在于，其中该穿隧介电层的厚度包括85埃至110埃左右。
17.如权利要求11项所述的快闪存储单元的制造方法，其特征在于，其中于该基底上形成该选择栅极介电层的步骤中，更包括于该抹除栅极上形成一绝缘层。
18.如权利要求17项所述的快闪存储单元的制造方法，其特征在于，其中于该基底上形成该选择栅极介电层的方法包括热氧化法。
19.如权利要求11项所述的快闪存储单元的制造方法，其中该浮置栅极的材质包括掺杂砷离子的多晶硅。
20.一种快闪存储器单元的操作方法，适用于操作一快闪存储单元，其特征在于，该快闪存储单元至少包括一基底；一浮置栅极，设置于该基底上；一控制栅极，设置于该浮置栅极上；一源极区，设置于该控制栅极与该浮置栅极的一第一侧的该基底中；一抹除栅极设置于该控制栅极、该浮置栅极的该第一侧与该源极区上；一选择栅极，设置于该控制栅极与该浮置栅极的一第二侧的侧壁上；一漏极区，设置于该选择栅极的一侧的该基底中；该方法包括：
在程序化该快闪存储单元时，对该控制栅极施加一第一正电压，对该选择栅极施加一第二正电压，该源极区施加一第三正电压与该漏极区为接地，以利用通道热电子注入效应程序化该快闪存储单元；以及
在抹除该快闪存储单元时，对该抹除栅极施加一第四正电压，使该控制栅极为0伏特，该源极区与该漏极区为浮置，以利用F-N穿隧效应抹除该快闪存储器元件。
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