CN1317767C - 快闪存储单元、快闪存储单元阵列及其制造方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 174
- 238000000034 method Methods 0.000 title claims description 67
- 239000000758 substrate Substances 0.000 claims abstract description 95
- 238000007667 floating Methods 0.000 claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 claims abstract description 24
- 230000005641 tunneling Effects 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims description 61
- 239000000463 material Substances 0.000 claims description 42
- 230000005055 memory storage Effects 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- 238000012163 sequencing technique Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 210000004027 cell Anatomy 0.000 description 120
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Images
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开一种快闪存储单元、快闪存储单元阵列及其制造方法。该快闪存储单元阵列由衬底、串接的多个存储单元结构与源极区/漏极区所构成。各个存储单元结构是由设置于衬底上且由衬底起依序为选择栅极介电层、选择栅极与顶盖层所构成的堆栈栅极结构；设置于选择栅极侧壁的间隙壁；设置于堆栈栅极结构一侧，并与堆栈栅极结构相连接的控制栅极；设置于控制栅极与衬底之间的浮置栅极；设置于控制栅极与浮置栅极之间的栅极间介电层；设置于浮置栅极与衬底之间的隧穿介电层与分别设置于存储单元阵列最外侧的控制栅极与堆栈栅极结构一侧的衬底中的源极区/漏极区所构成。
Description
技术领域
本发明涉及一种半导体元件，且特别是有关于一种快闪存储单元及其制造方法。
背景技术
闪存元件由于具有可多次进行数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。
典型的闪存元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与衬底间以隧穿氧化层(Tunnel Oxide)相隔。当对闪存进行写入/擦除(Write/Erase)数据的操作时，藉由于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存中的数据时，于控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下沟道(Channel)的开/关，而此沟道的开/关即为判读数据值「0」或「1」的依据。
当上述闪存在进行数据的擦除时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度擦除(Over-erase)。当此过度擦除现象太过严重时，甚至会使浮置栅极下方的沟道在控制栅极未加工作电压时，即持续呈导通状态，而导致数据的误判。
因此，为了解决元件过度擦除的问题，许多闪存会采用分离栅极(SplitGate)的设计，其结构特征为除了控制栅极与浮置栅极之外，还具有位于控制栅极与浮置栅极侧壁、衬底上方的一选择栅极(或称为擦除栅极)，此选择栅极(擦除栅极)与控制栅极、浮置栅极和衬底之间以一介电层相隔。如此则当过度擦除现象太过严重，而使浮置栅极下方沟道在控制栅极未加工作电压状态下即持续打开时，选择栅极(擦除栅极)下方的沟道仍能保持关闭状态，使得漏极/源极区无法导通，而能防止数据的误判。由于分离栅极结构需要较大的分离栅极区域而具有较大的存储单元尺寸，因此其存储单元尺寸较具有堆栈栅极闪存的存储单元尺寸大，而产生所谓无法增加元件集成度的问题。
另一方面，由于与非门(NAND)型阵列是使各存储单元是串接在一起，其集成度会较或非门(NOR)型阵列高。因此，将分离栅极快闪存储单元阵列制作成与非门(NAND)型阵列结构，可以使元件做得较密集。然而，与非门(NAND)型阵列中的存储单元写入与读取的程序较为复杂，且其由于在阵列中串接了很多存储单元，因此会有存储单元的读取电流较小，而导致存储单元的操作速度变慢、无法提高元件性能的问题。
发明内容
有鉴于此，本发明的一目的为提供一种快闪存储单元、快闪存储单元阵列及其制造方法，可以简单地制作出与非门型阵列结构的快闪存储单元，此种快闪存储单元可以利用源极侧注入效应(Source-Side Injection，SSI)进行程序化操作，而能够提高程序化速度，并提高存储单元性能。
本发明的另一目的为提供一种快闪存储单元、快闪存储单元阵列及其制造方法，可以增加浮置栅极与控制栅极之间所夹的面积，而提高栅极耦合率，并提高元件性能。
本发明提供一种快闪存储单元，包括衬底、设置于衬底上的堆栈栅极结构，此堆栈栅极结构从衬底起依序为选择栅极介电层、选择栅极与顶盖层、设置于选择栅极侧壁的间隙壁、设置于堆栈栅极结构一侧，并与堆栈栅极结构相连接的控制栅极、设置于控制栅极与衬底之间，且具有凹下开口的浮置栅极、设置于控制栅极与浮置栅极之间的栅极间介电层、设置于浮置栅极与衬底之间的隧穿介电层与分别设置于控制栅极与堆栈栅极结构一侧的衬底中的源极区/漏极区。
本发明的快闪存储单元，由于浮置栅极具有凹下的开口，可以增加浮置栅极与控制栅极之间的面积，因此可提高存储单元的栅极耦合率，降低其操作所需的工作电压，并提高存储单元的操作速度与性能。
本发明又提供一种快闪存储单元阵列，包括衬底、串接设置于该衬底上而形成该存储单元阵列的多个存储单元结构与分别设置于存储单元阵列最外侧的控制栅极与堆栈栅极结构一侧的衬底中的源极/漏极区。各个存储单元结构包括：设置于衬底上的堆栈栅极结构，此堆栈栅极结构从衬底起依序为选择栅极介电层、选择栅极与顶盖层、设置于选择栅极侧壁的间隙壁、设置于堆栈栅极结构一侧，并与堆栈栅极结构相连接的控制栅极、设置于控制栅极与衬底之间，且具有凹下开的浮置栅极、设置于控制栅极与浮置栅极之间的栅极间介电层以及设置于浮置栅极与衬底之间的隧穿介电层。其中，在存储单元阵列中各个存储单元结构中的控制栅极与浮置栅极所构成的堆栈结构与各个存储单元结构中的堆栈栅极结构交错排列。
本发明的快闪存储单元阵列中，由于在各存储单元结构之间并没有间隙，因此可以提高存储单元阵列的集成度。而且，由于浮置栅极具有凹下的开口，可以增加浮置栅极与控制栅极之间的面积，因此可以提高存储单元的栅极耦合率，降低操作所需的工作电压，并提高存储单元的操作速度与性能。
本发明还提供一种快闪存储单元阵列的制造方法，提供已形成有元件隔离结构的衬底，并于衬底上形成多个堆栈栅极结构，这些堆栈栅极结构各自是由选择栅极介电层、选择栅极与顶盖层所构成。接着，于衬底上形成隧穿介电层，并于选择栅极的侧壁形成间隙壁。于堆栈栅极结构之间形成浮置栅极后，于浮置栅极上形成栅极间介电层，并于堆栈栅极结构之间形成控制栅极，且控制栅极填满堆栈栅极结构之间的间隙。移除预定形成存储单元阵列的区域以外的堆栈栅极结构后，于存储单元阵列最外侧的控制栅极与堆栈栅极结构一侧的衬底中形成源极区/漏极区。
在上述的快闪存储单元阵列的制造方法中，形成浮置栅极的步骤先于衬底上形成导体层，并移除部分导体层，使导体层的上表面介于顶盖层的上表面与选择栅极上表面之间。接着，移除元件隔离结构上的部分导体层而形成浮置栅极。
在上述的快闪存储单元阵列的制造方法中，形成控制栅极的步骤先于衬底上形成另一层导体层，并移除部分此导体层，直到暴露顶盖层的上表面，而于堆栈栅极结构之间的间隙形成控制栅极。
本发明采用于堆栈栅极结构之间的间隙填入导体层的方式，形成控制栅极，由于没有使用到光刻和蚀刻技术，因此其工艺较为简便。而且本发明形成存储单元阵列的步骤与现有的工艺相比也较为简单。
本发明形成具有凹下开口的浮置栅极，可以增加浮置栅极与控制栅极之间的面积，而提高存储单元的栅极耦合率，降低其操作所需的工作电压，而提高存储单元的操作速度与性能。
此外，本发明的存储单元阵列其利用热载流子效应以单一存储单元的单一位为单位进行程序化，并利用F-N隧穿效应(F-N Tunneling)擦除整个列的存储单元。因此，其电子注入效率较高，故可以降低操作时的存储单元电流，并同时能提高操作速度。因此，电流消耗小，可有效降低整个芯片的功耗。
本发明还提供一种快闪存储单元的操作方法，适用于操作一存储单元阵列，该存储单元阵列至少包括串接设置的多个存储单元与分别设置于该存储单元阵列最外侧的衬底中的一源极区/漏极区；各该些存储单元至少包括具有一选择栅极的一堆栈栅极结构、设置于该堆栈栅极结构一侧，并与该堆栈栅极结构相连接的一控制栅极、设置于该控制栅极与该衬底之间的一浮置栅极，其中各该些存储单元中的该控制栅极与该浮置栅极所构成的堆栈结构与各该些存储单元中的该堆栈栅极结构交错排列；该方法包括：在程序化该存储单元阵列之前，于该源极区施加一第一电压，于各该些选择栅极施加一第二电压、于各该些控制栅极分别施加一第三电压，该漏极区与该衬底为0伏特，使各该些存储单元的沟道打开；在程序化该存储单元阵列时，于该源极区施加该第一电压；于选定的该存储单元的该选择栅极施加一小于该第二电压的第四电压，非选定的该些存储单元的各该选择栅极维持施加该第二电压；选定的该存储单元的该控制栅极施加一小于该第三电压的第五电压、于非选定的该些存储单元的各控制栅极维持施加该第三电压；该衬底施加0伏特的电压，而可以利用源极侧效应使电子注入选定的该存储单元的该浮置栅极中，而使选定的该存储单元程序化；在读取该存储单元阵列时，该源极区施加0伏特的偏压，于各该选择栅极分别施加一第六电压、各该控制栅极分别施加一第七电压，该漏极区施加一第八电压；以及在擦除该存储单元阵列时，该源极区、各该选择栅极、各该控制栅极为施加0伏特的偏压；于该衬底施加一第九电压，而可以利用F-N隧穿效应使电子由该些存储单元的各该浮置栅极拉至该衬底中，而使该些存储单元中的数据被擦除。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
附图说明
图1A为显示本发明的与非门(NAND)型快闪存储单元阵列结构的上视图；
图1B为显示本发明的与非门(NAND)型快闪存储单元阵列结构的剖面图；
图1C为显示本发明的单一存储单元结构的剖面图；
图2A～2F为显示本发明优选实施例的与非门(NAND)型快闪存储单元阵列的制造剖面流程图；
图3为显示本发明的与非门(NAND)型快闪存储单元阵列的电路简图。
附图标记说明
100、200、300 衬底 102、206、306 元件隔离结构
104 有源区
106、106a、106b、106c、106d、210 堆栈栅极结构
108 选择栅极介电层 110 选择栅极
112、208、208a 顶盖层 114、212 隧穿介电层
116、214 间隙壁
118、118a、118b、118c、118d 浮置栅极
119、219 开口
120、120a、120b、120d 控制栅极
122、220 栅极间介电层 124、226 漏极区
126、224 源极区 128、202 深N型阱区
130 存储单元阵列 222、322 掺杂剂注入工艺
132a、132b、132c、132d、Qn1、Qn2、Qn3、Qn4 存储单元
204、208a 介电层
206、206a、216、216a、222 导体层
218 材料层
CG1、CG2、CG3、CG4 控制栅极线
SG1、SG2、SG3、SG4 选择栅极线
具体实施方式
图1A为显示本发明的与非门(NAND)型快闪存储单元阵列的上视图。图1B为显示图1A中沿A-A’线的结构剖面图。
请同时参照图1A与图1B，本发明的快闪存储单元阵列结构至少是由衬底100、元件隔离结构102、有源区104、多个堆栈栅极结构106a～106d(各个堆栈栅极结构106a～106d由衬底100起依序为选择栅极介电层108、选择栅极110、顶盖层112)、间隙壁114、隧穿介电层116、多个浮置栅极118a～118d、多个控制栅极120a～120d、栅极间介电层122、漏极区124、源极区126所构成。
衬底100例如是P型硅衬底，在此衬底100中例如是设置有深N型阱区128。元件隔离结构102设置于衬底100中，用来定义出有源区104。
多个堆栈栅极结构106a～106d设置于衬底100上，且垂直于有源区104，堆栈栅极结构106a～106d堆的厚度例如是2000埃至3500埃左右。选择栅极介电层108的材料例如是氧化硅，其厚度例如是160埃～170埃左右。选择栅极110的材料例如是掺杂多晶硅，其厚度例如是600埃至1000埃左右。顶盖层112的材料例如是氧化硅，其厚度例如是1000埃至1500埃左右。间隙壁114设置于选择栅极110的侧壁上，其材料例如是氧化硅。
多个控制栅极120a～120d分别设置于多个堆栈栅极结构106a～106d一侧衬底100上，且垂直于有源区104。其中，控制栅极120a～12db分别与堆栈栅极结构106a～106d相连接，亦即控制栅极120a～120d与堆栈栅极结构106a～106d是以交错的方式连接在一起。控制栅极120a～120d材料例如是掺杂多晶硅。
浮置栅极118a～118d分别设置于控制栅极120a～120d横跨有源区104部分的衬底100上方，亦即，浮置栅极118a～118d设置于控制栅极120a～120d与衬底100的有源区104之间，浮置栅极118a～118d例如是具有凹下的开口119，且浮置栅极118a～118d在堆栈栅极结构106a～106d侧的上表面例如是介于选择栅极110上表面与顶盖层112上表面之间。
隧穿介电层116设置于浮置栅极118a～118d与衬底100之间，其材料例如是氧化硅，厚度例如是60埃～90埃左右。栅极间介电层122设置控制栅极120a～120d与浮置栅极118a～118d之间，栅极间介电层122的材料例如是氧化硅/氮化硅/氧化硅，其厚度例如是70埃/70埃/60埃左右，当然栅极间介电层122的材料也可以是氧化硅/氮化硅等。
在有源区104上多个堆栈栅极结构106a～106d、间隙壁114、隧穿介电层116、多个浮置栅极118a～118d、多个控制栅极120a～120d、栅极间介电层122构成存储单元阵列130。漏极区124设置于存储单元阵列130中的堆栈栅极结构106a一侧的衬底100中。源极区126设置于存储单元阵列130中的控制栅极120d一侧的衬底100中。亦即，存储单元阵列130是由多个控制栅极120a～120d与多个浮置栅极118a～118d堆栈的结构与堆栈栅极结构106a以交错的方式排列连接在一起，漏极区124与源极区126则分别位于存储单元阵列130两侧的衬底中。
在上述存储单元阵列130结构中，有源区104上的各个控制栅极120a～120d与各个浮置栅极118a～118d的堆栈结构与各个堆栈栅极结构106a～106d分别构成存储单元结构132a～132d。由于在各存储单元结构132a～132d之间并没有间隙，因此可以提高存储单元阵列的集成度。
而且，由于浮置栅极118a～118d例如是具有凹下的开口119，可以增加浮置栅极118a～118d与控制栅极120a～120d之间的面积，而提高存储单元的栅极耦合率，使其操作所需的工作电压将越低，而提高存储单元的操作速度与性能。
在上述实施例中，以使四个存储单元结构132a～132d串接在一起为实例做说明。当然，在本发明中串接的存储单元结构的数目，可以视实际需要串接适当的数目，举例来说，同一条位线可以串接32至64个存储单元结构。
此外，如果只有一个存储单元结构132，则其结构如图1C所示，堆栈栅极结构106、间隙壁114、隧穿介电层116、浮置栅极118、控制栅极120、栅极间介电层122构成存储单元。漏极区124设置于堆栈栅极结构106一侧的衬底100中。源极区126设置于控制栅极120一侧的衬底100中。由于浮置栅极118例如是具有凹下的开口119，可以增加浮置栅极118与控制栅极120之间的面积，而提高存储单元的栅极耦合率，使其操作所需的工作电压将越低，而提高存储单元的操作速度与性能。
接着说明本发明的存储单元阵列的制造方法，图2A～2F为显示图1A中沿A-A’线的制造流程剖面图。
首先，请参照图2A，提供一衬底200，衬底200例如是硅衬底，在此衬底200中已形成有元件隔离结构(未图标)与深N型阱区202。接着，在衬底200上依序形成一层介电层204、一层导体层206与一层顶盖层208。介电层204的材料例如是氧化硅，其形成方法例如是热氧化法。导体层206的材料例如是掺杂的多晶硅，此导体层206的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之。顶盖层208的材料例如是氧化硅，顶盖层210的形成方法例如是以原硅酸四乙酯(TetraEthyl Ortho Silicate，TEOS)/臭氧(O3)为反应气体源利用化学气相沉积法而形成的。
接着，请参照图2B，对顶盖层208、导体层206与介电层204构图以形成由顶盖层208a、导体层206a与介电层204a所构成的堆栈栅极结构210。其中，导体层206a作为存储单元的选择栅极，介电层204a作为选择栅极介电层。
然后，于衬底200上形成一层隧穿介电层212并于导体层206a的侧壁形成间隙壁214，隧穿介电层212与间隙壁214的形成方法例如是热氧化法。
接着，请参照图2C，于衬底200上形成另一层导体层216，此导体层216的材料例如是掺杂的多晶硅，此导体层216的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之。其中，导体层216共形于衬底200表面，且未填满堆栈栅极结构210之间的间隙。
然后，于导体层216上形成一层材料层218，此材料层218填满堆栈栅极结构210之间的间隙，且其表面介于顶盖层208a顶部与导体层206a之间。此材料层的材料例如是光致抗蚀剂材料或抗反射涂层。材料层218的形成方法例如先以旋转涂布法涂布材料层后，进行一回蚀刻步骤以形成之。
接着，请参照图2D，以材料层218为掩模，移除部分导体层216，使导体层216与栅极结构210相连接部分的上表面位于导体层206a上表面与顶盖层208a上表面之间。移除材料层218后，进行光刻和蚀刻工艺，移除元件隔离结构上的部分导体层216，而于栅极堆结构210之间形成导体层216a。其中，导体层216a作为存储单元的浮置栅极，且导体层216具有一个凹下的开口220，可以增加其与后续形成的控制栅极之间的面积。当然，本发明在形成导体层216a时，也可以不使用材料层218，直接以例如回蚀刻法移除部分导体层216，使导体层216上表面位于导体层206a上表面与顶盖层208a上表面之间，然后再移除元件隔离结构上的部分导体层216，而形成导体层216a。
接着，请参照图2E，于导体层216a上形成栅极间介电层220。栅极间介电层220的材料例如是氧化硅/氮化硅/氧化硅层。栅极间介电层220形成方法例如是先以热氧化法形成一层氧化硅后，再利用化学气相沉积法依序形成氮化硅层与另一层氧化硅层。然后，于衬底200上形成另一层导体层222，此导体层222填满堆栈栅极结构210之间的间隙。导体层222的形成步骤例如是先于衬底200上形成一层导体材料层，然后利用化学机械抛光法或回蚀刻法，以顶盖层210a为抛光(蚀刻)终止层，移除部分导体材料层而形成之。此导体层222的材料例如是掺杂的多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤而形成之。
接着，请参照图2F，于衬底200上形成一层图案化光致抗蚀剂层(未图标)，此图案化光致抗蚀剂层覆盖预定形成存储单元阵列224的区域。然后以图案化光致抗蚀剂层为掩模，移除预定形成存储单元阵列区域224以外的堆栈栅极结构或导体层等。之后，进行一离子注入步骤而于存储单元阵列224两侧的衬底200中形成源极区226与漏极区228。源极区226位于存储单元阵列224的一侧的导体层222(控制栅极)一侧的衬底200中。漏极区228位于存储单元阵列224的另一侧的堆栈栅极结构210(选择栅极)一侧的衬底200中。后续完成存储单元阵列的工艺为本领域内的技术人员所熟知，在此不再赘述。
在上述实施例中，本发明形成具有凹下开口的浮置栅极(导体层216a)，可以增加浮置栅极(导体层216a)与控制栅极(导体层222)之间的面积，而提高存储单元的栅极耦合率，使其操作所需的工作电压将越低，而提高存储单元的操作速度与性能。
而且，本发明采用于堆栈栅极结构210之间的间隙填入导体层的方式，形成控制栅极(导体层222)，由于没有使用到光刻和蚀刻技术，因此其工艺较为简便。而且本发明形成存储单元阵列的步骤与现有的工艺相比也较为简单。
另外，在上述实施例中，以形成四个存储单元结构为实例做说明。当然，使用本发明的存储单元阵列的制造方法，可以视实际需要而形成适当的数目存储单元，举例来说，同一条位线可以串接32至64个存储单元结构。而且，本发明的存储单元阵列的制造方法，实际上是应用于形成整个存储单元阵列。
图3所显示为本发明的存储单元阵列的电路简图，在图3中以四个存储单元为例，以说明本发明的存储单元阵列的操作模式。
请参照图3，存储单元阵列包括四个存储单元Qn1～Qn4、选择栅极线SG1～SG4、控制栅极线CG1～CG4。存储单元Qn1～Qn4串接在一起，选择栅极线SG1～SG4分别连接存储单元Qn1～Qn4的选择栅极，控制栅极线CG1～CG4分别连接存储单元Qn1～Qn4的控制栅极。
在程序化之前，于源极施加4.5伏特左右的偏压，选择栅极线SG1～SG4分别施加7伏特左右的偏压、控制栅极线CG1～CG4分别施加11伏特的偏压，漏极(位线)为0伏特，使存储单元Qn1～Qn4的沟道打开。然后，在程序化时，以存储单元Qn2为例做说明，源极施加4.5伏特左右的偏压；选定的选择栅极线SG2施加1.5伏特左右的偏压，非选定选择栅极线SG1、SG3、SG4维持施加7伏特左右的偏压；选定的控制栅极线CG2分别施加9伏特的偏压、非选定的控制栅极线CG1、CG3、CG4维持施加11伏特的偏压；衬底施加0伏特的电压，而可以利用源极侧注入(Source-Side Injection，SSI)效应使电子注入存储单元的浮置栅极中，而使存储单元Qn2程序化。
在读取时，源极施加0伏特左右的偏压，选择栅极线SG1～SG4分别施加4.5伏特左右的偏压、控制栅极线CG1～CG4分别施加1.5伏特的偏压，漏极(位线)为1.5伏特。由于此时浮置栅极中总电荷量为负的存储单元的沟道关闭且电流很小，而浮置栅极中上总电荷量略正的存储单元的沟道打开且电流大，故可藉由存储单元的沟道开关/沟道电流大小来判断储存于此存储单元中的数字信息是「1」还是「0」。
在擦除时，源极、选择栅极线SG1～SG4、控制栅极线CG1～CG4为0伏特；衬底施加11伏特的电压，而可以利用F-N隧穿效应使电子由存储单元的浮置栅极拉至衬底中，而使存储单元中的数据被擦除。
在本发明的存储单元阵列的操作模式中，其利用热载流子效应以单一存储单元的单一位为单位进行程序化，并利用F-N隧穿效应(F-N Tunneling)擦除整个列的存储单元。因此，其电子注入效率较高，故可以降低操作时的存储单元电流，并同时能提高操作速度。因此，电流消耗小，可有效降低整个芯片的功率损耗。
虽然本发明已结合一优选实施例披露如上，然其并非用来限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围以权利要求所界定的为准。
Claims (28)
1.一种快闪存储单元，包括：
一衬底；
一堆栈栅极结构，设置于该衬底上，该堆栈栅极结构从该衬底起依序为一选择栅极介电层、一选择栅极与一顶盖层；
一间隙壁，设置于该选择栅极侧壁；
一控制栅极，设置于该堆栈栅极结构一侧，并与该堆栈栅极结构相连接；
一浮置栅极，设置于该控制栅极与该衬底之间，且该浮置栅极具有凹下的一开口；
一栅极间介电层，设置于该控制栅极与该浮置栅极之间；
一隧穿介电层，设置于该浮置栅极与该衬底之间；以及
一源极区/漏极区，分别设置于该控制栅极与该堆栈栅极结构一侧的该衬底中。
2.如权利要求1所述的快闪存储单元，其中该浮置栅极与该堆栈栅极结构相邻侧的上表面高度位于该顶盖层上表面与该间隙壁顶部之间。
3.如权利要求1所述的快闪存储单元，其中该栅极间介电层的材料包括氧化硅/氮化硅/氧化硅。
4.一种快闪存储单元阵列，包括：
一衬底；
多个存储单元结构，串接设置于该衬底上而形成该存储单元阵列，各该些存储单元结构包括：
一堆栈栅极结构，设置于该衬底上，该堆栈栅极结构从该衬底起依序为一选择栅极介电层、一选择栅极与一顶盖层；
一间隙壁，设置于该选择栅极侧壁；
一控制栅极，设置于该堆栈栅极结构一侧，并与该堆栈栅极结构相连接；
一浮置栅极，设置于该控制栅极与该衬底之间；
一栅极间介电层，设置于该控制栅极与该浮置栅极之间；
一隧穿介电层，设置于该浮置栅极与该衬底之间；以及
一源极区/漏极区，分别设置于该存储单元阵列最外侧的该控制栅极与该堆栈栅极结构一侧的该衬底中，
其中，各该些存储单元结构中的该控制栅极与该浮置栅极所构成的堆栈结构与各该些存储单元结构中的该堆栈栅极结构交错排列。
5.如权利要求4所述的快闪存储单元阵列，其中该浮置栅极与该堆栈栅极结构相邻侧的上表面高度位于该顶盖层上表面与该间隙壁顶部之间。
6.如权利要求4所述的快闪存储单元阵列，其中该该浮置栅极具有凹下的一开口，且该控制栅极填满该开口。
7.如权利要求4所述的快闪存储单元阵列，其中该栅极间介电层的材料包括氧化硅/氮化硅/氧化硅。
8.一种快闪存储单元阵列的制造方法，包括：
提供一衬底，该衬底上已形成有一元件隔离结构；
于该衬底上形成多个堆栈栅极结构，该些堆栈栅极结构各自是由一选择栅极介电层、一选择栅极与一顶盖层所构成；
于该衬底上形成一隧穿介电层，并于该选择栅极的侧壁形成一间隙壁；
于该些堆栈栅极结构之间形成一浮置栅极；
于该浮置栅极上形成一栅极间介电层；
于该些堆栈栅极结构之间形成一控制栅极，且该控制栅极填满该些堆栈栅极结构之间的间隙；
移除预定形成该存储单元阵列的区域以外的该些堆栈栅极结构；以及
于该存储单元阵列最外侧的该控制栅极与该堆栈栅极结构一侧的该衬底中形成一源极区/漏极区。
9.如权利要求8所述的快闪存储单元阵列的制造方法，其中于该些堆栈栅极结构之间形成该浮置栅极的步骤包括：
于该衬底上形成一第一导体层；
移除部分该第一导体层，使该第一导体层的上表面介于该顶盖层的上表面与该选择栅极上表面之间；以及
移除该元件隔离结构上的部分该第一导体层而形成该浮置栅极。
10.如权利要求8所述的快闪存储单元阵列的制造方法，其中移除部分该第一导体层，使该第一导体层的上表面介于该顶盖层的上表面与该选择栅极上表面之间包括回蚀刻法。
11.如权利要求8所述的快闪存储单元阵列的制造方法，其中于该些堆栈栅极结构之间形成该控制栅极的步骤包括：
于该衬底上形成一第二导体层；以及
移除部分该第二导体层，直到暴露该顶盖层的上表面，而于该些堆栈栅极结构之间的间隙形成该控制栅极。
12.如权利要求11所述的快闪存储单元阵列的制造方法，其中移除部分该第二导体层，直到暴露该顶盖层的上表面，而于该些堆栈栅极结构之间的间隙形成该控制栅极的方法包括回蚀刻法或化学机械抛光法。
13.如权利要求8所述的快闪存储单元阵列的制造方法，其中该浮置栅极具有凹下的一开口，且该浮置栅极连接该些堆栈栅极结构侧的上表面介于该顶盖层的上表面与该选择栅极上表面之间。
14.如权利要求8所述的快闪存储单元阵列的制造方法，其中于该些堆栈栅极结构之间的间隙形成该浮置栅极的步骤包括：
于该衬底上形成一第一导体层；
于该第一导体层上形成一材料层，该材料层填满该些堆栈栅极结构之间的间隙；
移除部分该材料层，使该材料层的上表面介于该顶盖层的上表面与该选择栅极上表面之间；
以该材料层为掩模移除部分该第一导体层；
移除该材料层；以及
移除该元件隔离结构上的部分该第一导体层而形成该浮置栅极。
15.如权利要求14所述的快闪存储单元阵列的制造方法，其中该材料层的材料包括光致抗蚀剂。
16.如权利要求14所述的快闪存储单元阵列的制造方法，其中该材料层的材料包括抗反射涂层。
17.如权利要求14所述的快闪存储单元阵列的制造方法，其中形成该材料层的方法包括旋转涂布法。
18.如权利要求14所述的快闪存储单元阵列的制造方法，其中移除部分该材料层，使该材料层的上表面介于该顶盖层的上表面与该选择栅极上表面之间包括回蚀刻法。
19.一种快闪存储单元的操作方法，适用于操作一存储单元阵列，该存储单元阵列至少包括串接设置的多个存储单元与分别设置于该存储单元阵列最外侧的衬底中的一源极区/漏极区；各该些存储单元至少包括具有一选择栅极的一堆栈栅极结构、设置于该堆栈栅极结构一侧，并与该堆栈栅极结构相连接的一控制栅极、设置于该控制栅极与该衬底之间的一浮置栅极，其中各该些存储单元中的该控制栅极与该浮置栅极所构成的堆栈结构与各该些存储单元中的该堆栈栅极结构交错排列；该方法包括：
在程序化该存储单元阵列之前，于该源极区施加一第一电压，于各该些选择栅极施加一第二电压、于各该些控制栅极分别施加一第三电压，该漏极区与该衬底为0伏特，使各该些存储单元的沟道打开；
在程序化该存储单元阵列时，于该源极区施加该第一电压；于选定的该存储单元的该选择栅极施加一小于该第二电压的第四电压，非选定的该些存储单元的各该选择栅极维持施加该第二电压；选定的该存储单元的该控制栅极施加一小于该第三电压的第五电压、于非选定的该些存储单元的各控制栅极维持施加该第三电压；该衬底施加0伏特的电压，而可以利用源极侧效应使电子注入选定的该存储单元的该浮置栅极中，而使选定的该存储单元程序化；
在读取该存储单元阵列时，该源极区施加0伏特的偏压，于各该选择栅极分别施加一第六电压、各该控制栅极分别施加一第七电压，该漏极区施加一第八电压；以及
在擦除该存储单元阵列时，该源极区、各该选择栅极、各该控制栅极为施加0伏特的偏压；于该衬底施加一第九电压，而可以利用F-N隧穿效应使电子由该些存储单元的各该浮置栅极拉至该衬底中，而使该些存储单元中的数据被擦除。
20.如权利要求19所述的快闪存储单元的操作方法，其中该第一电压包括4.5伏特。
21.如权利要求19所述的快闪存储单元的操作方法，其中该第二电压包括7伏特。
22.如权利要求19所述的快闪存储单元的操作方法，其中该第三电压包括11伏特。
23.如权利要求19所述的快闪存储单元的操作方法，其中该第四电压包括1.5伏特。
24.如权利要求19所述的快闪存储单元的操作方法，其中该第五电压包括9伏特。
25.如权利要求19所述的快闪存储单元的操作方法，其中该第六电压包括4.5伏特。
26.如权利要求19所述的快闪存储单元的操作方法，其中该第七电压包括1.5伏特。
27.如权利要求19所述的快闪存储单元的操作方法，其中该第八电压包括1.5伏特。
28.如权利要求19所述的快闪存储单元的操作方法，其中该第九电压包括11伏特。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB03155542XA CN1317767C (zh) | 2003-08-28 | 2003-08-28 | 快闪存储单元、快闪存储单元阵列及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB03155542XA CN1317767C (zh) | 2003-08-28 | 2003-08-28 | 快闪存储单元、快闪存储单元阵列及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1591873A CN1591873A (zh) | 2005-03-09 |
| CN1317767C true CN1317767C (zh) | 2007-05-23 |
Family
ID=34598160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB03155542XA Expired - Fee Related CN1317767C (zh) | 2003-08-28 | 2003-08-28 | 快闪存储单元、快闪存储单元阵列及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1317767C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100399545C (zh) * | 2005-04-18 | 2008-07-02 | 力晶半导体股份有限公司 | 非挥发性存储器的制造方法 |
| US7242051B2 (en) * | 2005-05-20 | 2007-07-10 | Silicon Storage Technology, Inc. | Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing |
| CN102237365B (zh) * | 2010-04-28 | 2013-01-02 | 中国科学院微电子研究所 | 一种闪存器件及其制造方法 |
| CN108780796B (zh) * | 2017-10-25 | 2023-05-30 | 成都锐成芯微科技股份有限公司 | 新型非挥发性存储器及其制造方法 |
| US10734398B2 (en) | 2018-08-29 | 2020-08-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure with enhanced floating gate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677216A (en) * | 1997-01-07 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of manufacturing a floating gate with high gate coupling ratio |
| US6245614B1 (en) * | 2000-06-19 | 2001-06-12 | United Microelectronics Corp. | Method of manufacturing a split-gate flash memory cell with polysilicon spacers |
-
2003
- 2003-08-28 CN CNB03155542XA patent/CN1317767C/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677216A (en) * | 1997-01-07 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of manufacturing a floating gate with high gate coupling ratio |
| US6245614B1 (en) * | 2000-06-19 | 2001-06-12 | United Microelectronics Corp. | Method of manufacturing a split-gate flash memory cell with polysilicon spacers |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1591873A (zh) | 2005-03-09 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
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