CN1277308C - 同时制造闪存元件及模拟电容器的方法 - Google Patents

Abstract

一种在基底上形成电容器的方法，此方法在基底上形成第一多晶硅层，用以定义出浮置栅。接着在第一多晶硅层上形成第二多晶硅层，用以定义出控制栅以及电容器的一下部电极。然后在第二多晶硅层上形成介电层。此后在介电层上形成第三多晶硅层。其后蚀刻第三多晶硅层，以定义电容器的上部电极，再继续蚀刻介电层。

Description

同时制造闪存元件及模拟电容器的方法

技术领域

本发明是有关于一种集成电路的制造方法及其结构，且特别是有关于一种模拟闪存元件的电容的制造方法。

背景技术

制造业使用或提出了多种的存储器元件。例如是可抹除且可编程只读存储器(Erasable Programmable ROM，EPROM)，EPROM元件可读取、可写入、可抹除，也就是能够程序化。EPROM使用浮置栅场效晶体管为手段而具有两进位的主要状态。其中二进制状态以电荷存在或是不存在于浮置栅中来表示。甚至于当供给一个普通高信号给予EPROM时，电荷通常足以防止传导的发生。

EPROM具有相当广泛的种类。一般而言EPROM用电编程以及用紫外光曝光抹除，此类的EPROM通常被称为称为紫外光可抹除可编程只读存储器(Ultraviolet Erasable Programmable Read OnlyMemories，UVEPROM)。UVEPROM可经由施加正电压给UVEPROM晶体管的控制栅，而通过流经源极与漏极间的高电流进行编程。此施加于漏极的正电压将会由漏极至源极的电流吸引具能量的电子(亦即是热电子)，当电子跳至或注入浮置栅时则陷入浮置栅中。

另一种EPROM是电气抹除式可编程只读存储器(ElectricallyErasable Programmable ROM，EEPROM or E2PROM)。EEPROM通常通过Fowler-Nordheim穿隧法(FN Tunneling)以进行编程以及抹除。再另一种的EPROM为闪存(Flash EPROM)。闪存用热电子进行编程以及使用FN穿隧进行抹除，闪存能够以“快闪”或是区块的模式，使得阵列中的所有存储单元或是阵列中部份存储单元能够以FN穿隧同时抹除，并且通常被称为“快闪存储单元”或是“快闪元件”。

闪存通常包含两层多晶硅层：第一多晶硅层通常定义为浮置栅层，第二多晶硅层通常定义为控制栅层，第一多晶硅层为浅掺杂，且第二多晶硅层为重掺杂。由于轻掺杂的第一多晶硅层提供了稳定的电容，此些多晶硅层适于作为电荷蓄积电容器的电极。

然而，轻掺杂的多晶硅层由于它的线性特性不足，并不适合作为模拟式电容器。模拟电路需要线性模拟电容器以供给精密电路，例如是开关电容滤波器、运算放大器、比较器。此种线性模拟电容器，需要对多晶硅层做多晶硅掺杂以作为其电极。另外，高掺杂多晶硅层必须避免因电容器电压系数降低而导致多晶硅层中的电容寄生空乏。模拟式电容器的电压系数必须非常小(在30 PPM/Volt的程度)，以降低信号失真至可接受的程度。

发明内容

本发明的目的是提供一种进步的方法制造模拟闪存的电容器。

为达到上述目的，本发明提供一种在基底上制造电容器的方法，包括形成一第一多晶硅层覆盖于基底，用以定义出浮置栅。形成第二多晶硅层覆盖于第一多晶硅层，用以定义控制栅以及电容器的下部电极。介电层形成于第二多晶硅层上。第三介电层形成于介电层上。蚀刻第三介电层以定义电容器的上部电极，然后蚀刻去除介电层。

附图说明

图1至图7为依照本发明一较佳实施例的在基底上形成电容器的制造方法的示意图；以及

图8为在一个基底中，在蚀刻第三多晶硅层之前先蚀刻ONO层的示意图。

100：基底

102：场氧化层

104：栅氧化层

106：浮置栅

108：多晶硅层间介电层

110：第二多晶硅层

112：硅化金属层

114：绝缘层

114a：第一氧化层

114b：氮化层

114c：第二氧化层

116：上部电极

120：模拟电容器

122：介电层

124：控制栅

126：下部电极

128：衍生物

130：氧化层

具体实施方式

首先，请参照图1，依据本发明一较佳实施例，首先于例如是硅晶圆的基底100上形成场化层102。且场氧化层102的形成，包括在基底100表面上形成热氧化层或垫氧化层(未图标)，然后于垫氧化层上形成通常材质为氮化物的罩幕层(未图标)，将罩幕层图案化以暴露出部份的垫氧化层。之后在暴露的区域，场氧化层102将会长成为6500埃左右。场氧化层102提供了在闪存元件中，电性隔离各种主动区域的功能。在形成场氧化层102后，将罩幕层以及垫氧化层移除以露出底下的基底100。

接着，请参照图2，在基底100上形成一层薄氧化层或是栅氧化层104，其中形成栅氧化层104的方法例如是在干氧化炉的热成长工艺。栅氧化层104的厚度通常为50至150埃左右。接着在栅氧化层104上沉积一层厚度为500至100埃左右的第一多晶硅层(未图标)。随后第一多晶硅层经由后述的步骤蚀刻定义形成浮置栅106。通常第一多晶硅层由低压化学气相沉积法(Low Pressure Chemical VaporDeposition，LPCVD)所沉积并进行浅掺杂。对第一多晶硅层进行掺杂的方法例如是扩散掺杂、临场掺杂、离子植入掺杂等。第一多晶硅层掺入n形掺质，且掺杂浓度为1×10¹⁹掺质每立方厘米。在此掺杂浓度，多晶硅层的传导能力并不足以使用作为模拟电容器的电极。一般而言，多晶硅层适于作为模拟电容器，掺杂浓度必须为1×10²¹掺质每立方厘米或更高。

然后，蚀刻第一多晶硅层以定义浮置栅106。此步骤包括在第一多晶硅层上形成一个罩幕层(未图标)，图案化此罩幕层并暴露出第一多晶硅层不需要的部份，再以干蚀刻的方法去除第一多晶硅层所暴露出的部份。其中干蚀刻的方法例如是离子反应蚀刻法(Reactive IonEtching，RIE)，且所使用的蚀刻等离子体例如是由溴化氢与氧气，或是溴化氢、氯气与氧气等混合气体所激发的等离子体。残留在栅氧化层104上的第一多晶硅层定义为浮置栅106。

然后，在浮置栅106与基底100上形成多晶硅层间介电层108。介电层108通常被称为多晶硅层间介电层系因为其为夹于每一个存储单元的第一多晶硅层与其它后述用以定义为控制栅的多晶硅层之间。多晶硅层间介电层108可为厚度为150至400埃左右的氧化硅或是氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)层，其中ONO层为氧化硅、氮化硅、氧化硅依序堆栈所形成。在介电层108上形成一个罩幕层(未图标)，图案化此罩幕层并暴露出未直接形成于浮置栅106上的介电层108。蚀刻暴露的介电层以形成如图2所示介电层108。蚀刻步骤以垂直方向的非等向性蚀刻步骤进行。此蚀刻步骤可为例如是等离子体蚀刻法，离子反应蚀刻法以及其它的工艺。

另一方面，多晶硅层间介电层108的形成如图2所示，可经由在浮置栅106上形成罩幕层，再图案化此罩幕层以仅暴露出浮置栅106上表面。接着将介电层108沉积在暴露出的浮置栅106表面上。然后将罩幕层移除。然而在其它实施例，可使用其它的方法以形成浮置栅与成形的多晶硅层间介电层。

接着，请参照图3，在形成多晶硅层间介电层108后，在基底100以及介电层108上使用许多形成方法中的一种以形成第二多晶硅层110，其厚度为1000至2000埃左右，通常为1500埃。通常第二多晶硅层110由低压化学气相沉积法所沉积并进行较第一多晶硅层的掺杂浓度高的深掺杂。对第二多晶硅层110进行掺杂的方法例如是扩散掺杂、临场掺杂、离子植入掺杂等。在本发明较佳实施例中，第二多晶硅层110掺入n形掺质，且掺杂浓度为1×10²¹掺质每立方厘米。因此掺杂浓度足以使用作为模拟电容器的电极。之后定义第二多晶硅层110以同时形成控制栅以及模拟电容器的下部电极。

在一些实施例中，多晶硅层在低温的非晶硅态下定义再结晶化。另一种则是在形成多晶硅层的初始即多晶硅化。接着在第二多晶硅层110上形成金属层(未图标)，再将之回火以形成硅化金属层112。金属层的材质可为钨、钛、钼、铬、镍、钴、钽等。硅化金属层112提供了低阻抗以及提升存储单元的效能。

如图4所示的，在硅化金属层112形成绝缘层114，此绝缘层114通常是ONO层，ONO层的厚度为230至500埃左右，较佳为350埃左右。其中第一氧化层114a沉积在硅化金属层112上，其厚度为80至150埃左右，较佳为120埃左右。氮化层114b沉积在第一氧化层114a上，其厚度为100至200埃左右，较佳为150埃左右。第二氧化层114c沉积在氮化层114b上，其厚度为50至150埃左右，较佳为80埃左右。在本发明较佳实施例中，ONO层114提供了足够的厚度，足以承受15伏特的电压10年。

本发明的发明者发现第一氧化层114a的厚度大于第二氧化层114c的厚度，可以在ONO层114得到相当对称的正或是负的崩溃电压。亦即是，相对而言，当ONO层114的第一氧化层114a与第二氧化层114c具有相同的厚度，则所得的崩溃电压将为不对称的正电压及负电压。例如ONO层114的第一氧化层114a的厚度为100埃，氮化层114b的厚度为150埃，第二氧化层114c的厚度为100埃，则实验所得的崩溃电压为正12伏特以及负17伏特。然而，当ONO层114的第一氧化层114a的厚度为120埃，氮化层114b的厚度为150埃，第二氧化层114c的厚度为80埃，则实验所得的崩溃电压为正15伏特以及负15伏特，提供了相当对称的崩溃电压。如同此处所述，对称的崩溃电压适用于当崩溃正电压与崩溃负电压彼此的差值在±2伏特时。在本发明较佳实施例中，第一氧化层114a的厚度比第二氧化层114b的厚度厚40％至60％左右以得到对称的崩溃电压。

接着，请参照图5，在ONO层114上使用许多形成方法中的一种以形成第三多晶硅层(未图标)，其厚度为2000至3000埃左右。通常第三多晶硅层系由低压化学气相沉积法所沉积并进行与第二多晶硅层110相同的深掺杂。在一些实施例中，多晶硅层在低温的非晶硅态下定义再结晶化，另一种则是在形成多晶硅层的初始即多晶硅化。对第三多晶硅层进行掺杂的方法例如是扩散掺杂、临场掺杂、离子植入掺杂等。在本发明较佳实施例中，第三多晶硅层系掺入n形掺质，且掺杂浓度为1×10²¹掺质每立方厘米。因此掺杂浓度足以使用作为模拟电容器的电极。之后定义第三多晶硅层以形成模拟电容器的上部电极116。

接着，请参照图6，蚀刻第三多晶硅层以定义模拟电容器的上部电极116。此步骤包括在第三多晶硅层上形成一个罩幕层(未图标)，图案化此罩幕层并暴露出第三多晶硅层不需要的部份，再以干蚀刻的方法去除第三多晶硅层所暴露出的部份。其中干蚀刻的方法例如是离子反应蚀刻法(Reactive Ion Etching，RIE)，且所使用的蚀刻等离子体例如是由溴化氢与氧气，或是溴化氢、氯气与氧气等混合气体所激发的等离子体。残留在ONO层114上的第三多晶硅层定义为模拟电容器120的上部电极116。

然后，以等离子体蚀刻法、离子反应蚀刻法以及其它的非等向性蚀刻法等技术蚀刻去除暴露的ONO层114。结果将只残留第三多晶硅层下的部份以定义模拟电容器120的介电层122(图7)。同样的，在第三多晶硅层上形成一个罩幕层(未图标)，图案化此罩幕层并暴露出多晶硅层不需要的部份，再以等离子体蚀刻法、离子反应蚀刻法以及其它的非等向性蚀刻法等方法去除多晶硅层所暴露出的部份。以定义第二多晶硅层110形成控制栅124，且覆盖于浮置栅106也就是第一多晶硅层上，并同时形成模拟电容器120的下部电极126。

本发明的发明者们发现在上述的步骤中，在蚀刻第二多晶硅层110之前先蚀刻第三多晶硅层，将提供一个额外的好处能够降低或是避免衍生物128的产生，例如是多晶硅在蚀刻步骤的残留物(请参照图8)。衍生物128通常在蚀刻ONO层114结束之后产生，如图8所示。衍生物128将使得蚀刻步骤无法形成完整的垂直结构，而导致多晶硅层的蚀刻步骤不完全。

当使用另外的步骤以制造模拟电容器，将会如图8所示的产生相当多的衍生物128，此另外的步骤包括首先蚀刻第二多晶硅层，沉积ONO层，然后沉积第三多晶硅层。接着在第三多晶硅层上形成罩幕并蚀刻，续之不移除罩幕并继续蚀刻ONO层而形成相同图案。在此蚀刻最初的两层ONO层时，例如蚀刻氧化物层以及氮化物层时，将蚀刻至仅残留氧化层130在所选择部份的第二多晶硅层的表面上。

虽然本发明已以一较佳实施例揭露如上，然而也能够使用种种的修正、其它的构造以及相等构件。例如对于特别的尺寸则对应特别的实施例。此些尺寸能作为特别的应用。因此上述的叙述并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。

Claims (14)

1.一种同时制造闪存元件及模拟电容器的方法，其特征是，该方法包括：

在一基底上形成一第一多晶硅层，其定义出一浮置栅；

在该基底上形成一第一介电层，并覆盖该浮置栅；

在该基底上形成一第二多晶硅层，且蚀刻该第二多晶硅层以定义出一控制栅以及一电容器的一下部电极；

在该基底上形成一第二介电层，并覆盖该第二多晶硅层；

在该第二介电层上形成一第三多晶硅层；

蚀刻该第三多晶硅层，以定义该电容器的一上部电极；以及

蚀刻该第二介电层。

2.如权利要求1所述的同时制造闪存元件及模拟电容器的方法，其特征是，形成该第二介电层为一氧化物-氮化物-氧化物层。

3.如权利要求2所述的同时制造闪存元件及模拟电容器的方法，其特征是，该氧化物-氮化物-氧化物层包括具有一第一厚度的一第一氧化层，具有一第二厚度的一第二氧化层，具有一第三厚度的一氮化层，其中该第一厚度大于该第二厚度。

4.如权利要求3所述的同时制造闪存元件及模拟电容器的方法，其特征是，该第一氧化层设置于该第二多晶硅层上，该氮化层形成于该第一氧化层上，该第二氧化层形成在该氮化层上，且该第一氧化层的该第一厚度大于该第二氧化层的该第二厚度。

5.如权利要求4所述的同时制造闪存元件及模拟电容器的方法，其特征是，该第一厚度较该第二厚度厚40％至60％。

6.如权利要求3所述的同时制造闪存元件及模拟电容器的方法，其特征是，该第一氧化层为80埃至150埃，该第二氧化层为50埃至150埃，该氮化层为100埃至200埃。

7.如权利要求1所述的同时制造闪存元件及模拟电容器的方法，其特征是，该第二介电层的崩溃电压互相对称。

8.一种同时制造闪存元件及模拟电容器的方法，其特征是，该方法包括：

在该基底上形成一第一多晶硅层，其定义出一浮置栅；

在该基底上形成一第一介电层，并覆盖该浮置栅；

在该基底上形成一第二多晶硅层，并覆盖该第一介电层；

在该第二多晶硅层上形成一第二介电层；

在该第二介电层上形成一第三多晶硅层；

蚀刻该第三多晶硅层，以定义出该电容器的一上部电极；

继续蚀刻该第二介电层；以及

蚀刻该第二多晶硅层以定义出一控制栅以及该电容器的一下部电极。

9.如权利要求8所述的同时制造闪存元件及模拟电容器的方法，其特征是，形成该第二介电层为一氧化物-氮化物-氧化物层。

10.如权利要求9所述的同时制造闪存元件及模拟电容器的方法，其特征是，形成该氧化物-氮化物-氧化物层具有一第一氧化层以及一第二氧化层，且该第一氧化层与该第二氧化层具有不同厚度。

11.如权利要求8所述的同时制造闪存元件及模拟电容器的方法，其特征是，该第二介电层的崩溃电压互相对称。

12.如权利要求11所述的同时制造闪存元件及模拟电容器的方法，其特征是，该第二介电层的正崩溃电压为15伏特，且负崩溃电压为-15伏特。

13.一种在基底上形成一模拟电容器以及一快闪存储单元的方法，其特征是，该方法包括：

在该基底上形成一第一多晶硅层，其定义出一浮置栅，其中该第一多晶硅层的掺杂浓度是作为浮置栅的掺杂浓度，且不是作为模拟电容器的掺杂浓度；

在该基底上形成一第一介电层，并覆盖该浮置栅；

在该基底上形成一第二多晶硅层，并覆盖该介电层其中该第二多晶硅层的掺杂浓度是作为模拟电容器的掺杂浓度；

在该第二多晶硅层上形成一第二介电层；

在该第二介电层上形成一第三多晶硅层，其中该第三多晶硅层的掺杂浓度是作为模拟电容器的掺杂浓度；

蚀刻该第三多晶硅层，以定义出该电容器的一上部电极；

继续蚀刻该第二介电层；以及

蚀刻该第二多晶硅层以定义出一控制栅以及该电容器的一下部电极。

14.如权利要求12所述的在基底上形成一模拟电容器以及一快闪存储单元的方法，其特征是，形成该第二介电层为一氧化物-氮化物-氧化物层。

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