JPH1154640A - 半導体デバイスおよびその製造方法 - Google Patents
半導体デバイスおよびその製造方法Info
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- JPH1154640A JPH1154640A JP20272898A JP20272898A JPH1154640A JP H1154640 A JPH1154640 A JP H1154640A JP 20272898 A JP20272898 A JP 20272898A JP 20272898 A JP20272898 A JP 20272898A JP H1154640 A JPH1154640 A JP H1154640A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 高温の下でも動作可能であり、望ましい耐久
性やデータ保持特性を維持する不揮発性メモリ・デバイ
スを提供する。 【解決手段】 半導体基板（２０）上に集積回路（１
０）を形成し、不揮発性メモリ・デバイス（１２）およ
び半導体デバイス（１１）を含ませる。不揮発性メモリ
・デバイス（１２）は、窒素化合物を有する誘電体層
（１５）を含む。また、不揮発性メモリ・デバイス（１
２）は二酸化シリコン層（３３）も含むが、この二酸化
シリコン層（３３）は半導体デバイス（１１）の一部を
形成するためにも用いられる。
性やデータ保持特性を維持する不揮発性メモリ・デバイ
スを提供する。 【解決手段】 半導体基板（２０）上に集積回路（１
０）を形成し、不揮発性メモリ・デバイス（１２）およ
び半導体デバイス（１１）を含ませる。不揮発性メモリ
・デバイス（１２）は、窒素化合物を有する誘電体層
（１５）を含む。また、不揮発性メモリ・デバイス（１
２）は二酸化シリコン層（３３）も含むが、この二酸化
シリコン層（３３）は半導体デバイス（１１）の一部を
形成するためにも用いられる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
デバイスに関し、更に特定すれば、不揮発性メモリ・デ
バイスに関するものである。
デバイスに関し、更に特定すれば、不揮発性メモリ・デ
バイスに関するものである。
【０００２】
【従来の技術】電気的消去可能およびプログラム可能リ
ード・オンリ・メモリ（ＥＥＰＲＯＭ：electricallyer
asable and programmable read-only memory）デバイス
は、不揮発性メモリ・デバイスの一形態であり、電気信
号を用いて消去およびプログラムが行われる。ＥＥＰＲ
ＯＭデバイス内部には、複数のメモリ・セルがあり、そ
の各々に対して個別にプログラムおよび消去が可能であ
る。通常、ＥＥＰＲＯＭセルは、フローティング・ゲー
ト・トランジスタおよび選択トランジスタを含む。ＥＥ
ＰＲＯＭデバイス内の選択トランジスタは、消去または
プログラムすべき個々のＥＥＰＲＯＭセルを選択するた
めに用いられる。また、デバイス内のフローティング・
ゲート・トランジスタは、各所定のメモリ・セルのデジ
タル値を実際に格納するトランジスタである。
ード・オンリ・メモリ（ＥＥＰＲＯＭ：electricallyer
asable and programmable read-only memory）デバイス
は、不揮発性メモリ・デバイスの一形態であり、電気信
号を用いて消去およびプログラムが行われる。ＥＥＰＲ
ＯＭデバイス内部には、複数のメモリ・セルがあり、そ
の各々に対して個別にプログラムおよび消去が可能であ
る。通常、ＥＥＰＲＯＭセルは、フローティング・ゲー
ト・トランジスタおよび選択トランジスタを含む。ＥＥ
ＰＲＯＭデバイス内の選択トランジスタは、消去または
プログラムすべき個々のＥＥＰＲＯＭセルを選択するた
めに用いられる。また、デバイス内のフローティング・
ゲート・トランジスタは、各所定のメモリ・セルのデジ
タル値を実際に格納するトランジスタである。
【０００３】セルのプログラムおよび消去を行う場合、
ファウラー−ノルドハイム・トンネリング(Fowler-Nord
heim tunneling) として知られている現象が共通して用
いられ、フローティング・ゲート・トランジスタのフロ
ーティング・ゲート電極上に正電荷または負電荷のいず
れかが格納される。例えば、選択ゲート・トランジスタ
のドレインおよびゲートに正電圧を印加しつつ、フロー
ティング・ゲート・トランジスタの制御ゲートを接地に
保持することによって、プログラムが行われる。その結
果、電子が、フローティング・ゲート・トランジスタの
フローティング・ゲートから、トンネル誘電体を通過し
てドレインに通り抜け、フローティング・ゲートを正に
荷電する。
ファウラー−ノルドハイム・トンネリング(Fowler-Nord
heim tunneling) として知られている現象が共通して用
いられ、フローティング・ゲート・トランジスタのフロ
ーティング・ゲート電極上に正電荷または負電荷のいず
れかが格納される。例えば、選択ゲート・トランジスタ
のドレインおよびゲートに正電圧を印加しつつ、フロー
ティング・ゲート・トランジスタの制御ゲートを接地に
保持することによって、プログラムが行われる。その結
果、電子が、フローティング・ゲート・トランジスタの
フローティング・ゲートから、トンネル誘電体を通過し
てドレインに通り抜け、フローティング・ゲートを正に
荷電する。
【０００４】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭデ
バイスには、極端な温度条件の下では信頼性高く動作す
ることができないという１つの限界があった。例えば、
自動車や工業的な条件を伴う用途では、ＥＥＰＲＯＭデ
バイスは、１３５℃を超える温度または−４０℃以下の
温度に晒される可能性がある。このような極端な温度条
件の下では、ＥＥＰＲＯＭデバイスのデータ保持および
書き込み／消去サイクル（耐久性）は著しく劣化する。
これは、部分的に、ＥＥＰＲＯＭデバイス内の誘電体構
造を形成するために用いられた材料の特性によるもので
ある。
バイスには、極端な温度条件の下では信頼性高く動作す
ることができないという１つの限界があった。例えば、
自動車や工業的な条件を伴う用途では、ＥＥＰＲＯＭデ
バイスは、１３５℃を超える温度または−４０℃以下の
温度に晒される可能性がある。このような極端な温度条
件の下では、ＥＥＰＲＯＭデバイスのデータ保持および
書き込み／消去サイクル（耐久性）は著しく劣化する。
これは、部分的に、ＥＥＰＲＯＭデバイス内の誘電体構
造を形成するために用いられた材料の特性によるもので
ある。
【０００５】したがって、高温の下でも動作可能であ
り、しかも望ましい耐久性やデータ保持特性を維持する
ことが可能な不揮発性メモリ・デバイスを提供すること
ができれば有利であろう。
り、しかも望ましい耐久性やデータ保持特性を維持する
ことが可能な不揮発性メモリ・デバイスを提供すること
ができれば有利であろう。
【０００６】
【発明の実施例】図１は、本発明による製造の初期段階
における、集積回路１０の拡大断面図である。更に特定
すれば、図１は、不揮発性メモリ・デバイス１２および
電界効果トランジスタ（ＦＥＴ）即ち半導体デバイス１
１が形成される、集積回路１０の一部を示す。本発明の
教示は、種々の構造に適用可能であり、集積回路１０と
しては、マイクロプロセッサ，マイクロコントローラ等
も可能であることは理解されよう。
における、集積回路１０の拡大断面図である。更に特定
すれば、図１は、不揮発性メモリ・デバイス１２および
電界効果トランジスタ（ＦＥＴ）即ち半導体デバイス１
１が形成される、集積回路１０の一部を示す。本発明の
教示は、種々の構造に適用可能であり、集積回路１０と
しては、マイクロプロセッサ，マイクロコントローラ等
も可能であることは理解されよう。
【０００７】不揮発性メモリ・デバイス１２は、電気的
プログラム可能リード・オンリ・メモリ（ＥＰＲＯ
Ｍ），電気的消去およびプログラム可能リード・オンリ
・メモリ（ＥＥＰＲＯＭ），フラッシュ電気的プログラ
ム可能リード・オンリ・メモリ（フラッシュＥＰＲＯ
Ｍ），フラッシュ電気的消去可能およびプログラム可能
リード・オンリ・メモリ（フラッシュＥＥＰＲＯＭ），
またはその他のタイプのメモリ記憶デバイスを含む、種
々の半導体デバイスの１つとすることができる。不揮発
性メモリ・デバイス１２は、半導体基板２０の表面１４
上に形成され、半導体デバイス１１からは、その不揮発
性メモリ・デバイス１２と半導体デバイス１１との間に
形成されている絶縁構造１３によって電気的に絶縁され
ている。図１に示す例では、絶縁構造１３は、シリコン
局所酸化（ＬＯＣＯＳ：localized oxidation of silic
on）プロセスによって形成されたフィールド酸化物構造
である。しかしながら、絶縁構造１３は、トレンチ構造
としたり、ウエル領域（図示せず）を使用することがで
き、これによって不揮発性メモリ・デバイス１２と半導
体デバイス１１との間に所望の電気的絶縁を与える。
プログラム可能リード・オンリ・メモリ（ＥＰＲＯ
Ｍ），電気的消去およびプログラム可能リード・オンリ
・メモリ（ＥＥＰＲＯＭ），フラッシュ電気的プログラ
ム可能リード・オンリ・メモリ（フラッシュＥＰＲＯ
Ｍ），フラッシュ電気的消去可能およびプログラム可能
リード・オンリ・メモリ（フラッシュＥＥＰＲＯＭ），
またはその他のタイプのメモリ記憶デバイスを含む、種
々の半導体デバイスの１つとすることができる。不揮発
性メモリ・デバイス１２は、半導体基板２０の表面１４
上に形成され、半導体デバイス１１からは、その不揮発
性メモリ・デバイス１２と半導体デバイス１１との間に
形成されている絶縁構造１３によって電気的に絶縁され
ている。図１に示す例では、絶縁構造１３は、シリコン
局所酸化（ＬＯＣＯＳ：localized oxidation of silic
on）プロセスによって形成されたフィールド酸化物構造
である。しかしながら、絶縁構造１３は、トレンチ構造
としたり、ウエル領域（図示せず）を使用することがで
き、これによって不揮発性メモリ・デバイス１２と半導
体デバイス１１との間に所望の電気的絶縁を与える。
【０００８】本発明による集積回路１０の形成プロセス
は、半導体基板２０の表面１４全体における誘電体層１
５の形成から開始する。誘電体層１５は、不揮発性メモ
リ・デバイス１２のプログラミングおよび消去の間、ト
ンネル誘電体層として作用する。したがって、誘電体層
１５は、プログラミング状態の間は電子が通過できる程
度の薄さであり、しかも格納された電荷が不揮発性メモ
リ・デバイス１２から洩れ出すのを防止する程度の厚さ
でなければならない。好ましくは、熱酸化プロセスを用
いて層状二酸化シリコンを形成し、誘電体層１５を設け
る。高動作温度に対する不揮発性メモリ・デバイス１２
の耐性は、酸窒化物の層を形成し誘電体層１５を設ける
ことによって改善可能であることが発見されている。
は、半導体基板２０の表面１４全体における誘電体層１
５の形成から開始する。誘電体層１５は、不揮発性メモ
リ・デバイス１２のプログラミングおよび消去の間、ト
ンネル誘電体層として作用する。したがって、誘電体層
１５は、プログラミング状態の間は電子が通過できる程
度の薄さであり、しかも格納された電荷が不揮発性メモ
リ・デバイス１２から洩れ出すのを防止する程度の厚さ
でなければならない。好ましくは、熱酸化プロセスを用
いて層状二酸化シリコンを形成し、誘電体層１５を設け
る。高動作温度に対する不揮発性メモリ・デバイス１２
の耐性は、酸窒化物の層を形成し誘電体層１５を設ける
ことによって改善可能であることが発見されている。
【０００９】例えば、半導体基板の表面１４を、約６０
０℃ないし９００℃の酸素濃厚雰囲気に約３０分ないし
３時間露出させる。誘電体層１５の形成の間、亜酸化窒
素（Ｎ2 Ｏ），アンモニア（ＮＨ3 ），または一酸化窒
素（ＮＯ）のような窒素ソース・ガスを適正な割合でこ
の雰囲気に導入し、重量比で約３パーセントないし１０
パーセントの範囲の窒素化合物を誘電体層１５に含有さ
せる。誘電体層１５の厚さを様々に変化させ、不揮発性
メモリ・デバイス１２の最低動作電圧を調節することが
でき、好ましくは、誘電体層１５の厚さを、約３５オン
グストローム（Å）ないし３００Åの範囲とする。な
お、誘電体層１５は、二酸化シリコンおよび酸窒化物で
作られた一連の層で構成することができ、更に誘電体層
１５は、必要であれば、純粋な二酸化シリコンの層とし
てもよいことは理解されよう。
０℃ないし９００℃の酸素濃厚雰囲気に約３０分ないし
３時間露出させる。誘電体層１５の形成の間、亜酸化窒
素（Ｎ2 Ｏ），アンモニア（ＮＨ3 ），または一酸化窒
素（ＮＯ）のような窒素ソース・ガスを適正な割合でこ
の雰囲気に導入し、重量比で約３パーセントないし１０
パーセントの範囲の窒素化合物を誘電体層１５に含有さ
せる。誘電体層１５の厚さを様々に変化させ、不揮発性
メモリ・デバイス１２の最低動作電圧を調節することが
でき、好ましくは、誘電体層１５の厚さを、約３５オン
グストローム（Å）ないし３００Åの範囲とする。な
お、誘電体層１５は、二酸化シリコンおよび酸窒化物で
作られた一連の層で構成することができ、更に誘電体層
１５は、必要であれば、純粋な二酸化シリコンの層とし
てもよいことは理解されよう。
【００１０】誘電体層１５の形成に続いて、フローティ
ング・ゲート構造１６を形成し、不揮発性メモリ・デバ
イス１２の電荷格納構造を設ける。フローティング・ゲ
ート構造１６は、ポリシリコンまたはアモルファス・シ
リコンのような導電性物質の層（図示せず）で形成し、
低圧蒸着（ＬＰＣＶＤ）プロセスを用いることによって
堆積する。次に、従来のフォトリソグラフ・マスクおよ
びエッチング・プロセスを用いて、図１に示すように、
導電性物質の層にパターニングを行う。例えば、反応性
イオン・エッチング（ＲＩＥ：reactive ion etch ）プ
ロセスを用いて、導電層の露出部分を除去し、側壁１７
を有するようにフローティング・ゲート構造１６を形成
する。好ましくは、フローティング・ゲート構造１６
は、約１５００Åないし３５００Åの範囲の厚さを有す
る。
ング・ゲート構造１６を形成し、不揮発性メモリ・デバ
イス１２の電荷格納構造を設ける。フローティング・ゲ
ート構造１６は、ポリシリコンまたはアモルファス・シ
リコンのような導電性物質の層（図示せず）で形成し、
低圧蒸着（ＬＰＣＶＤ）プロセスを用いることによって
堆積する。次に、従来のフォトリソグラフ・マスクおよ
びエッチング・プロセスを用いて、図１に示すように、
導電性物質の層にパターニングを行う。例えば、反応性
イオン・エッチング（ＲＩＥ：reactive ion etch ）プ
ロセスを用いて、導電層の露出部分を除去し、側壁１７
を有するようにフローティング・ゲート構造１６を形成
する。好ましくは、フローティング・ゲート構造１６
は、約１５００Åないし３５００Åの範囲の厚さを有す
る。
【００１１】フォトレジスト層のようなイオン注入マス
ク１８を誘電体層１５上に形成し、パターニングを行
い、それによって電流搬送電極２１が形成される不揮発
性メモリ・デバイス１２の部分を露出させる。電流搬送
電極２１は、半導体基板２０内に形成され、不揮発性メ
モリ・デバイス１２のソースおよびドレイン領域として
作用する。次に、イオン注入プロセス（図１において矢
印１９で示す）を用いて、電流搬送電極２１を形成す
る。例えば、約３０ｋｅＶないし１２０ｋｅＶの範囲の
エネルギおよび約１ｘ１０14原子／平方センチメートル
（ｃｍ2 ）ないし５ｘ１０15原子／ｃｍ2 の範囲のドー
ズ量で、砒素または燐のようなｎ−型ドーパントを、フ
ローティング・ゲート構造１６および誘電体層１５の露
出部分に垂直に注入する。好ましくは、ドーパントは、
半導体基板２０の表面１４に垂直に注入するが、約０°
ないし７°の範囲の注入角度が望ましい場合もある。ま
た、フローティング・ゲート構造１６の露出された上表
面に沿って、予備注入スクリーン酸化物（図示せず）を
形成することが望ましい場合もある。イオン注入プロセ
スの後、当技術分野では既知の従来からの技法を用い
て、イオン注入マスク１８を除去する。
ク１８を誘電体層１５上に形成し、パターニングを行
い、それによって電流搬送電極２１が形成される不揮発
性メモリ・デバイス１２の部分を露出させる。電流搬送
電極２１は、半導体基板２０内に形成され、不揮発性メ
モリ・デバイス１２のソースおよびドレイン領域として
作用する。次に、イオン注入プロセス（図１において矢
印１９で示す）を用いて、電流搬送電極２１を形成す
る。例えば、約３０ｋｅＶないし１２０ｋｅＶの範囲の
エネルギおよび約１ｘ１０14原子／平方センチメートル
（ｃｍ2 ）ないし５ｘ１０15原子／ｃｍ2 の範囲のドー
ズ量で、砒素または燐のようなｎ−型ドーパントを、フ
ローティング・ゲート構造１６および誘電体層１５の露
出部分に垂直に注入する。好ましくは、ドーパントは、
半導体基板２０の表面１４に垂直に注入するが、約０°
ないし７°の範囲の注入角度が望ましい場合もある。ま
た、フローティング・ゲート構造１６の露出された上表
面に沿って、予備注入スクリーン酸化物（図示せず）を
形成することが望ましい場合もある。イオン注入プロセ
スの後、当技術分野では既知の従来からの技法を用い
て、イオン注入マスク１８を除去する。
【００１２】次に図２を参照すると、不揮発性メモリ・
デバイス１２の形成プロセスは、続いてフローティング
・ゲート構造１６上の誘電体物質の形成に移る。これ
は、フローティング・ゲート構造１６を、後に形成され
る制御ゲート構造３４から電気的に絶縁し、かつこれに
容量的に結合可能とするためのものである。以下であげ
る例では、２つの物質層を、半導体基板２０の表面１４
全体に形成し、次いでエッチング・プロセスによってパ
ターニングを行う。次に、最初の２層の誘電体層の残り
部分上、および半導体デバイス１１が形成された領域上
に、誘電体物質の第３層を形成する。したがって、第３
誘電体層は、不揮発性メモリ・デバイス１２および半導
体デバイス１１の双方の一部を形成するために用いられ
る。
デバイス１２の形成プロセスは、続いてフローティング
・ゲート構造１６上の誘電体物質の形成に移る。これ
は、フローティング・ゲート構造１６を、後に形成され
る制御ゲート構造３４から電気的に絶縁し、かつこれに
容量的に結合可能とするためのものである。以下であげ
る例では、２つの物質層を、半導体基板２０の表面１４
全体に形成し、次いでエッチング・プロセスによってパ
ターニングを行う。次に、最初の２層の誘電体層の残り
部分上、および半導体デバイス１１が形成された領域上
に、誘電体物質の第３層を形成する。したがって、第３
誘電体層は、不揮発性メモリ・デバイス１２および半導
体デバイス１１の双方の一部を形成するために用いられ
る。
【００１３】好ましくは、誘電体物質の形成は、二酸化
シリコンの層の形成から始める。以下、この層のことを
二酸化シリコン層３０と呼ぶことにする。これは、半導
体基板２０を高温の酸素濃厚雰囲気に露出させることに
よって、フローティング・ゲート構造１６および誘電体
層１５上に熱的に成長させる。例えば、約６００℃ない
し９００℃の温度のＬＰＣＶＤチャンバに約１０分ない
し２時間にわたって、半導体基板２０を入れておく。ま
た、ＬＰＣＶＤプロセスにおいて、テトラエチルオルト
シリケート（ＴＥＯＳ：tetraethylorthosilicate ）の
分解を伴うプロセスを用いても、二酸化シリコン層３０
は形成可能である。好ましくは、二酸化シリコン層３０
の厚さは、約５０Åないし２５０Åとする。
シリコンの層の形成から始める。以下、この層のことを
二酸化シリコン層３０と呼ぶことにする。これは、半導
体基板２０を高温の酸素濃厚雰囲気に露出させることに
よって、フローティング・ゲート構造１６および誘電体
層１５上に熱的に成長させる。例えば、約６００℃ない
し９００℃の温度のＬＰＣＶＤチャンバに約１０分ない
し２時間にわたって、半導体基板２０を入れておく。ま
た、ＬＰＣＶＤプロセスにおいて、テトラエチルオルト
シリケート（ＴＥＯＳ：tetraethylorthosilicate ）の
分解を伴うプロセスを用いても、二酸化シリコン層３０
は形成可能である。好ましくは、二酸化シリコン層３０
の厚さは、約５０Åないし２５０Åとする。
【００１４】次に、従来からのＬＰＣＶＤプロセスを用
いて、二酸化シリコン層３０上に窒化シリコン層３１を
形成する。窒化シリコン層３１は、約７５Åないし２５
０Åの範囲の厚さを有し、必要であれば、窒化シリコン
層３１は、その一部がフローティング・ゲート構造１６
の側壁１７を越えるように形成し、フローティング・ゲ
ート構造１６を後続の処理から保護することも可能であ
る。フォトリソグラフ・マスク（図示せず）およびエッ
チング・プロセスを用いて、図２に示すように、二酸化
シリコン層３０および窒化シリコン層３１にパターニン
グを行う。このエッチング・プロセスにおいて、半導体
デバイス１１が形成される半導体基板２０の部分から、
誘電体層１５も除去する。
いて、二酸化シリコン層３０上に窒化シリコン層３１を
形成する。窒化シリコン層３１は、約７５Åないし２５
０Åの範囲の厚さを有し、必要であれば、窒化シリコン
層３１は、その一部がフローティング・ゲート構造１６
の側壁１７を越えるように形成し、フローティング・ゲ
ート構造１６を後続の処理から保護することも可能であ
る。フォトリソグラフ・マスク（図示せず）およびエッ
チング・プロセスを用いて、図２に示すように、二酸化
シリコン層３０および窒化シリコン層３１にパターニン
グを行う。このエッチング・プロセスにおいて、半導体
デバイス１１が形成される半導体基板２０の部分から、
誘電体層１５も除去する。
【００１５】次に、熱酸化プロセスを用いて、半導体基
板２０の露出表面１４上にゲート誘電体層３２を形成す
る。図２に示すように、ゲート誘電体層３２の一部は、
絶縁構造１３上に形成される。しかしながら、絶縁構造
１３上のような、既にかなりの量の二酸化シリコンが存
在している部分では、ゲート誘電体層３２の厚さは認め
られない程度の場合もあることは、当技術では十分に理
解されよう。好ましくは、ゲート誘電体層３２は、約３
０Åないし２５０Åの厚さを有する。
板２０の露出表面１４上にゲート誘電体層３２を形成す
る。図２に示すように、ゲート誘電体層３２の一部は、
絶縁構造１３上に形成される。しかしながら、絶縁構造
１３上のような、既にかなりの量の二酸化シリコンが存
在している部分では、ゲート誘電体層３２の厚さは認め
られない程度の場合もあることは、当技術では十分に理
解されよう。好ましくは、ゲート誘電体層３２は、約３
０Åないし２５０Åの厚さを有する。
【００１６】次に、ゲート誘電体層３２および窒化シリ
コン層３１上に二酸化シリコン層３３を形成し、不揮発
性メモリ・デバイス１２および半導体デバイス１１双方
に、誘電体物質の一部を与える。二酸化シリコン層３３
の形成には、ＴＥＯＳの分解を伴うＬＰＣＶＤプロセス
を用いる。例えば、温度が７５０℃ないし１１００℃の
ＬＰＣＶＤ反応チャンバにシリコン基板２０を約３０分
ないし２時間にわたって入れておき、その間ＴＥＯＳを
ＬＰＣＶＤ反応チャンバ内に導入する。好ましくは、二
酸化シリコン層３３の厚さは少なくとも４０Åとし、更
に好ましくは約７５オングストロームないし２２５オン
グストロームの範囲である。
コン層３１上に二酸化シリコン層３３を形成し、不揮発
性メモリ・デバイス１２および半導体デバイス１１双方
に、誘電体物質の一部を与える。二酸化シリコン層３３
の形成には、ＴＥＯＳの分解を伴うＬＰＣＶＤプロセス
を用いる。例えば、温度が７５０℃ないし１１００℃の
ＬＰＣＶＤ反応チャンバにシリコン基板２０を約３０分
ないし２時間にわたって入れておき、その間ＴＥＯＳを
ＬＰＣＶＤ反応チャンバ内に導入する。好ましくは、二
酸化シリコン層３３の厚さは少なくとも４０Åとし、更
に好ましくは約７５オングストロームないし２２５オン
グストロームの範囲である。
【００１７】本発明の従来技術の構造に対する相違の１
つは、従来のプロセスでは、熱酸化プロセスを用いて窒
化シリコン層上に二酸化シリコン層を形成することであ
る。しかしながら、窒化シリコン膜の熱酸化では、通
常、厚さが３０Å未満の二酸化シリコン膜の形成が限界
である。対照的に、本発明は、５０Å，６０Åあるいは
更にこれよりも大きな厚さを有するように、二酸化シリ
コン層３３の形成を可能にする。
つは、従来のプロセスでは、熱酸化プロセスを用いて窒
化シリコン層上に二酸化シリコン層を形成することであ
る。しかしながら、窒化シリコン膜の熱酸化では、通
常、厚さが３０Å未満の二酸化シリコン膜の形成が限界
である。対照的に、本発明は、５０Å，６０Åあるいは
更にこれよりも大きな厚さを有するように、二酸化シリ
コン層３３の形成を可能にする。
【００１８】本発明の別の相違点は、形成される二酸化
シリコン層の質にある。従来の熱酸化プロセスで形成さ
れる二酸化シリコン層は、下地の窒化シリコン層の表面
状態に擬似(mimic) する。したがって、窒化シリコン層
における欠陥が複製され、二酸化シリコン層内に積層欠
陥(stacking faults) が発生する。これらの積層欠陥
は、誘電体層を介した電流漏れを招き、デバイスのデー
タ保持能力を低下させる。対照的に、本発明は、ＬＰＣ
ＶＤ堆積プロセスを用いて上側の二酸化シリコン層を形
成するので、積層障害が少なく、そのためデータ保持能
力が向上する。
シリコン層の質にある。従来の熱酸化プロセスで形成さ
れる二酸化シリコン層は、下地の窒化シリコン層の表面
状態に擬似(mimic) する。したがって、窒化シリコン層
における欠陥が複製され、二酸化シリコン層内に積層欠
陥(stacking faults) が発生する。これらの積層欠陥
は、誘電体層を介した電流漏れを招き、デバイスのデー
タ保持能力を低下させる。対照的に、本発明は、ＬＰＣ
ＶＤ堆積プロセスを用いて上側の二酸化シリコン層を形
成するので、積層障害が少なく、そのためデータ保持能
力が向上する。
【００１９】このように、本発明は、厚さを増し、品質
を向上させた上側二酸化シリコン層を有する不揮発性メ
モリ・デバイスを提供する。このことは、更に、データ
保持能力の向上、および高い動作温度における不揮発性
メモリ・デバイス１２の耐久性向上につながる。また、
二酸化シリコン層３３は、フローティング・ゲート構造
１６の側壁１７上にも形成され、後続の処理からの不揮
発性メモリ・デバイス１２の保護も可能であることを注
記しておく。
を向上させた上側二酸化シリコン層を有する不揮発性メ
モリ・デバイスを提供する。このことは、更に、データ
保持能力の向上、および高い動作温度における不揮発性
メモリ・デバイス１２の耐久性向上につながる。また、
二酸化シリコン層３３は、フローティング・ゲート構造
１６の側壁１７上にも形成され、後続の処理からの不揮
発性メモリ・デバイス１２の保護も可能であることを注
記しておく。
【００２０】二酸化シリコン層３３の形成に続いて、制
御ゲート構造３４およびゲート構造３６を、それぞれ、
不揮発性メモリ・デバイス１２および半導体デバイス１
１の一部として形成する。好適実施例では、制御ゲート
構造３４およびゲート構造３６は、単一のポリシリコン
またはアモルファス・シリコンの層（図示せず）で形成
され、従来からの技法を用いて堆積し、ＲＩＥプロセス
を用いて、図２に示すようにパターニングを行う。本発
明の別の利点は、二酸化シリコン層３３ならびに制御ゲ
ート構造３４およびゲート構造３６を設けるために用い
た物質の層を用いて、不揮発性メモリ・デバイス１２お
よび半導体デバイス１１双方の一部を形成する点にあ
る。この一体化によって、集積回路１０を形成するため
に必要な処理工程の総数が減少する。このために、集積
回路１０の製造に係る複雑さの減少およびコストの削減
が得られる。
御ゲート構造３４およびゲート構造３６を、それぞれ、
不揮発性メモリ・デバイス１２および半導体デバイス１
１の一部として形成する。好適実施例では、制御ゲート
構造３４およびゲート構造３６は、単一のポリシリコン
またはアモルファス・シリコンの層（図示せず）で形成
され、従来からの技法を用いて堆積し、ＲＩＥプロセス
を用いて、図２に示すようにパターニングを行う。本発
明の別の利点は、二酸化シリコン層３３ならびに制御ゲ
ート構造３４およびゲート構造３６を設けるために用い
た物質の層を用いて、不揮発性メモリ・デバイス１２お
よび半導体デバイス１１双方の一部を形成する点にあ
る。この一体化によって、集積回路１０を形成するため
に必要な処理工程の総数が減少する。このために、集積
回路１０の製造に係る複雑さの減少およびコストの削減
が得られる。
【００２１】加えて、酸窒化物層を用いてトンネリング
層を与え、ＴＥＯＳ堆積プロセスを用いて二酸化シリコ
ン膜を形成することによって、高温における不揮発性メ
モリ・デバイス１２の動作性能が向上する。本発明にし
たがって形成された半導体デバイスは、その書き込み／
消去サイクルおよびデータ保持能力が向上しただけでな
く、既知の構造よりも短期間でプログラムが可能な場合
もある。
層を与え、ＴＥＯＳ堆積プロセスを用いて二酸化シリコ
ン膜を形成することによって、高温における不揮発性メ
モリ・デバイス１２の動作性能が向上する。本発明にし
たがって形成された半導体デバイスは、その書き込み／
消去サイクルおよびデータ保持能力が向上しただけでな
く、既知の構造よりも短期間でプログラムが可能な場合
もある。
【００２２】図示の簡略化および明確化のために、図面
に示すデバイスは必ずしも同じ拡縮率で描かれている訳
ではないことは認められよう。例えば、デバイスの中に
は、明確化のために、その寸法がほかのデバイスに対し
て誇張されているものもある。さらに、適切であると思
われる場合には、図面間で参照番号を繰り返し、対応す
るデバイスまたは類似のデバイスを示すこととした。
に示すデバイスは必ずしも同じ拡縮率で描かれている訳
ではないことは認められよう。例えば、デバイスの中に
は、明確化のために、その寸法がほかのデバイスに対し
て誇張されているものもある。さらに、適切であると思
われる場合には、図面間で参照番号を繰り返し、対応す
るデバイスまたは類似のデバイスを示すこととした。
【図１】本発明による製造の初期段階における、集積回
路の拡大断面図。
路の拡大断面図。
【図２】本発明による製造の後続段階における、集積回
路の拡大断面図。
路の拡大断面図。
１０ 集積回路 １１ 半導体デバイス １２ 不揮発性メモリ・デバイス １３ 絶縁構造 １４ 表面 １５ 誘電体層 １６ フローティング・ゲート構造 １７ 側壁 １８ イオン注入マスク １９ イオン注入プロセス ２０ 半導体基板 ２１ 電流搬送電極 ３０ 二酸化シリコン層 ３１ 窒化シリコン層 ３２ ゲート誘電体層 ３３ 二酸化シリコン層 ３４ 制御ゲート構造 ３６ ゲート構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジックス・ゾー アメリカ合衆国アリゾナ州テンピ、ナンバ ー80、イースト・オレンジ・ストリート 1011
Claims (5)
- 【請求項１】半導体デバイス（１０）であって：基板
（２０）：前記基板を覆う第１誘電体層（１５）；前記
第１誘電体層の上に位置し、側壁（１７）を有するフロ
ーティング・ゲート構造体（１６）；前記フローティン
グ・ゲート構造体（１６）を覆い、窒化シリコンから成
る第２誘電体層（３１）；前記第２誘電体層（３１）を
覆い、二酸化シリコンから成る第３誘電体層（３３）で
あって、少なくとも約４０Åの厚さを有する第３誘電体
層（３３）；および前記第３誘電体層（３３）の上に位
置する制御ゲート構造体（３４）；から成ることを特徴
とする半導体デバイス（１０）。 - 【請求項２】第１半導体デバイス（１２）および第２半
導体デバイス（１１）を備える集積回路（１０）であっ
て：前記第１半導体デバイス（１２）は：第１誘電体層
（１５）；前記第１誘電体層（１５）の上に位置するフ
ローティング・ゲート構造体（１６）；前記フローティ
ング・ゲート構造体（１６）を覆う第２誘電体層（３
３）；および前記第２誘電体層（３３）の上に位置する
制御ゲート構造体（３４）；から成り、前記第２半導体
デバイス（１１）は、第１ゲート誘電体層（３２）；お
よび前記第１ゲート誘電体層（３２）を覆う第２ゲート
誘電体層（３３）であって、前記第１半導体デバイス
（１２）の前記第２誘電体層（３３）と同じ物質から成
る第２ゲート誘電体層（３３）；から成ることを特徴と
する集積回路（１０）。 - 【請求項３】請求項２記載の集積回路（１０）であっ
て、 前記第１半導体デバイス（１２）は、前記第２誘電体層
（３３）と前記フローティング・ゲート構造体（１６）
との間に第３誘電体層（３１）を更に備え、該第３誘電
体層（３１）は窒化シリコンから成る、ことを特徴とす
る集積回路（１０）。 - 【請求項４】半導体デバイス（１０）であって：第１誘
電体層（１５）；前記第１誘電体層（１５）の上に位置
するフローティング・ゲート構造体（１６）；二酸化シ
リコンから成り、前記フローティング・ゲート構造体
（１６）を覆う第２誘電体層（３０）；窒化シリコンか
ら成り、前記第２誘電体層（３０）を覆う第３誘電体層
（３１）；および二酸化シリコンから成り、前記第３誘
電体層（３１）を覆う第４誘電体層（３３）であって、
テトラエチルオルトシリケートを伴う堆積プロセスによ
って作られた第４誘電体層（３３）；から成ることを特
徴とする半導体デバイス（１０）。 - 【請求項５】請求項４記載の半導体デバイス（１０）で
あって、 前記第４誘電体層（３３）は、約７５オングストローム
ないし２２５オングストロームの範囲の厚さを有する、
ことを特徴とする半導体デバイス（１０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/903,085 US5925908A (en) | 1997-07-30 | 1997-07-30 | Integrated circuit including a non-volatile memory device and a semiconductor device |
| US903085 | 1997-07-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154640A true JPH1154640A (ja) | 1999-02-26 |
Family
ID=25416917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20272898A Pending JPH1154640A (ja) | 1997-07-30 | 1998-07-02 | 半導体デバイスおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5925908A (ja) |
| JP (1) | JPH1154640A (ja) |
| DE (1) | DE19830477A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069382A (en) * | 1998-02-11 | 2000-05-30 | Cypress Semiconductor Corp. | Non-volatile memory cell having a high coupling ratio |
| JP2000311992A (ja) * | 1999-04-26 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| DE19955602A1 (de) * | 1999-11-18 | 2001-05-31 | Infineon Technologies Ag | Nichtflüchtige Halbleiter- Speicherzelle sowie Verfahren zu deren Herstellung |
| DE10040890C1 (de) * | 2000-08-18 | 2002-01-31 | Trw Automotive Electron & Comp | System und Verfahren zum sicheren Hochtemperaturbetrieb eines Flash-Speichers |
| WO2002063690A1 (fr) * | 2001-02-08 | 2002-08-15 | Hitachi, Ltd. | Dispositif de circuit integre a semi-conducteur et son procede de fabrication |
| JP4147765B2 (ja) * | 2001-06-01 | 2008-09-10 | ソニー株式会社 | 不揮発性半導体メモリ装置およびその電荷注入方法 |
| US6777764B2 (en) * | 2002-09-10 | 2004-08-17 | Macronix International Co., Ltd. | ONO interpoly dielectric for flash memory cells and method for fabricating the same using a single wafer low temperature deposition process |
| US20120292682A1 (en) * | 2011-05-19 | 2012-11-22 | Texas Instruments Incorporated | Electrically Erasable Programmable Non-Volatile Memory |
| US8981445B2 (en) * | 2012-02-28 | 2015-03-17 | Texas Instruments Incorporated | Analog floating-gate memory with N-channel and P-channel MOS transistors |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470772A (en) * | 1991-11-06 | 1995-11-28 | Intel Corporation | Silicidation method for contactless EPROM related devices |
| US5783471A (en) * | 1992-10-30 | 1998-07-21 | Catalyst Semiconductor, Inc. | Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices |
| US5474947A (en) * | 1993-12-27 | 1995-12-12 | Motorola Inc. | Nonvolatile memory process |
| US5793081A (en) * | 1994-03-25 | 1998-08-11 | Nippon Steel Corporation | Nonvolatile semiconductor storage device and method of manufacturing |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5585293A (en) * | 1994-06-03 | 1996-12-17 | Motorola Inc. | Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation |
| US5780891A (en) * | 1994-12-05 | 1998-07-14 | Micron Technology, Inc. | Nonvolatile floating gate memory with improved interploy dielectric |
| JPH09134973A (ja) * | 1995-11-07 | 1997-05-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5589413A (en) * | 1995-11-27 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned bit-line during EPROM fabrication |
| US5783849A (en) * | 1996-02-23 | 1998-07-21 | Citizen Watch Co., Ltd. | Semiconductor device |
-
1997
- 1997-07-30 US US08/903,085 patent/US5925908A/en not_active Expired - Lifetime
-
1998
- 1998-07-02 JP JP20272898A patent/JPH1154640A/ja active Pending
- 1998-07-08 DE DE19830477A patent/DE19830477A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE19830477A1 (de) | 1999-02-04 |
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