CN1172375C - 多阶快闪存储器结构及其制造方法 - Google Patents

多阶快闪存储器结构及其制造方法 Download PDF

Info

Publication number
CN1172375C
CN1172375C CNB981150241A CN98115024A CN1172375C CN 1172375 C CN1172375 C CN 1172375C CN B981150241 A CNB981150241 A CN B981150241A CN 98115024 A CN98115024 A CN 98115024A CN 1172375 C CN1172375 C CN 1172375C
Authority
CN
China
Prior art keywords
bias voltage
well
floating grid
volts
hierarchic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB981150241A
Other languages
English (en)
Other versions
CN1230786A (zh
Inventor
王琳松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1230786A publication Critical patent/CN1230786A/zh
Application granted granted Critical
Publication of CN1172375C publication Critical patent/CN1172375C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5612—Multilevel memory cell with more than one floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/565—Multilevel memory comprising elements in triple well structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开一种多阶快闪存储单元及其制造方法，该存储单元包括：一p型硅基底；一深n井，位于该p型硅基底中；一p井，位于该深n井中；一第一绝缘层，位于该p井表面上；三个浮置栅极，彼此邻近但隔绝，且位于该第一绝缘层上；一源极区和一漏极区，位于该p井中，且分别位于该三个浮置栅极的两侧；一第二绝缘介电层，位于该三个浮置栅极、该源极区、以及该漏极区上；以及一控制栅极，位于该第二绝缘介电层表面上。

Description

多阶快闪存储器结构 及其制造方法
技术领域
本发明涉及一种快闪存储器(Flash Memory)，特别是涉及一种利用三井制作工艺(Triple Well Process)的多阶(Multi-Level)快闪存储器结构及其制造方法。
背景技术
快闪存储器被分类为永久性存储器(Non-Volatile Memory)，因为在快闪存储器中的存储单元不需要周期性的更新(Refreshing)就可以保持存储在存储单元中的数据。大部分现有的快闪存储器能在一存储单元中存储一单一位元，亦即，此存储单元能存储一“1”或一“0”。多阶快闪存储器中的每个存储单元能存储两个位元。
多阶快闪存储器因为其优点而变得更为广泛被使用，尤其是，降低了永久性存储器的每一存储位元的成本。再者，多阶快闪存储器因为每存储单元能存储两个或多个位元的数据，因此也能做成更高密度的存储器。
传统的多阶快闪存储器，在控制数据电平上遇到许多困难，因此，需要复杂的电路控制现有存储单元的编程与抹除数据电平。最困难的是在每次的周期性测试后，数据电平都会飘移，因此便需要一种多阶快闪存储单元，以便于写入与读取以及易于制造。
发明内容
因此，本发明的主要目的在于提供一种多阶快闪存储器结构，使用三个浮置栅极，便于数据电平的写入与读取。
本发明的另一目的在于提供一种多阶快闪存储单元的制造方法，使用多晶硅间隙壁的制作工艺，简化此存储单元的制造。
根据本发明的主要目的，提出一种多阶快闪存储单元的结构，包括：p型硅基底；深n井，位于p型硅基底中；p井，位于深n井中；第一绝缘层，位于p井表面上；三个浮置栅极，彼此邻近但隔绝，且位于第一绝缘层表面上；一源极区和一漏极区，位于p井中，且分别位于三个浮置栅极的两侧；第二绝缘介电层，位于三个浮置栅极表面、源极区表面以及漏极区表面上；以及控制栅极，位于第二绝缘介电层表面上。
该第二绝缘介电层可以是二氧化硅/氮化硅/二氧化硅。
该三个浮置栅极可包括：
一第一浮置栅极，邻近该漏极区；
一第二浮置栅极，邻近该源极区；以及
一第三浮置栅极，位于该第一浮置栅极和该第二浮置栅极中间。
该控制栅极可以是多晶硅。
该第一浮置栅极和该第二浮置栅极可以均是多晶硅间隙壁。
数据存储方式可以包括：
(a)该第一浮置栅极和该第二浮置栅极以及该第三浮置栅极均不包含任何存储电荷时，则在该多阶快闪存储单元中存储的数据是00；
(b)该第一浮置栅极具有存储电荷，且该第二浮置栅极和该第三浮置栅极不包含任何存储电荷时，则在该多阶快闪存储单元中存储的数据是01；
(c)该第一浮置栅极和该第二浮置栅极中具有存储电荷，且该第三浮置栅极没有存储电荷时，则在该多阶快闪存储单元中存储的数据是10；
(d)该第一浮置栅极和该第二浮置栅极以及该第三浮置栅极都具有存储电荷时，则在该多阶快闪存储单元中存储的数据是11。
在上述多阶快闪存储单元可以设置为如下方式：
(a)该第一浮置栅极被编程载入电荷是藉由一第一偏压电压施加在该控制栅极，且一第二偏压电压施加在该漏极区，且该源极区和该p井、以及该深n井三者接地；
(b)该第二浮置栅极被编程载入电荷是藉由一第一偏压电压施加在该控制栅极，且一第二偏压电压施加在该源极区，且该漏极区和该p井、以及该深n井三者接地；
(c)该第三浮置栅极被编程载入电荷是藉由一第一偏压电压施加在该控制栅极，且一第三偏压电压施加在该p井，且该源极区和该漏极区、以及该深n井三者接地；
(d)该第一浮置栅极和该第二浮置栅极以及该第三浮置栅极均被抹除是藉由一第四偏压电压施加在该控制栅极，且一第二偏压电压施加在p井，并且深n井、该漏极区和该源极区浮置。
该第一偏压电压可以是9至12伏特，且该第二偏压电压可以是3至6伏特，且该第三偏压电压可以是-3至-7伏特，且该第四偏压电压可以是-8至-12伏特。
最好是，该第一偏压电压是9伏特，且该第二偏压电压是5伏特，且该第三偏压电压是-5伏特，且该第四偏压电压是-10伏特。
读出操作进行可以藉由该第二偏压电压施加在该控制栅极，且一第五偏压电压施加在该漏极区，且该源极区和该p井以及该深n井三者接地。
该第一偏压电压可以是9至12伏特，该第二偏压电压可以是3至6伏特，该第三偏压电压可以是-3至-7伏特，且该第四偏压电压可以是-8至-12伏特。
最好是，该第一偏压电压是9伏特，该第二偏压电压是5伏特，该第三偏压电压是-5伏特，该第四偏压电压是-10伏特，且该第五偏压电压是1.5伏特。
根据本发明的另一目的，提出一种多阶快闪存储单元的制造方法，首先，提供p型硅基底。在p型硅基底中，形成深n井。在深n井中，形成p井。在p型硅基底表面上，形成穿隧氧化层。在穿隧氧化层上，形成第一多晶硅层。使用光掩模并蚀刻第一多晶硅层和穿隧氧化层，形成在p井宽度内的中间结构。在中间结构和p型硅基底表面上，形成第一绝缘介电层。在第一绝缘介电层表面上，形成第二多晶硅层。在中间结构附近，蚀刻第二多晶硅层形成两个多晶硅间隙壁。在多晶硅间隙壁附近，形成源极区和漏极区。在多晶硅间隙壁和中间结构以及p型基底表面上，形成第二绝缘介电层。在第二绝缘层的表面上，形成第三多晶硅层。以及使用光掩模并蚀刻第三多晶硅层和第二绝缘层，形成控制栅极，此控制栅极至少覆盖在多晶硅间隙壁和中间结构上方。
依照本发明的一优选实施例，其中第一绝缘介电层是二氧化硅/氮化硅/二氧化硅(ONO)。
依照本发明的一优选实施例，其中第二绝缘介电层是二氧化硅/氮化硅/二氧化硅。
依照本发明的一优选实施例，其中控制栅极是多晶硅。
依照本发明的一优选实施例，其中三个浮置栅极包括：第一浮置栅极，邻近漏极区；第二浮置栅极，邻近源极区；以及第三浮置栅极，位于第一浮置栅极和第二浮置栅极中间。
依照本发明的一优选实施例，其中第一浮置栅极和第二浮置栅极均是多晶硅间隙壁。
依照本发明的一优选实施例，其中三个浮置栅极藉由电荷的编程或抹除存储一两个位元的二进制数据。
依照本发明的一优选实施例，进行多阶快闪存储单元的读出操作藉由施加适当的电压在控制栅极、漏极区、源极区、p井以及深p井。
附图说明
为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：
图1～6是依照本发明的一优选实施例的一种多阶快闪存储单元的制造流程剖面图。
具体实施方式
参照图1，首先准备p型硅基底101。其次，在p型硅基底101中，使用传统的光掩模和离子注入技术，形成深n井103。优选的是深n井103的底部距离p型硅基底101的表面约2～3微米，因此，以约2～3百万电子伏特的离子注入能量便足以形成之。接着在深n井103中形成p井105，p井105的底部优选是距离基底101的表面约1～2微米，故以约250～400千电子伏特的离子注入能量便足以形成p井105。然后，在p型硅基底101表面上形成薄的穿隧氧化层107。穿遂氧化层107例如是二氧化硅，形成方法例如是将p型硅基底101放在一充满氧的环境中，以热氧化法形成约80～100埃的厚度。可替代的是，可以使用低压化学气相沉积法(LPCVD)形成穿隧氧化层107。然后，在穿隧氧化层107表面上形成第一多晶硅层109，优选是以沉积同时掺杂(in-situ)的方式形成。
其次，参照图2，使用光掩模与蚀刻技术图案化(pattern)第一多晶硅层109与穿隧氧化层107，形成中间结构111。中间结构111的长度约0.35微米，因为此相对长的长度可以克服击穿(Punch Through)现象。
接着，参照图3，在中间结构111和p型硅基底101表面上形成绝缘介电层113。绝缘介电层113是三层的二氧化硅/氮化硅/二氧化硅。二氧化硅/氮化硅/二氧化硅的绝缘介电层113是众所周知的一种复合材料层，且任何沉积此材料的技术均可被使用。因二氧化硅/氮化硅/二氧化硅的绝缘性质优异，故在此优选的实施例当中采用它以改善数据的存储性。在此优选实施例中，三层结构绝缘介电层113包括以高温化学气相沉积法形成的厚度约60埃的二氧化硅层，厚度约100埃的氮化硅层，以及厚度约60埃的二氧化硅层。
然后，参照图4，首先在整个绝缘介电层113表面上，形成厚度约0.15微米的一第二多晶硅层，以沉积同时掺杂(in-situ)的方式形成。其次，蚀刻此第二多晶硅层，用以形成多晶硅间隙壁115a和115b。在多晶硅间隙壁115a和115b外侧绝缘介电层113的部分，可以用传统的方法加以清除。众所周知，藉由改变中间结构111的高度，可以控制多晶硅间隙壁115a和115b的宽度。在此优选的实施例当中，第一多晶硅层109的高度是约0.15微米，导致多晶硅间隙壁115a和115b的宽度是约0.12微米的大小。
然后，参照图5，形成源极区117和漏极区119，分别邻接多晶硅间隙壁115a和115b。源极区117和漏极区119区域是n+，且进入p井的深度约1000-2000埃。使用50千电子伏特的离子注入能量去形成源极区117和漏极区119。藉由使用多晶硅间隙壁115a和115b作为自动对准(SelfAligned)源/漏极区掩模，进行此离子注入。
最后，参照图6，进行多晶硅氧化步骤去修复多晶硅间隙壁115a和115b的损害，而此损害是在源/漏极区离子注入制作工艺所产生的。围绕着多晶硅间隙壁115a和115b，此多晶硅氧化步骤也用以形成绝缘介电层121。在后述中将看到，绝缘介电层121隔开控制栅极123和其下的结构。传统上，是在一充满氧的环境中加热整个基底以形成绝缘介电层121。在此热制作工艺中，源极区117和漏极区119将在多晶硅间隙壁115a和115b下方横向地扩散。
可替代的是，在整个表面上沉积形成第二二氧化硅/氮化硅/二氧化硅复合层。此第二复合层提供作为绝缘介电层121。选择此二氧化硅/氮化硅/二氧化硅复合层将增加制造的复杂性，但其好处包括，改良多晶硅层之间的绝缘，以及最终数据的完整性。然而，当形成此二氧化硅/氮化硅/二氧化硅复合层时，热制作工艺步骤导致源极区117和漏极区119横向扩散分别进入多晶硅间隙壁115a和115b下方。
然后，在绝缘介电层121之上，沉积形成一第三多晶硅层。此第三多晶硅层将形成控制栅极123。最后，使用光掩模构图和蚀刻控制栅极123、绝缘介电层121，以提供此多阶快闪存储单元的最终结构如图6所示。
如以上诸图所示，两个多晶硅间隙壁115a和115b形成两个浮置栅极(Floating Gate)，且第一多晶硅层留下的部分形成中间结构111，此即第三浮置栅极。绝缘介电层121包围所有三个浮置栅极。虽然对绝缘介电层121优选的选择是二氧化硅/氮化硅/二氧化硅复合层，任何其他的绝缘介电氧化层都可以被使用。第三多晶硅层形成控制栅极123，覆盖在整个源极区117、漏极区119以及浮置栅极结构的上方。
在操作上，此快闪存储器可以存储如下的二进制信号：
数据 第一浮置栅极多晶硅间隙壁115b 第二浮置栅极多晶硅间隙壁115b 第三浮置栅极中间结构111
00 无电荷 无电荷 无电荷
01 有存储电荷 无电荷 无电荷
10 有存储电荷 有存储电荷 无电荷
11 有存储电荷 有存储电荷 有存储电荷
因此，当所有第一浮置栅极(多晶硅间隙壁115b)，第二浮置栅极(多晶硅间隙壁115a)以及第三浮置栅极(多晶硅125)不包含任何存储电荷时，在存储单元中存储的数据是00。当只在第一浮置栅极中有存储电荷时，在存储单元中存储的数据是01。当只在第一和第二浮置栅极中有存储电荷时，在存储单元中存储的数据是10。最后，当在第一和第二浮置栅极以及第三浮置栅极中都有存储电荷时，在存储单元中存储的数据是11。
为了使电荷编程载入不同的浮置栅极中，下述的电压将施加在控制栅极123、源极区117、漏极区119、p井105以及深n井103。对电荷被编程载入第一浮置栅极(多晶硅间隙壁115b)而言，需要9～12伏特的电压施加在控制栅极123，3～6伏特的电压施加在漏极区119，且源极区117、p井105以及深n井103三者接地。使电荷编程载入的机制是通道高注射(ChannelHigh Injection)进行第一浮置栅极中。
对电荷被编程载入第二浮置栅极(多晶硅间隙壁115a)而言，需要9～12伏特的电压施加在控制栅极123，3～6伏特的电压施加在源极区117，且漏极区119、p井105以及深n井103三者接地。使电荷编程载入的机制是通道高注射(Channel High Injection)进入第二浮置栅极中。
对电荷被编程载入第三浮置栅极(多晶硅125)而言，需要9～12伏特的电压施加在控制栅极123，-3～-7伏特的电压施加在p井105，且源极区117、漏极区119以及深n井103三者接地。使电荷编程载入的机制是Fowler-Nordheim穿隧(Tunneling)进入第一浮置栅极中。
为了抹除所有的浮置栅极，需要-8～-12伏特的电压施加在控制栅极123，3～6伏特的电压施加在p井105，且源极区117、漏极区119以及深n井103浮置。
最后，为了进行此快闪存储单元的读出操作，需要5伏特的电压施加在控制栅极123，1.5伏特的电压施加在漏极区119，且源极区117、p井105以及深n井103三者接地。施加1.5伏特的电压到漏极区将预防“低漏极区编程”(Low Drain Programming)的现象。
虽然已结合一优选实施例揭示了本发明，但是其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求界定。

Claims (16)

1.一种多阶快闪存储单元，包括：
一p型硅基底；
一深n井，位于该p型硅基底中；
一p井，位于该深n井中；
一第一绝缘层，位于该p井表面上；
三个浮置栅极，彼此邻近但隔绝，且位于该第一绝缘层上；
一源极区和一漏极区，位于该p井中，且分别位于该三个浮置栅极的两侧；
一第二绝缘介电层，位于该三个浮置栅极、该源极区、以及该漏极区上；以及
一控制栅极，位于该第二绝缘介电层表面上。
2.如权利要求1所述的多阶快闪存储单元，其中，该第二绝缘介电层是二氧化硅/氮化硅/二氧化硅。
3.如权利要求1所述的多阶快闪存储单元，其中，该三个浮置栅极包括：
一第一浮置栅极，邻近该漏极区；
一第二浮置栅极，邻近该源极区；以及
一第三浮置栅极，位于该第一浮置栅极和该第二浮置栅极中间。
4.如权利要求1所述的多阶快闪存储单元，其中，该控制栅极是多晶硅。
5.如权利要求3所述的多阶快闪存储单元，其中，该第一浮置栅极和该第二浮置栅极均是多晶硅间隙壁。
6.如权利要求3所述的多阶快闪存储单元，其中，数据存储方式包括：
(a)该第一浮置栅极和该第二浮置栅极以及该第三浮置栅极均不包含任何存储电荷时，则在该多阶快闪存储单元中存储的数据是00；
(b)该第一浮置栅极具有存储电荷，且该第二浮置栅极和该第三浮置栅极不包含任何存储电荷时，则在该多阶快闪存储单元中存储的数据是01；
(c)该第一浮置栅极和该第二浮置栅极中具有存储电荷，且该第三浮置栅极没有存储电荷时，则在该多阶快闪存储单元中存储的数据是10；
(d)该第一浮置栅极和该第二浮置栅极以及该第三浮置栅极都具有存储电荷时，则在该多阶快闪存储单元中存储的数据是11。
7.如权利要求3所述的多阶快闪存储单元，其中：
(a)该第一浮置栅极被编程载入电荷是藉由一第一偏压电压施加在该控制栅极，且一第二偏压电压施加在该漏极区，且该源极区和该p井、以及该深n井三者接地；
(b)该第二浮置栅极被编程载入电荷是藉由一第一偏压电压施加在该控制栅极，且一第二偏压电压施加在该源极区，且该漏极区和该p井、以及该深n井三者接地；
(c)该第三浮置栅极被编程载入电荷是藉由一第一偏压电压施加在该控制栅极，且一第三偏压电压施加在该p井，且该源极区和该漏极区、以及该深n井三者接地；
(d)该第一浮置栅极和该第二浮置栅极以及该第三浮置栅极均被抹除是藉由一第四偏压电压施加在该控制栅极，且一第二偏压电压施加在p井，并且深n井、该漏极区和该源极区浮置。
8.如权利要求7所述的多阶快闪存储单元，其中，该第一偏压电压是9至12伏特，且该第二偏压电压是3至6伏特，且该第三偏压电压是-3至-7伏特，且该第四偏压电压是-8至-12伏特。
9.如权利要求7所述的多阶快闪存储单元，其中，该第一偏压电压是9伏特，且该第二偏压电压是5伏特，且该第三偏压电压是-5伏特，且该第四偏压电压是-10伏特。
10.如权利要求7所述的多阶快闪存储单元，其中，其读出操作进行是藉由该第二偏压电压施加在该控制栅极，且一第五偏压电压施加在该漏极区，且该源极区和该p井以及该深n井三者接地。
11.如权利要求10所述的多阶快闪存储单元，其中，该第一偏压电压是9至12伏特，该第二偏压电压是3至6伏特，该第三偏压电压是-3至-7伏特，且该第四偏压电压是-8至-12伏特。
12.如权利要求10所述的多阶快闪存储单元，其中，该第一偏压电压是9伏特，该第二偏压电压是5伏特，该第三偏压电压是-5伏特，该第四偏压电压是-10伏特，且该第五偏压电压是1.5伏特。
13.一种多阶快闪存储单元的制造方法，包括：
准备一p型硅基底；
形成一深n井，在该p型硅基底中；
形成一p井，在该深n井中；
形成一穿隧氧化层，在该p型硅基底表面上；
形成一第一多晶硅层，在该穿隧氧化层上；
使用光掩模并蚀刻该第一多晶硅层和该穿隧氧化层，形成在该p井宽度内的一中间结构；
形成一第一绝缘介电层，在该中间结构和该p型硅基底表面上；
形成一第二多晶硅层，在该第一绝缘介电层表面上；
蚀刻该第二多晶硅层，形成两个多晶硅间隙壁，邻近该中间结构；
形成一源极区和一漏极区，邻近这些多晶硅间隙壁；
形成一第二绝缘介电层，在这些多晶硅间隙壁和该中间结构以及p型基底表面上；
形成一第三多晶硅层，在该第二绝缘层的表面上；以及
使用光掩模并蚀刻该第三多晶硅层和该第二绝缘层，形成一控制栅极，该控制栅极覆盖在至少这些多晶硅间隙壁和该中间结构上方。
14.如权利要求13所述的制造方法，其中，该第一绝缘介电层是二氧化硅/氮化硅/二氧化硅。
15.如权利要求13所述的制造方法，其中，该第二绝缘介电层是二氧化硅/氮化硅/二氧化硅。
16.如权利要求14所述的制造方法，其中，该第二绝缘介电层是二氧化硅/氮化硅/二氧化硅。
CNB981150241A 1998-03-30 1998-06-22 多阶快闪存储器结构及其制造方法 Expired - Lifetime CN1172375C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/050,741 US6091101A (en) 1998-03-30 1998-03-30 Multi-level flash memory using triple well
US050741 1998-03-30
US050,741 1998-03-30

Publications (2)

Publication Number Publication Date
CN1230786A CN1230786A (zh) 1999-10-06
CN1172375C true CN1172375C (zh) 2004-10-20

Family

ID=21967132

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981150241A Expired - Lifetime CN1172375C (zh) 1998-03-30 1998-06-22 多阶快闪存储器结构及其制造方法

Country Status (2)

Country Link
US (2) US6091101A (zh)
CN (1) CN1172375C (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307233B1 (en) 1998-07-31 2001-10-23 Texas Instruments Incorporated Electrically isolated double gated transistor
TW428287B (en) * 1998-12-21 2001-04-01 United Microelectronics Corp Manufacturing method for flash memory and the operation method for its erasure
US6628544B2 (en) 1999-09-30 2003-09-30 Infineon Technologies Ag Flash memory cell and method to achieve multiple bits per cell
US20030092236A1 (en) * 2000-01-31 2003-05-15 Danny Shum Flash memory cell and method to achieve multiple bits per cell
KR100358068B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US6255172B1 (en) * 2000-05-10 2001-07-03 United Microelectronics Corp. Electrically erasable non-volatile memory
US6438030B1 (en) * 2000-08-15 2002-08-20 Motorola, Inc. Non-volatile memory, method of manufacture, and method of programming
US6479351B1 (en) 2000-11-30 2002-11-12 Atmel Corporation Method of fabricating a self-aligned non-volatile memory cell
US6774426B2 (en) * 2000-12-19 2004-08-10 Micron Technology, Inc. Flash cell with trench source-line connection
JP3496932B2 (ja) * 2001-01-30 2004-02-16 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置
US6441443B1 (en) * 2001-02-13 2002-08-27 Ememory Technology Inc. Embedded type flash memory structure and method for operating the same
KR100389130B1 (ko) * 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
DE10138585A1 (de) * 2001-08-06 2003-03-06 Infineon Technologies Ag Speicherzelle
US6533692B1 (en) * 2001-10-19 2003-03-18 New Venture Gear, Inc. Drivetrain with hybrid transfer case
JP4191975B2 (ja) * 2001-11-01 2008-12-03 イノテック株式会社 トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法
JP2003224215A (ja) * 2001-11-22 2003-08-08 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
US6844588B2 (en) * 2001-12-19 2005-01-18 Freescale Semiconductor, Inc. Non-volatile memory
US6831325B2 (en) * 2002-12-20 2004-12-14 Atmel Corporation Multi-level memory cell with lateral floating spacers
JP2004214495A (ja) * 2003-01-07 2004-07-29 Innotech Corp トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法
US6841826B2 (en) * 2003-01-15 2005-01-11 International Business Machines Corporation Low-GIDL MOSFET structure and method for fabrication
US6878986B2 (en) * 2003-03-31 2005-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded flash memory cell having improved programming and erasing efficiency
US7060565B2 (en) * 2003-07-30 2006-06-13 Promos Technologies Inc. Fabrication of dielectric for a nonvolatile memory cell having multiple floating gates
CN100372121C (zh) * 2004-03-29 2008-02-27 力晶半导体股份有限公司 多阶存储单元
US7388250B2 (en) * 2004-08-13 2008-06-17 United Microelectronics Corp. Non-volatile memory cell and manufacturing method thereof
KR100650369B1 (ko) * 2004-10-01 2006-11-27 주식회사 하이닉스반도체 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법
KR100618877B1 (ko) * 2004-11-19 2006-09-08 삼성전자주식회사 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법
US7449743B2 (en) * 2005-02-22 2008-11-11 Intel Corporation Control gate profile for flash technology
US8099783B2 (en) * 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection
KR100719738B1 (ko) 2005-06-29 2007-05-18 주식회사 하이닉스반도체 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법
US7750384B2 (en) * 2005-06-29 2010-07-06 Hynix Semiconductor Inc. Flash memory device having intergated plug
US7528425B2 (en) * 2005-07-29 2009-05-05 Infineon Technologies Ag Semiconductor memory with charge-trapping stack arrangement
US7968932B2 (en) 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20070278556A1 (en) * 2006-05-30 2007-12-06 Ya-Chin King Two bits non volatile memory cells and method of operating the same
US8248848B1 (en) 2007-10-01 2012-08-21 Marvell International Ltd. System and methods for multi-level nonvolatile memory read, program and erase
US8259505B2 (en) * 2010-05-28 2012-09-04 Nscore Inc. Nonvolatile memory device with reduced current consumption
US8791522B2 (en) * 2011-10-12 2014-07-29 Macronix International Co., Ltd. Non-volatile memory
US9082651B2 (en) 2013-09-27 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of forming same
US9076681B2 (en) 2013-09-27 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9047970B2 (en) 2013-10-28 2015-06-02 Sandisk Technologies Inc. Word line coupling for deep program-verify, erase-verify and read
US9559177B2 (en) 2013-12-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
CN105322013B (zh) 2014-07-17 2020-04-07 联华电子股份有限公司 半导体元件及其形成方法
US11444160B2 (en) 2020-12-11 2022-09-13 Globalfoundries U.S. Inc. Integrated circuit (IC) structure with body contact to well with multiple diode junctions

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859487B2 (ja) * 1991-07-01 1999-02-17 シャープ株式会社 不揮発性メモリ及びその製造方法
US5284784A (en) * 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell
JPH05129626A (ja) * 1991-11-07 1993-05-25 Fujitsu Ltd 半導体記憶装置のセル構造
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
JPH07254651A (ja) * 1994-03-16 1995-10-03 Toshiba Corp 半導体集積回路装置
GB2292008A (en) * 1994-07-28 1996-02-07 Hyundai Electronics Ind A split gate type flash eeprom cell
US5478767A (en) * 1994-09-30 1995-12-26 United Microelectronics Corporation Method of making a flash EEPROM memory cell comprising polysilicon and textured oxide sidewall spacers
KR0151621B1 (ko) * 1994-11-05 1998-10-01 문정환 비휘발성 메모리 반도체 소자 및 이의 제조방법
US5760435A (en) * 1996-04-22 1998-06-02 Chartered Semiconductor Manufacturing, Ltd. Use of spacers as floating gates in EEPROM with doubled storage efficiency
US5707897A (en) * 1996-05-16 1998-01-13 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile-memory cell for electrically programmable read only memory having a trench-like coupling capacitors
US5751631A (en) * 1996-10-21 1998-05-12 Liu; David K. Y. Flash memory cell and a new method for sensing the content of the new memory cell
US6117731A (en) * 1998-03-06 2000-09-12 Texas Instruments-Acer Incorporated Method of forming high capacitive-coupling ratio and high speed flash memories with a textured tunnel oxide

Also Published As

Publication number Publication date
US6091101A (en) 2000-07-18
US6207507B1 (en) 2001-03-27
CN1230786A (zh) 1999-10-06

Similar Documents

Publication Publication Date Title
CN1172375C (zh) 多阶快闪存储器结构及其制造方法
US20040014284A1 (en) Semiconductor device having a flash memory cell and fabrication method thereof
CN1883046A (zh) 电荷捕获存储器件以及用于操作和制造该单元的方法
CN1893086A (zh) 与非闪存器及其制造方法
CN1943028A (zh) 垂直eeprom nrom存储器件
CN1753189A (zh) 具有沟槽侧壁晶体管的非易失性存储器件及其制造方法
US5331189A (en) Asymmetric multilayered dielectric material and a flash EEPROM using the same
CN1707776A (zh) 具有记忆胞的元件及具有记忆胞阵列的元件的制造方法
CN1647265A (zh) 具有位线隔离的内存制造方法
CN1665019A (zh) 操作电可写和可擦除存储单元的方法及用于电存储的存储装置
CN101207024B (zh) 半导体存储器及其形成方法
CN1426113A (zh) 非易失性半导体存储器及其制造工艺
CN1828907A (zh) 对称及自对准的非易失性存储器结构
CN1656614A (zh) 用于非易失性半导体存储器的密集阵列结构
CN1229873C (zh) 利用分开的介电浮栅的新型易收缩非易失性的半导体存储单元及其制造方法
US20070231991A1 (en) Semiconductor memory device and method of operating a semiconductor memory device
CN1855508A (zh) 非挥发性存储器及其制造方法以及其操作方法
CN1282249C (zh) 快闪存储单元、快闪存储单元的制造方法及其操作方法
CN1156009C (zh) 双位元非挥发性存储单元的结构及其读写方法
CN1259723C (zh) 闪存的结构及其操作方法
CN1309056C (zh) 非易失存储器的结构与制造方法
CN1293640C (zh) 无接触点信道写入/抹除的闪存存储单元结构与制造方法
CN1855505A (zh) 非挥发性存储器及其制造方法
CN1136617C (zh) 具有高耦合率永久性存储器及其制造方法
CN1279606C (zh) 编码型及数据型内嵌式闪存结构的制造方法及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Applicant after: Taiwan Semiconductor Manufacturing Co., Ltd.

Applicant before: Shida Integrated Circuit Co., Ltd.

COR Change of bibliographic data

Free format text: CORRECT: APPLICANT; FROM: SHIDA INTEGRATED CIRCUIT CO., LTD. TO: TAIWAN SEMICONDUCTOR MFG

C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1039823

Country of ref document: HK

CX01 Expiry of patent term

Granted publication date: 20041020

CX01 Expiry of patent term