CN1893086A - 与非闪存器及其制造方法 - Google Patents
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Abstract
本发明公开了一种与非(NAND)闪存器及其制造方法。源和漏选择晶体管栅极凹进低于半导体衬底的有源区。所述源和漏选择晶体管栅极的有效沟道长度长于存储单元栅极的沟道长度。因此，可以减少所述选择晶体管的源区和漏区之间的电场。因此可能防止在邻近非选(non－selected)单元串中的源和漏选择晶体管的边缘存储单元中发生程序干扰。
Description
技术领域
本发明涉及一种与非(NAND)闪存器及其制造方法。更具体而言，本发明涉及在NAND闪存器中防止在邻近漏选择晶体管和源选择晶体管的存储单元中发生程序干扰。
背景技术
闪存是非易失存储型，其中甚至在关掉电源时可以储存数据。闪存可以是电可编程可擦除的，并且在正则区间(regular interval)不需要重写数据的刷新功能。“编程”指的是把数据编程进存储单元的操作，“擦除”指的是从存储单元擦除数据的操作。
根据单元的结构和操作条件，闪存器主要可以分类为与或(NOR)闪存器和与非(NAND)闪存器。在NOR闪存器中，每个存储单元晶体管的源极连接到地端(VSS)以使能用于预定地址的编程和擦除功能。因此，NOR闪存器已经主要用于要求高速操作的应用领域。
另一方面，在NAND闪存器中，多个存储单元串联以形成一串。一个串连接到源和漏。NAND闪存器已经主要用于高集成数据保存相关领域。
图1是常规NAND闪存器的电路布线图。
参照图1，在漏选择晶体管DST和源选择晶体管SST之间串联了32个存储单元MC0到MC31的。应该认识到的是，考虑到器件和密度，可以串联16或64个存储单元。
在图1中，32个存储单元形成一串且设置了1-1到1-n的N串。存储单元(例如MC0)通过一个字线WL0控制并形成一页，即存储单元群。在图1中，示出了32页。
在如图1所示构建的NAND闪存器的编程操作中，在非选串(例如1-1)中，当将被编程的存储单元是MC2时，不被编程的存储单元MC0、MC1和MC3-MC31的沟道电压升到大约8V以防止编程干扰。如上所述如果沟道电压升到约8V，在邻近源选择晶体管SST和漏选择晶体管DST的存储单元MC0和MC31中产生编程干扰。
在编程操作期间，相邻的源选择晶体管SST的栅极施加有0V电压，漏选择晶体管DST的栅极施加有VCC电压，且不被编程的存储单元MC0、MC1和MC3-MC31的栅极施加有大约10V的禁止编程电压(Vpass)。因此，源选择晶体管SST的沟道电压升到大约0V，漏选择晶体管DST的沟道电压升到大约1V且存储单元MC0、MC1和MC3-MC31的沟道电压升到大约8V。
如此，由于源选择晶体管SST的0V沟道电压和存储单元MC0的8V沟道电压之间的压差，在源选择晶体管SST和存储单元MC0之间形成了强横向电场。由于漏选择晶体管DST的1V沟道电压和存储单元MC31的8V沟道电压之间的压差，在漏选择晶体管DST和存储单元MC31之间也形成了强横向电场。
如上所述如果在横向产生强电场，在源选择晶体管SST的栅极氧化膜和硅衬底之间的界面上产生的电子变成热电子同时沿硅衬底表面移向存储单元MC0。如上所述产生的热电子在纵向移动并随后进入不应被编程的存储单元MC0的浮置栅极，从而把数据编程进非选串1-1内的存储单元MC0。漏选择晶体管DST具有相对高于源选择晶体管SST的栅极电压。因此，在漏选择晶体管DST中的电子数相对少于在源选择晶体管SST中的电子数。结果，在存储单元MC31中的编程干扰低于在存储单元MC0中的编程干扰。
图2是示出了阈值电压(Vt)和存储单元MC0、MC31(即其中因为热电子已经发生编程干扰的存储单元)的禁止编程电压(Vpass)之间的关系图。
从图2可以看到连接到第一和最后的字线WL0、WL31的存储单元MC0、MC31具有与连接到余下的字线WL1到WL30的存储单元MC1到MC30不同的特性。这是因为由于如上所述的热电子编程干扰已经产生。
当存储单元的尺寸变小时图2中所示的编程干扰现象变得严重，在多级单元中也变得严重。不希望编程干扰在于它降低了器件的性能。
发明内容
本发明的实施例涉及在编程操作期间防止在邻近非选单元串中的漏选择晶体管的存储单元和邻近源选择晶体管的存储单元中发生编程干扰。
根据本发明一个实施例的NAND闪存器包括凹进低于半导体衬底有源区的漏和源选择晶体管栅极，和形成在源选择晶体管栅极和漏选择晶体管栅极之间的有源区上的存储单元栅极。凹入的源和漏选择晶体管栅极的纵向沟道长度可以长于存储单元栅极的沟道长度。
根据本发明另一个实施例的NAND闪存器包括凹进低于半导体衬底有源区的源选择晶体管栅极，形成在半导体衬底的有源区上的漏选择晶体管栅极，和形成在源选择晶体管栅极和漏选择晶体管栅极之间的有源区上的存储单元栅极。凹入的源选择晶体管栅极的纵向沟道长度可以长于存储单元栅极的沟道长度。
根据本发明又一个实施例的NAND闪存器包括凹进低于半导体衬底有源区的漏选择晶体管栅极，形成在半导体衬底的有源区上的源选择晶体管栅极，和形成在漏选择晶体管栅极和源选择晶体管栅极之间的有源区上的存储单元栅极。凹入的漏选择晶体管栅极的纵向沟道长度可以长于存储单元栅极的沟道长度。
根据本发明一个实施例的NAND闪存器的制造方法包括：在半导体衬底上形成隔离膜以限定有源区；在隔离膜之间凹进有源区；在凹入的有源区中形成用于浮置栅极的隧道氧化膜和导电膜；和在整个所得表面上形成用于控制栅极的介电膜和导电膜。
根据本发明另一个实施例的NAND闪存器的制造方法包括：凹进半导体衬底的栅极形成区；在包括凹入区域的半导体衬底的整个表面上淀积用于浮置栅极的隧道氧化膜和多晶硅膜以及硬掩模；构图硬掩模，并利用构图的硬掩模为蚀刻掩模蚀刻用于所述浮置栅极的多晶硅膜和隧道氧化膜；形成用于形成隔离膜的沟槽；用氧化膜间隙填充所述沟槽的内部，并抛光所述整个表面以形成隔离膜；和在抛光的表面上形成用于控制栅极的介电膜和导电膜。
附图说明
通过参照当结合其中相似的参考标号表示相同或相似元件的附图考虑时的下列详细描述，本发明更完全的认识将显而易见并变得更好理解。
图1是常规NAND闪存器的电路布线图；
图2是示出了其中编程干扰产生在图1所示的常规NAND闪存器的每一个字线上的现象的图；
图3A到3G是根据本发明一个实施例的NAND闪存器的剖面图；
图4A到4E是根据本发明一个实施例的NAND闪存器的布局图；
图5A到5H是根据本发明另一个实施例的NAND闪存器的剖面图；和
图6是根据本发明另一个实施例的NAND闪存器的布局图。
具体实施方式
在下列详细描述中，通过图示方式示出并简单描述了一些本发明的具体实施例。本领域的技术人员将会了解，不脱离本发明的精神或范围，所描述的实施例可用多种不同方式修正。因此，附图和说明将被认为在本质上是示意性的和非限制性的。相似的参考标号始终指定相似的元件。
在本发明的一个实施例中，示出了其中利用普通浅槽隔离(STI)形成了选择晶体管的例子。在本发明的另一个实施例中，示出了其中利用自对准STI形成了选择晶体管的例子。
图3A到3G是根据本发明一个实施例的NAND闪存器的剖面图。图4A到4E是根据本发明一个实施例的NAND闪存器的布局图。
参照图3A和图4A，选择性地蚀刻硅衬底100以形成用于形成限定有源区的隔离膜的沟槽102。利用STI膜形成隔离膜，但应该认识到，隔离膜可以利用诸如硅的局部氧化(LOCOS)的其它方法形成。图3A是沿图4A中线A-A’所取的NAND闪存器的剖面图。
参照图3B和4B，利用高密度等离子体(HDP)氧化膜、硼磷硅酸盐玻璃(BPSG)和玻璃上硅(SOG)或其组合之一将沟槽间隙填充到约300到约10000的厚度，形成隔离膜104。整个表面随后通过化学机械抛光(CMP)、覆盖蚀刻(blanket etching)之类抛光。图3B是沿图4B中线A-A’所取的NAND闪存器的剖面图。
参照图3C和4C，为了形成凹进低于有源区的选择晶体管的栅极，隔离膜104之间的硅衬底100的有源区凹进以形成凹入式区域106。为了防止在邻近选择晶体管的存储单元中发生编程干扰，有源区凹进以形成凹入式区域106。这将在下面更详细地描述。图3C是沿图4C中线A-A’所取的NAND闪存器的剖面图。
为了形成凹入式区域106，使用了干法蚀刻法。诸如加进Cl2基的HBr、Ar或He的气体可以用作蚀刻气。在一个实施例中，等离子体气用作蚀刻气并使用约100瓦特到约3千瓦特的等离子体能量。这时，凹入区域(或沟槽)106的深度可以设为小于或等于隔离膜104的深度。凹入区域106的宽度(横向)可以设为小于或等于存储单元栅极的宽度。
如果源区和漏区形成在凹入区域106上，源区和漏区的有效沟道长度(沿与线A-A’相同平面的纵向)长于图1中所示器件源区和漏区的有效沟道长度。因此，源选择晶体管和漏选择晶体管的栅极长度减小了。此外，可以缩短单元串的整体尺寸。
此外，在凹入式区域106形成之后，进行用于形成结(即，漏区和源区)的杂质注入工艺(离子注入)。离子注入工艺进行到凹入的有源区的底部。之后，为了减少选择晶体管SST、DST的源区和漏区之间的泄漏，还进行用于控制阈值电压(Vt)的杂质工艺。根据本发明的一个实施例，通过增长选择晶体管SST、DST的有效沟道长度(纵向)，源区和漏区之间不会产生泄漏。因此，可以省略用于控制阈值电压(Vt)的杂质注入工艺。
参照图3D，隧道氧化膜108稀薄地形成在包括凹入区域106的内部区域的区域上方但不形成在隔离膜104的区域上方。隧道氧化膜108可以通过在约300到约1500℃的温度下进行氧化作用或自由基氧化(radicaloxidation)工艺形成，使得它具有正形台阶覆盖(conformal step coverage)。可以使用诸如O2、N2O3、湿氧、自由基之类的反应气。
参照图3E，在约300℃到约900℃的温度下，用于浮置栅极的导电膜在隧道氧化膜108上淀积到约200到约10000的厚度。随后利用掩模(未示出)形成浮置栅极110。利用掺杂的多晶硅或非掺杂的多晶硅单膜或其组合可以形成用于浮置栅极的导电膜。图3E是沿图4D中线A-A’所取的NAND闪存器的剖面图。
参照图3F，沿浮置栅极110和隔离膜104的台阶淀积多晶硅层间氧化物(inter poly oxide)(IPO)以形成介电膜。可以利用化学气相淀积(CVD)或原子层淀积(ALD)淀积作为介电膜的ONO膜(SiO2/Si3N4/SiO2)112或高介电材料。ONO膜(SiO2/Si3N4/SiO2)112可以淀积到约10到约1000的厚度且高介电材料可以淀积到约1到约1000的厚度。具有预定比率的Al2O3、Ta2O5、HfO2、ZrO3、SrTiO3之类，可以用作高介电材料。
之后，为了形成控制栅极，用于控制栅极114的导电膜、金属116和用于硬掩模118的氮化膜淀积在介电膜122上。通过金属覆盖，用于控制栅极114的导电膜可以淀积到约200到约5000的厚度，且用于硬掩模118的氮化膜可以淀积到约100到约10000的厚度。在一些实施例中，钨、硅化钨之类可以用作金属116。此外，用于控制栅极的导电膜可以利用掺杂的多晶硅或非掺杂的多晶硅的单膜或其组合形成。图3F是沿图4E中线A-A’所取的NAND闪存器的剖面图。在图4E中，“G’’表示栅极。
图3G是沿图4E中线B-B’所取的NAND闪存器的剖面图。在图3G中，源选择晶体管SST和漏选择晶体管DST的栅极凹进低于硅衬底的有源区。由图3A，可以看到选择晶体管SST、DST的栅极纵向上的有效沟道长度长于存储单元MC0到MCn的栅极的沟道长度。
在上述实施例中如果增长源区和漏区之间的沟道，电场施加到在选择晶体管SST、DST的栅极氧化膜之间的界面上产生的电子。此外，硅衬底减弱了(即，施加到电子的电场＝电压/距离，如果距离增加而电压为常数，电场减弱)。
换言之，在选择晶体管SST、DST的栅极氧化膜和硅衬底之间的界面上产生的电子通过增长的沟道长度移动到MC0、MCn的距离与图1中所示器件相比增长了。此时，当移向存储单元MC0、MCn(即，电场减弱了)时，选择晶体管SST、DST的电子能量减弱了。因此，电子不进入存储单元MC0、MCn的浮置栅极。因此，在编程操作中，在非选串里的编程禁止单元MC0、MCn中不产生编程干扰。
图5A到5H是根据本发明另一个实施例的NAND闪存器的剖面图。图6是根据本发明另一个实施例的NAND闪存器的布局图。
参照图5A，为了形成凹进低于有源区的选择晶体管的栅极，其中将形成选择晶体管栅极的硅衬底200凹进，以形成凹入区域202。凹入区域202可以通过利用蚀刻气的蚀刻工艺形成。
参照图5B，在隧道氧化膜204稀薄地淀积在凹入式区域202里之后，淀积用于形成第一浮置栅极206的多晶硅膜。用于形成自对准STI膜的硬掩模208随后淀积在多晶硅膜上。
参照图5C，构图硬掩模208。硅衬底200随后利用构图的硬掩模208为蚀刻掩模蚀刻，形成用于形成自对准STI膜的沟槽209。
参照图5D，沟槽209的内部由氧化膜间隙填充以形成STI膜210。整个表面随后通过CMP抛光。HDP氧化膜可以用作用于间隙填充STI膜210的氧化膜，但HDP氧化膜、BPSG、SOG或其组合的任一可以用作氧化膜。
参照图5E，在硬掩模208被除去后，用于形成浮置栅极212的第二多晶硅膜淀积在第一多晶硅膜206上。
参照图5F，蚀刻第二多晶硅膜212以形成浮置栅极。在一个实施例中，可以不淀积第二多晶硅膜212且第一多晶硅膜206可以用作浮置栅极。
参照图5G，为了形成控制栅极，介电膜214、多晶硅膜216、金属218和硬掩模220依次在第二多晶硅膜212上淀积。图5G是沿图6中线A-A’所取的NAND闪存器的剖面图。
用于形成选择晶体管栅极的工艺条件与上述实施例中描述的相同。
图5H是沿图6中线B-B’所取的NAND闪存器的剖面图。在图5H中，源选择晶体管SST和漏选择晶体管DST的栅极凹进低于硅衬底的有源区。因此，可以看到选择晶体管SST、DST的栅极(纵向上)的有效沟道长度长于存储单元MC0到MCn的栅极的沟道长度。
如果源区和漏区之间的沟道增长，由上述实施例中所描述的相同的原则，在NAND闪存器的编程操作中，非选串里的编程禁止单元MC0到MCn中不会产生编程干扰。
在图3G和图5H中，已经显示源选择晶体管栅极和漏选择晶体管栅极的沟道长度大于存储单元栅极的沟道长度。然而，源选择晶体管栅极的沟道长度可以长于存储单元栅极的沟道长度，漏选择晶体管栅极的沟道长度可以长于存储单元栅极的沟道长度。
此外，在描述的实施例中，每个源选择晶体管栅极和漏选择晶体管栅极的沟道长度大于存储单元栅极的沟道长度。然而，存储单元栅极的沟道长度也可以等于每个源选择晶体管栅极和漏选择晶体管栅极的沟道长度。
以上也已经描述，选择晶体管SST、DST的栅极尺寸(栅极宽度)形成为长于存储单元的栅极尺寸以减少诸如编程干扰的问题。然而，在本发明的某些实施例中，由于增长了每个选择晶体管SST、DST的栅极的沟道长度，不会产生编程干扰现象。因此，选择晶体管SST、DST的栅极尺寸形成为与存储单元栅极尺寸相同。然而，选择晶体管SST、DST的栅极尺寸(栅极宽度)可以形成大于存储单元栅极尺寸。
而且，在本发明的某些实施例中，源选择晶体管SST和最靠近源选择晶体管SST的第一存储单元MC0之间的距离及漏选择晶体管DST和最靠近漏选择晶体管DST的最后一个存储单元MCn之间的距离，设为等于源选择晶体管SST和余下的存储单元之间的距离及漏选择晶体管DST和余下的存储单元之间的距离。然而，源选择晶体管SST和最靠近源选择晶体管SST的第一存储单元MC0之间的距离及漏选择晶体管DST和最靠近漏选择晶体管DST的最后一个存储单元MCn之间的距离，可以设为宽于源选择晶体管SST和余下的存储单元之间的距离及漏选择晶体管DST和余下的存储单元之间的距离。
当单元串内的存储单元数目增加且在MLC要求窄的阈值电压分布的情况下，本发明可以提供突出的优点。
如上所述，根据本发明的实施例，在NAND闪存器的编程操作中，可以防止在非选串内邻近源和漏选择晶体管的存储单元中发生编程干扰。
而且，根据本发明，源和漏选择晶体管栅极的尺寸(栅极宽度)可以显著减少。换言之，通过使源和漏选择晶体管栅极和存储单元栅极的尺寸相等，可以缩小整个芯片尺寸。
此外，根据本发明，源和漏选择晶体管和邻近源和漏选择晶体管的存储单元栅极之间的距离设为等于余下的存储单元栅极之间的距离。因此能故构缩小整个芯片尺寸。
而且，根据本发明，可以省略用于控制源和漏选择晶体管阈值电压的杂质注入工艺。这可能有利于工艺步骤的减少。
因此，本发明的优点在于它能减少成本并提高产量。
虽然已经结合目前考虑的实用的具体实施例描述了本发明，但是将会理解的是本发明不限于公开的实施例，而是相反想要覆盖包括在所附权利要求的精神和范围内的各种改进和等同设置。
Claims (29)
1.一种与非闪存器，包括：
漏和源选择晶体管栅极，每个栅极具有在半导体衬底的有源区下面延伸的部分；和
存储单元栅极，形成在所述源选择晶体管栅极和漏选择晶体管栅极之间的有源区上，
其中沿所述凹入的源和漏选择晶体管栅极纵向的沟道长度大于存储单元栅极的沟道长度。
2.根据权利要求1所述的与非闪存器，其中所述源和漏选择晶体管栅极的沟道长度小于或等于限定所述有源区的隔离膜的长度。
3.根据权利要求1所述的与非闪存器，其中所述源和漏选择晶体管栅极的横向上的沟道宽度窄于或等于存储单元栅极的宽度。
4.根据权利要求1所述的与非闪存器，其中所述源和漏选择晶体管栅极的栅极宽度等于存储单元栅极的宽度。
5.根据权利要求1所述的与非闪存器，其中所述源选择晶体管栅极和最靠近所述源选择晶体管栅极的存储单元栅极之间的距离及所述漏选择晶体管栅极和最靠近所述漏选择晶体管栅极的存储单元栅极之间的距离，等于所述源选择晶体管栅极和余下的存储单元之间的距离及所述漏选择晶体管栅极和余下的存储单元之间的距离。
6.一种与非闪存器，包括：
源选择晶体管栅极，凹进低于半导体衬底的有源区；
漏选择晶体管栅极，形成在所述半导体衬底的有源区上；和
存储单元栅极，形成在所述源选择晶体管栅极和漏选择晶体管栅极之间的有源区上，
其中沿所述凹入的源选择晶体管栅极纵向的沟道长度大于存储单元栅极的沟道长度。
7.根据权利要求6所述的与非闪存器，其中所述源选择晶体管栅极的沟道长度短于或等于限定所述有源区的隔离膜长度。
8.根据权利要求6所述的与非闪存器，其中所述源选择晶体管栅极的横向上的沟道宽度窄于或等于存储单元栅极的宽度。
9.根据权利要求6所述的与非闪存器，其中所述源选择晶体管栅极的栅极宽度等于存储单元栅极的宽度。
10.根据权利要求6所述的与非闪存器，其中所述源选择晶体管栅极和最靠近所述源选择晶体管栅极的存储单元栅极之间的距离等于所述源选择晶体管栅极和余下的存储单元之间的距离。
11.一种与非闪存器，包括：
漏选择晶体管栅极，凹进低于半导体衬底的有源区；
源选择晶体管栅极，形成在所述半导体衬底有源区上；和
存储单元栅极，形成在所述漏选择晶体管栅极和源选择晶体管栅极之间的有源区上，
其中沿所述凹入的漏选择晶体管栅极纵向的沟道长度大于存储单元栅极的沟道长度。
12.根据权利要求11所述的与非闪存器，其中所述漏选择晶体管栅极的沟道长度短于或等于限定所述有源区的隔离膜长度。
13.根据权利要求11所述的与非闪存器，其中所述漏选择晶体管栅极的横向上的沟道宽度窄于或等于存储单元栅极的宽度。
14.根据权利要求11所述的与非闪存器，其中所述漏选择晶体管栅极的栅极宽度等于存储单元栅极的宽度。
15.根据权利要求11所述的与非闪存器，其中所述漏选择晶体管栅极和最靠近所述漏选择晶体管栅极的存储单元栅极之间的距离等于所述漏选择晶体管栅极和余下的存储单元之间的距离。
16.一种与非闪存器的制造方法，该方法包括：
在半导体衬底上形成限定有源区的隔离膜；
在所述隔离膜之间凹进有源区；
在所述凹入有源区中形成用于浮置栅极的隧道氧化膜和导电膜；和
在所述整个所得表面上形成用于控制栅极的介电膜和导电膜。
17.根据权利要求16所述的方法，其中所述凹入有源区的深度浅于或等于隔离膜的深度。
18.根据权利要求16所述的方法，其中所述凹入有源区横向的宽度窄于或等于所述栅极的宽度。
19.根据权利要求16所述的方法，其中利用等离子体气体凹进所述有源区。
20.根据权利要求19所述的方法，其中所述等离子体气体的能量约是100瓦特到3千瓦特。
21.根据权利要求16所述的方法，其中利用包括加进Cl2基的HBr、Ar或He气体来凹进所述有源区。
22.根据权利要求16所述的方法，其中利用掺杂多晶硅或非掺杂多晶硅的单层，或掺杂多晶硅和非掺杂多晶硅的堆叠膜形成用于浮置栅极的所述导电膜和用于控制栅极的所述导电膜。
23.根据权利要求16所述的方法，其中用于浮置栅极的所述导电膜淀积到约200到约1000的厚度以掩埋所述凹入的有源区。
24.一种与非闪存器的制造方法，该方法包括：
凹进半导体衬底的栅极形成区；
在包括所述凹入区域的半导体衬底的整个表面上淀积用于浮置栅极的隧道氧化膜和多晶硅膜以及硬掩模；
构图所述硬掩模，并随后利用所述构图的硬掩模为蚀刻掩模蚀刻用于所述浮置栅极的多晶硅膜和隧道氧化膜，形成用于形成隔离膜的沟槽；
用氧化膜间隙填充所述沟槽的内部，并随后抛光所述整个表面以形成所述隔离膜；和
在所述抛光的表面上形成用于控制栅极的介电膜和导电膜。
25.根据权利要求24所述的方法，其中所述凹入区横向的宽度窄于或等于所述栅极的宽度。
26.根据权利要求24所述的方法，其中所述凹入区的深度浅于或等于隔离膜的深度。
27.根据权利要求24所述的方法，其中利用等离子体气体凹进所述有源区。
28.根据权利要求27所述的方法，其中所述等离子体气体的能量约是100瓦特到3千瓦特。
29.根据权利要求24所述的方法，其中利用包括加进Cl2基的HBr、Ar或He气体来凹进所述有源区。
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |