JP2859487B2 - 不揮発性メモリ及びその製造方法 - Google Patents
不揮発性メモリ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は高集積化可能な不揮発
性メモリ及びその製造方法に関し、更に詳しくは５ボル
ト以下の低電圧単一電源電圧でもって書き込み可能なホ
ットエレクトロンをソース側から注入するソース・ホッ
トエレクトロン注入型のＦＬＡＳＨＥＥＰＲＯＭに関す
るものである。
性メモリ及びその製造方法に関し、更に詳しくは５ボル
ト以下の低電圧単一電源電圧でもって書き込み可能なホ
ットエレクトロンをソース側から注入するソース・ホッ
トエレクトロン注入型のＦＬＡＳＨＥＥＰＲＯＭに関す
るものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
フラッシュメモリの書き込みは、単一トランジスタにお
いて、ドレイン側からのホットエレクトロン注入により
行っていたため、書き込み効率が低く、かつ１ｍＡ程度
の大きな書き込み電流を必要としていた。このため、５
ボルト以下の低電圧単一電源でもって書き込み可能なフ
ラッシュメモリができなかった。これを解決するために
スプリット型の構造を有するメモリセルが提案された
が、従来の単一トランジスタのメモリセルに比べて１．
５〜２倍と大きくなるため、高集積化が困難であった。
フラッシュメモリの書き込みは、単一トランジスタにお
いて、ドレイン側からのホットエレクトロン注入により
行っていたため、書き込み効率が低く、かつ１ｍＡ程度
の大きな書き込み電流を必要としていた。このため、５
ボルト以下の低電圧単一電源でもって書き込み可能なフ
ラッシュメモリができなかった。これを解決するために
スプリット型の構造を有するメモリセルが提案された
が、従来の単一トランジスタのメモリセルに比べて１．
５〜２倍と大きくなるため、高集積化が困難であった。
【０００３】
【課題を解決するための手段及び作用】この発明によれ
ば、フィールド酸化膜を有するシリコン基板、該基板上
にゲート絶縁膜を介して配設されたポリシリコンからな
る補助ゲート、該補助ゲート側壁に形成された第１絶縁
膜の小片、該第１絶縁膜の小片を介して、前記補助ゲー
ト側壁に形成されたポリシリコンからなる側壁スペーサ
状のフローティングゲート、該フローティングゲート上
に形成された第２絶縁膜、該第２絶縁膜を介して少なく
とも前記フローティングゲート上に配設され、ポリシリ
コンからなるコントロールゲートから構成され、前記フ
ローティングゲートがコントロールゲートに対してセル
フアラインで形成される端部を有する不揮発性メモリが
提供される。また、別の観点から、この発明によれば、
フィールド酸化膜を有するシリコン基板、該基板上にゲ
ート絶縁膜を介して配設されたポリシリコンからなる補
助ゲート、該補助ゲート側壁に形成された第１絶縁膜の
小片、該第１絶縁膜の小片を介して、前記補助ゲート側
壁に形成されたポリシリコンからなる側壁スペーサ状の
フローティングゲート、該フローティングゲート上に形
成された第２絶縁膜、該第２絶縁膜を介して少なくとも
前記フローティングゲート上に配設され、ポリシリコン
からなるコントロールゲート、前記補助ゲート及びフロ
ーティングゲートに対してそれぞれ自己整合的にシリコ
ン基板表面に形成されたソース・ドレイン拡散層、前記
フィールド酸化膜直下に配設され、前記ソース・ドレイ
ン拡散層に接続されてビット線として機能する埋め込み
拡散層から構成され、前記フローティングゲートがコン
トロールゲートに対してセルフアラインで形成される端
部を有する不揮発性メモリが提供される。さらに、この
発明によれば、 （ａ）シリコン基板上のフィールド領域にイオン注入層
を形成した後、前記フィールド領域にフィールド酸化膜
を形成すると同時にイオン注入層を活性化してフィール
ド酸化膜直下に埋め込み拡散層を形成し、続いて、前記
シリコン基板上にゲート絶縁膜を形成し、 （ｂ）ゲート絶縁膜及びフィールド酸化膜を有するシリ
コン基板上全面に、第１ポリシリコン層を積層し、該第
１ポリシリコン層をエッチングして補助ゲートを形成
し、 （ｃ）該補助ゲートの一方の側にのみ、マスクを用いて
イオン注入層を形成し、マスクを除去した後、前記補助
ゲートを含むシリコン基板上全面に第１絶縁膜を積層
し、前記補助ゲートの一方の側に形成されたイオン注入
層を活性化してソース拡散層を形成し、 （ｄ）前記第１絶縁膜をエッチングして補助ゲート側壁
に第１絶縁膜の小片を形成し、 （ｅ）前記第１絶縁膜の小片を含むシリコン基板上全面
に第２ポリシリコン層を積層し、該第２ポリシリコン層
をエッチングして、前記補助ゲートの側壁に側壁スペー
サを形成し、 （ｆ）続いて、第１絶縁膜の小片、側壁スペーサ及び補
助ゲートを有するシリコン基板上全面に第２絶縁膜を積
層し、前記側壁スペーサを介して補助ゲートの両側にそ
れぞれイオン注入層を形成し、第１絶縁膜の小片、側壁
スペーサ及び補助ゲートを有するシリコン基板上全面に
第３ポリシリコン層を積層し、前記補助ゲートの両側に
形成されたイオン注入層を活性化して、前記ソース拡散
層と直接接続するドレイン拡散層を形成し、 （ｇ）続いて、第３ポリシリコン層及び側壁スペーサー
を順序エッチング除去して、コントロールゲートを形成
するとともに、該コントロールゲートに対してセルフア
ラインで形成される端部を有するフローティングゲート
を形成することからなる不揮発性メモリの製造方法が提
供される。また、別の観点から、この発明によれば、
（ａ）シリコン基板上のフィールド領域にフィールド酸
化膜を形成し、続いて、前記シリコン基板上にゲート絶
縁膜を形成し、 （ｂ）フィールド酸化膜を有するシリコン基板上全面に
第１ポリシリコン層を積層し、該第１ポリシリコン層を
エッチングして補助ゲートを形成し、 （ｃ）該補助ゲートの一方の側にのみ、マスクを用いて
イオン注入層を形成し、マスクを除去した後、前記補助
ゲートを含むシリコン基板上全面に第１絶縁膜を積層
し、前記補助ゲートの一方の側に形成されたイオン注入
層を活性化してソース拡散層を形成し、 （ｄ）前記第１絶縁膜をエッチングして補助ゲート側壁
に第１絶縁膜の小片を形成し、 （ｅ）前記第１絶縁膜の小片を含むシリコン基板上全面
に第２ポリシリコン層を積層し、該第２ポリシリコン層
をエッチングして、前記補助ゲートの側壁に側壁スペー
サーを形成し、 （ｆ）前記補助ゲートと側壁スペーサ上にレジストパタ
ーンを形成した後、前記シリコン基板の表面にイオン注
入ができる程度の膜厚にフィールド酸化膜を部分的に除
去し、 （ｇ）前記側壁スペーサを介して補助ゲートの両側にそ
れぞれイオン注入層を形成するとともに、前記部分的に
除去されたフィールド酸化膜直下にイオン注入層を形成
し、 （ｈ）前記レジストパターンを除去した後、第１絶縁膜
の小片、側壁スペーサ及び補助ゲートを有するシリコン
基板上全面に第２絶縁膜を積層し、シリコン基板上全面
に第３ポリシリコン層を積層し、前記補助ゲートの両側
に形成されたイオン注入層を活性化してドレイン拡散層
を形成するとともに、フィールド酸化膜直下に形成され
たイオン注入層を活性化して埋め込み拡散層を形成し、 （ｉ）第３ポリシリコン層及び側壁スペーサーを順序エ
ッチング除去して、コントロールゲートを形成するとと
もに、該コントロールゲートに対してセルフアラインで
形成される端部を有するフローティングゲートを形成す
ることからなる不揮発性メモリの製造方法が提供され
る。この発明は、例えば図２８、図２９に示すように、
コントロールゲート（以下ＣＧという）３０をエッチン
グ形成する時に、補助ゲート（以下ＡＧという）１４の
側壁に形成される側壁スペーサー２２（図１２参照）も
同時にエッチングされ（セルフアライン）、フローティ
ングゲート（以下ＦＧという）９２も同時に形成され
る。しかもこのＦＧ９２は、隣り合う各メモリセルＣ
１，Ｃ２毎に分離されて形成される。すなわち、この発
明では、ＦＧ９２をＡＧ１４に対してセルフアラインで
形成するだけでなく、ＦＧ９２をＣＧ３０に対してもセ
ルフアラインで形成できる。このため、ＦＧ９２形成の
ためのマスクが不要となるので、その重ね合わせマージ
ンを不要にできる。また、この発明では、例えば図２７
に示すように、隣り合う各メモリセルＣ１，Ｃ２及び隣
り合う各メモリセルＣ３，Ｃ４のソース／ドレイン拡散
層１９，１９ａ（図１５参照）の接続に、フィールド酸
化膜８直下に位置する埋め込み拡散層１０を用いてお
り、ＣＧ３０及びＦＧ９２をエッチング形成する時に、
埋め込み拡散層１０におけるＳｉ基板１の掘れを防止で
きる。この埋め込み拡散層１０は、 Ｉ．フィールド領域にイオン注入層７を形成した後、フ
ィールド酸化膜８を形成するのと同時に形成してもよく
（図３、図４参照）、あるいは、 II．フィールド酸化膜８の形成後、フィールド酸化膜８
の一部をエッチングにより除去し、除去した部分である
フィールド酸化膜片の直下にイオン注入層１０７を形成
した（図２５参照）後形成してもよい（図２６参照）。
すなわち、この発明では、ＣＧ３０をエッチング形成す
る時に、隣り合うメモリセルのドレイン拡散層１９ａ
（ソース拡散層１９はこのドレイン拡散層１９ａに直接
接続されている）をつなぐ埋め込み拡散層１０を、ＣＧ
３０及びＦＧ９２をエッチング形成する時にそのエッチ
ングに影響されないようにフィールド酸化膜８直下に形
成するか（図１２，図１３参照）、上記エッチングに影
響されない程度のフィールド酸化膜８を残して埋め込み
拡散層１０を形成する（図２５，図２６参照）ものであ
る。このようにしてメモリセルのセルサイズの縮小によ
り、チップサイズの縮小ができるため、歩留りの向上を
図ることができる。
ば、フィールド酸化膜を有するシリコン基板、該基板上
にゲート絶縁膜を介して配設されたポリシリコンからな
る補助ゲート、該補助ゲート側壁に形成された第１絶縁
膜の小片、該第１絶縁膜の小片を介して、前記補助ゲー
ト側壁に形成されたポリシリコンからなる側壁スペーサ
状のフローティングゲート、該フローティングゲート上
に形成された第２絶縁膜、該第２絶縁膜を介して少なく
とも前記フローティングゲート上に配設され、ポリシリ
コンからなるコントロールゲートから構成され、前記フ
ローティングゲートがコントロールゲートに対してセル
フアラインで形成される端部を有する不揮発性メモリが
提供される。また、別の観点から、この発明によれば、
フィールド酸化膜を有するシリコン基板、該基板上にゲ
ート絶縁膜を介して配設されたポリシリコンからなる補
助ゲート、該補助ゲート側壁に形成された第１絶縁膜の
小片、該第１絶縁膜の小片を介して、前記補助ゲート側
壁に形成されたポリシリコンからなる側壁スペーサ状の
フローティングゲート、該フローティングゲート上に形
成された第２絶縁膜、該第２絶縁膜を介して少なくとも
前記フローティングゲート上に配設され、ポリシリコン
からなるコントロールゲート、前記補助ゲート及びフロ
ーティングゲートに対してそれぞれ自己整合的にシリコ
ン基板表面に形成されたソース・ドレイン拡散層、前記
フィールド酸化膜直下に配設され、前記ソース・ドレイ
ン拡散層に接続されてビット線として機能する埋め込み
拡散層から構成され、前記フローティングゲートがコン
トロールゲートに対してセルフアラインで形成される端
部を有する不揮発性メモリが提供される。さらに、この
発明によれば、 （ａ）シリコン基板上のフィールド領域にイオン注入層
を形成した後、前記フィールド領域にフィールド酸化膜
を形成すると同時にイオン注入層を活性化してフィール
ド酸化膜直下に埋め込み拡散層を形成し、続いて、前記
シリコン基板上にゲート絶縁膜を形成し、 （ｂ）ゲート絶縁膜及びフィールド酸化膜を有するシリ
コン基板上全面に、第１ポリシリコン層を積層し、該第
１ポリシリコン層をエッチングして補助ゲートを形成
し、 （ｃ）該補助ゲートの一方の側にのみ、マスクを用いて
イオン注入層を形成し、マスクを除去した後、前記補助
ゲートを含むシリコン基板上全面に第１絶縁膜を積層
し、前記補助ゲートの一方の側に形成されたイオン注入
層を活性化してソース拡散層を形成し、 （ｄ）前記第１絶縁膜をエッチングして補助ゲート側壁
に第１絶縁膜の小片を形成し、 （ｅ）前記第１絶縁膜の小片を含むシリコン基板上全面
に第２ポリシリコン層を積層し、該第２ポリシリコン層
をエッチングして、前記補助ゲートの側壁に側壁スペー
サを形成し、 （ｆ）続いて、第１絶縁膜の小片、側壁スペーサ及び補
助ゲートを有するシリコン基板上全面に第２絶縁膜を積
層し、前記側壁スペーサを介して補助ゲートの両側にそ
れぞれイオン注入層を形成し、第１絶縁膜の小片、側壁
スペーサ及び補助ゲートを有するシリコン基板上全面に
第３ポリシリコン層を積層し、前記補助ゲートの両側に
形成されたイオン注入層を活性化して、前記ソース拡散
層と直接接続するドレイン拡散層を形成し、 （ｇ）続いて、第３ポリシリコン層及び側壁スペーサー
を順序エッチング除去して、コントロールゲートを形成
するとともに、該コントロールゲートに対してセルフア
ラインで形成される端部を有するフローティングゲート
を形成することからなる不揮発性メモリの製造方法が提
供される。また、別の観点から、この発明によれば、
（ａ）シリコン基板上のフィールド領域にフィールド酸
化膜を形成し、続いて、前記シリコン基板上にゲート絶
縁膜を形成し、 （ｂ）フィールド酸化膜を有するシリコン基板上全面に
第１ポリシリコン層を積層し、該第１ポリシリコン層を
エッチングして補助ゲートを形成し、 （ｃ）該補助ゲートの一方の側にのみ、マスクを用いて
イオン注入層を形成し、マスクを除去した後、前記補助
ゲートを含むシリコン基板上全面に第１絶縁膜を積層
し、前記補助ゲートの一方の側に形成されたイオン注入
層を活性化してソース拡散層を形成し、 （ｄ）前記第１絶縁膜をエッチングして補助ゲート側壁
に第１絶縁膜の小片を形成し、 （ｅ）前記第１絶縁膜の小片を含むシリコン基板上全面
に第２ポリシリコン層を積層し、該第２ポリシリコン層
をエッチングして、前記補助ゲートの側壁に側壁スペー
サーを形成し、 （ｆ）前記補助ゲートと側壁スペーサ上にレジストパタ
ーンを形成した後、前記シリコン基板の表面にイオン注
入ができる程度の膜厚にフィールド酸化膜を部分的に除
去し、 （ｇ）前記側壁スペーサを介して補助ゲートの両側にそ
れぞれイオン注入層を形成するとともに、前記部分的に
除去されたフィールド酸化膜直下にイオン注入層を形成
し、 （ｈ）前記レジストパターンを除去した後、第１絶縁膜
の小片、側壁スペーサ及び補助ゲートを有するシリコン
基板上全面に第２絶縁膜を積層し、シリコン基板上全面
に第３ポリシリコン層を積層し、前記補助ゲートの両側
に形成されたイオン注入層を活性化してドレイン拡散層
を形成するとともに、フィールド酸化膜直下に形成され
たイオン注入層を活性化して埋め込み拡散層を形成し、 （ｉ）第３ポリシリコン層及び側壁スペーサーを順序エ
ッチング除去して、コントロールゲートを形成するとと
もに、該コントロールゲートに対してセルフアラインで
形成される端部を有するフローティングゲートを形成す
ることからなる不揮発性メモリの製造方法が提供され
る。この発明は、例えば図２８、図２９に示すように、
コントロールゲート（以下ＣＧという）３０をエッチン
グ形成する時に、補助ゲート（以下ＡＧという）１４の
側壁に形成される側壁スペーサー２２（図１２参照）も
同時にエッチングされ（セルフアライン）、フローティ
ングゲート（以下ＦＧという）９２も同時に形成され
る。しかもこのＦＧ９２は、隣り合う各メモリセルＣ
１，Ｃ２毎に分離されて形成される。すなわち、この発
明では、ＦＧ９２をＡＧ１４に対してセルフアラインで
形成するだけでなく、ＦＧ９２をＣＧ３０に対してもセ
ルフアラインで形成できる。このため、ＦＧ９２形成の
ためのマスクが不要となるので、その重ね合わせマージ
ンを不要にできる。また、この発明では、例えば図２７
に示すように、隣り合う各メモリセルＣ１，Ｃ２及び隣
り合う各メモリセルＣ３，Ｃ４のソース／ドレイン拡散
層１９，１９ａ（図１５参照）の接続に、フィールド酸
化膜８直下に位置する埋め込み拡散層１０を用いてお
り、ＣＧ３０及びＦＧ９２をエッチング形成する時に、
埋め込み拡散層１０におけるＳｉ基板１の掘れを防止で
きる。この埋め込み拡散層１０は、 Ｉ．フィールド領域にイオン注入層７を形成した後、フ
ィールド酸化膜８を形成するのと同時に形成してもよく
（図３、図４参照）、あるいは、 II．フィールド酸化膜８の形成後、フィールド酸化膜８
の一部をエッチングにより除去し、除去した部分である
フィールド酸化膜片の直下にイオン注入層１０７を形成
した（図２５参照）後形成してもよい（図２６参照）。
すなわち、この発明では、ＣＧ３０をエッチング形成す
る時に、隣り合うメモリセルのドレイン拡散層１９ａ
（ソース拡散層１９はこのドレイン拡散層１９ａに直接
接続されている）をつなぐ埋め込み拡散層１０を、ＣＧ
３０及びＦＧ９２をエッチング形成する時にそのエッチ
ングに影響されないようにフィールド酸化膜８直下に形
成するか（図１２，図１３参照）、上記エッチングに影
響されない程度のフィールド酸化膜８を残して埋め込み
拡散層１０を形成する（図２５，図２６参照）ものであ
る。このようにしてメモリセルのセルサイズの縮小によ
り、チップサイズの縮小ができるため、歩留りの向上を
図ることができる。
【０００４】
【実施例】以下図に示す実施例に基づいてこの発明を詳
述する。なおそれによってこの発明は限定されるもので
はない。ソース側からホットエレクトロンを注入するフ
ラッシュメモリのメモリセルは、図１５、図２７に示す
ように、ＦＧ９２、ＣＧ３０及びＡＧ１４とから主とし
てなる。そして、ＦＧ９２は、ＡＧ１４の側壁にＳｉＯ
2 の小片（第一絶縁膜の小片）２０を介して配設された
ポリシリコンの側壁スペーサー２２の不要部分を、エッ
チングすることにより形成され、フィールド酸化膜８、
ゲート絶縁膜９を有するＳｉ基板１上には、ソース拡散
層１９、ソース拡散層１９に直接接続されるドレイン拡
散層１９ａ、フィールド酸化膜８直下に埋め込み拡散層
１０を有し、また、ＣＧ３０はＳｉＯ2 −ＳｉＮ−Ｓｉ
Ｏ2 からなるＯＮＯ膜（第二絶縁膜）２３を介して少な
くともＦＧ９２上に配設されている。更に、図２７に示
すように、隣接するメモリセルＣ１，メモリセルＣ２に
おいて、メモリセルＣ１のソース拡散層１９，ドレイン
拡散層１９ａと、メモリセルＣ２のソース拡散層１９，
ドレイン拡散層１９ａとが埋め込み拡散層１０で接続さ
れている。また、隣接するメモリセルＣ３，メモリセル
Ｃ４において、メモリセルＣ３のソース拡散層１９，ド
レイン拡散層１９ａと、メモリセルＣ４のソース拡散層
１９，ドレイン拡散層１９ａとが埋め込み拡散層１０で
接続されている。又、図１５に示すように、ＡＧ１４上
にはＳｉＯ2 膜１５が配設され、ＣＧ３０上にはＮＳＧ
膜２８を介してＢＰＳＧ膜２９が配設されている。次
に、図２〜図１５を参照してこの発明の第１の実施例の
製造方法について説明する。まず、図２に示すように、
Ｓｉ基板１上に熱酸化法で４００Å厚のＳｉＯ膜２を形
成した後その上に１２００Å厚のＳｉＮ層３及びレジス
ト層を積層する。そして、フィールド領域を開口するた
めレジストパターン（図１のレイアウトパターン２００
以外の部分に対応）４を形成する。続いて、そのレジス
トパターン４をマスクとしてＳｉＮ層３をエッチング除
去してＳｉＮ膜５を露出させる。レジストパターン４を
除去した後、イオン注入用のレジストパターン（図１の
レイアウトパターン１０に対応）６をＳｉＮ膜５上及び
ＳｉＯ2 膜２上に形成する（図３参照）。次に、隣接す
るメモリセルＣ１，メモリセルＣ２（図２７参照）にお
いて、メモリセルＣ１のソース拡散層１９，ドレイン拡
散層１９ａと、メモリセルＣ２のソース拡散層１９，ド
レイン拡散層１９ａ間を接続する埋め込み拡散層１０を
形成するため、図３に示される領域ＡにＡｓイオンの注
入をしてイオン注入層７を形成する（図３参照）。その
加速エネルギーは４０ＫｅＶであり、イオン注入量は１
×１０15ｃｍ-2である。この際、図１のレイアウトパタ
ーン１０から分かるように、レジストパターン６はＳｉ
Ｎ膜５上にも開口部６ａを有するが、この部分はＳｉＮ
膜５及びＳｉＯ2 膜２があるため、Ｓｉ基板１中にＡｓ
イオンは注入されない。レジストパターン６を除去した
後、厚さｄ1 が５０００ÅのＳｉＯ2 のフィールド酸化
膜８を選択酸化法で形成しデバイスを分離する。この
際、フィールド酸化膜８を形成するための上記熱処理に
よりイオン注入層７が活性化されてフィールド酸化膜直
下に埋め込み拡散層１０が形成される。その後、ＳｉＮ
膜５及びＳｉＯ2 膜２を除去し、ＳｉＯ2 のゲート酸化
膜（ゲート絶縁膜）９を形成する（図４参照）。続い
て、フィールド酸化膜８、ゲート酸化膜９を含むＳｉ基
板１上の全面に厚さｄ2 が２０００Åのポリシリコン層
（第１ポリシリコン層）１１、厚さｄ3 が２０００Åの
ＳｉＯ2 （ＮＳＧ膜）１２を順次積層し、更にその上に
レジスト層を積層し、ＡＧ１４を形成するためのレジス
トパターン（図１のレイアウトパターン１４に対応）１
３を形成する（図５参照）。続いて、レジストパターン
１３をマスクにしてＳｉＯ2 膜１２及びポリシリコン層
１１をエッチングし、上面にＳｉＯ2 膜１５を有するＡ
Ｇ１４を形成する。続いてソース拡散層領域を形成する
ためにイオン注入用のレジストパターン（図１のレイア
ウトパターン１９に対応）１６をＳｉ基板１上に形成
し、Ａｓイオンを注入してＮ+ イオン注入層１７を形成
する（図６参照）。このレジストパターン１６はＡＧ１
４を一部含む開口１６ａを有している。その加速エネル
ギーは８０ＫｅＶ 、イオン注入量は１×１０15ｃｍ -2
である。レジストパターン１６を除去した後、ＡＧ１４
を含むＳｉ基板１上の全面に厚さｄ4 が５００ÅのＳｉ
Ｏ2 （ＮＳＧ膜）層（第一絶縁膜）１８を形成する（図
７参照）。続いて、ＳｉＯ2 層１８を反応性イオンエッ
チング法（ＲＩＥ）によりエッチバックする。その結
果、ＡＧ１４の側壁にＳｉＯ2 の小片（第一絶縁膜の小
片）２０を形成する（図８参照）。この際、第一絶縁膜
としてＳｉＯ2 の小片２０のかわりに、レジストパター
ン１６を除去した後、ＡＧ１４の側壁を酸化し、次にＳ
ｉＮ層を積層し、更にそのＳｉＮ層を酸化してなるＯＮ
Ｏ膜を使用してもよい。また、単に、第一絶縁膜として
ＳｉＮ層のみを使用してもよい。次に、ＳｉＯ2 の小片
２０をもったＡＧ１４を含むＳi 基板上の全面に厚さｄ
5 が４０００Åのポリシリコン層（第２ポリシリコン
層）２１を積層し（図９参照）、続いて、ＲＩＥを用い
てポリシリコン層２１のエッチバックを行い、ＡＧ１４
の側壁にＳｉＯ2 の小片２０に隣接してポリシリコンの
側壁スペーサー２２を形成する（図１０参照）。次に、
側壁スペーサー２２を酸化した後、ＳｉＯ2 の小片２０
及び側壁スペーサー２２が形成されたＡＧ１４を含むＳ
ｉ基板上の全面にＳｉＮ層を形成し、更にそのＳｉＮ層
の表面を酸化してなる厚さｄ6が２００ÅのＯＮＯ層２
３を第二絶縁膜として使用する（図１１参照）。この
際、ＯＮＯ層２３の代わりに、第二絶縁膜として、Ｓｉ
Ｎ層のみを使用してもよい。続いて、ＡＧ１４を含むＳ
ｉ基板上の全面にＡＧ１４と側壁スペーサー２２をマス
クにして、ＯＮＯ層２３を介してＡｓイオンを注入し、
領域Ｂにイオン注入層２４を形成する（図１１参照）。
この際、その加速エネルギーは８０ＫｅＶであり、イオ
ン注入量は１×１０15ｃｍ-2である。その後の熱処理に
より、そのイオン注入層２４はドレイン拡散層１９ａと
なり、ドレイン拡散層１９ａはソース拡散層１９と直接
接続される。次に、ＯＮＯ層２３の全面に厚さｄ7 が２
０００Åのポリシリコン層（第３ポリシリコン層）２５
を積層する（図１２参照）。続いて、ポリシリコン層２
５上にＣＧ形成用のレジストパターン（図１のレイアウ
トパターン３０に対応）２６を形成する（図１２，図２
８参照）。続いて、レジストパターン２６をマスクにし
て、ポリシリコン層２５をエッチングしてＣＧ３０を形
成する（図１３参照）。同時に、フィールド酸化膜領域
上に存在する側壁スペーサー２２（図１２の符号Ｃ参
照）も、レジストパターン２６をマスクにして、エッチ
ングにより除去し、ＦＧ９２を形成する（図１３，図２
９参照）。図１３からレジストパターン２６を除去する
と図１４になる。なお、ＣＧ３０はＡＧ１４の上に必ず
しも形成されている必要はなく、少なくともＦＧ９２の
上に形成されていればよい。図１４，図１５は、図２７
におけるＡ−Ａ’線の断面からみたものである。一方、
図２８，図２９は、図２７におけるＢ−Ｂ’線の断面か
らみたものであり、図２８は図１２に対応し、図２９は
図１３に対応する。このように本実施例では、ＣＧ３０
をエッチング形成する時に使用するレジストパターン２
６をマスクにしてＡＧ１４の側壁に形成されている側壁
スペーサー２２の不要部分も同時にエッチングすること
により（セルフアライン）、ＦＧ９２も同時に形成す
る。最後に、全面に層間絶縁膜として厚さｄ8 が１５０
０ÅのＮＳＧ膜２８を積層し、更にＮＳＧ膜２８上に厚
さｄ9 が８０００ÅのＢＰＳＧ膜２９を積層する（図１
５参照）。この際、層間絶縁膜としてＮＳＧ膜２８の代
わりにＢＰＳＧ膜を用いても良い。このようにしてメモ
リセルを作成できる。このメモリセルの動作は以下のと
おりである。図３０、図３１において、ＭＴ１トランジ
スタを強反転状態にしておき（ＣＧ３０に高電圧を印加
する）、ＡＧ１４にしきい値（スレッショルド）電圧Ｖ
th近くの電圧印加する。その結果、ソース側からのＦＧ
９２へのホットエレクトロン注入により書き込みが可能
となる。
述する。なおそれによってこの発明は限定されるもので
はない。ソース側からホットエレクトロンを注入するフ
ラッシュメモリのメモリセルは、図１５、図２７に示す
ように、ＦＧ９２、ＣＧ３０及びＡＧ１４とから主とし
てなる。そして、ＦＧ９２は、ＡＧ１４の側壁にＳｉＯ
2 の小片（第一絶縁膜の小片）２０を介して配設された
ポリシリコンの側壁スペーサー２２の不要部分を、エッ
チングすることにより形成され、フィールド酸化膜８、
ゲート絶縁膜９を有するＳｉ基板１上には、ソース拡散
層１９、ソース拡散層１９に直接接続されるドレイン拡
散層１９ａ、フィールド酸化膜８直下に埋め込み拡散層
１０を有し、また、ＣＧ３０はＳｉＯ2 −ＳｉＮ−Ｓｉ
Ｏ2 からなるＯＮＯ膜（第二絶縁膜）２３を介して少な
くともＦＧ９２上に配設されている。更に、図２７に示
すように、隣接するメモリセルＣ１，メモリセルＣ２に
おいて、メモリセルＣ１のソース拡散層１９，ドレイン
拡散層１９ａと、メモリセルＣ２のソース拡散層１９，
ドレイン拡散層１９ａとが埋め込み拡散層１０で接続さ
れている。また、隣接するメモリセルＣ３，メモリセル
Ｃ４において、メモリセルＣ３のソース拡散層１９，ド
レイン拡散層１９ａと、メモリセルＣ４のソース拡散層
１９，ドレイン拡散層１９ａとが埋め込み拡散層１０で
接続されている。又、図１５に示すように、ＡＧ１４上
にはＳｉＯ2 膜１５が配設され、ＣＧ３０上にはＮＳＧ
膜２８を介してＢＰＳＧ膜２９が配設されている。次
に、図２〜図１５を参照してこの発明の第１の実施例の
製造方法について説明する。まず、図２に示すように、
Ｓｉ基板１上に熱酸化法で４００Å厚のＳｉＯ膜２を形
成した後その上に１２００Å厚のＳｉＮ層３及びレジス
ト層を積層する。そして、フィールド領域を開口するた
めレジストパターン（図１のレイアウトパターン２００
以外の部分に対応）４を形成する。続いて、そのレジス
トパターン４をマスクとしてＳｉＮ層３をエッチング除
去してＳｉＮ膜５を露出させる。レジストパターン４を
除去した後、イオン注入用のレジストパターン（図１の
レイアウトパターン１０に対応）６をＳｉＮ膜５上及び
ＳｉＯ2 膜２上に形成する（図３参照）。次に、隣接す
るメモリセルＣ１，メモリセルＣ２（図２７参照）にお
いて、メモリセルＣ１のソース拡散層１９，ドレイン拡
散層１９ａと、メモリセルＣ２のソース拡散層１９，ド
レイン拡散層１９ａ間を接続する埋め込み拡散層１０を
形成するため、図３に示される領域ＡにＡｓイオンの注
入をしてイオン注入層７を形成する（図３参照）。その
加速エネルギーは４０ＫｅＶであり、イオン注入量は１
×１０15ｃｍ-2である。この際、図１のレイアウトパタ
ーン１０から分かるように、レジストパターン６はＳｉ
Ｎ膜５上にも開口部６ａを有するが、この部分はＳｉＮ
膜５及びＳｉＯ2 膜２があるため、Ｓｉ基板１中にＡｓ
イオンは注入されない。レジストパターン６を除去した
後、厚さｄ1 が５０００ÅのＳｉＯ2 のフィールド酸化
膜８を選択酸化法で形成しデバイスを分離する。この
際、フィールド酸化膜８を形成するための上記熱処理に
よりイオン注入層７が活性化されてフィールド酸化膜直
下に埋め込み拡散層１０が形成される。その後、ＳｉＮ
膜５及びＳｉＯ2 膜２を除去し、ＳｉＯ2 のゲート酸化
膜（ゲート絶縁膜）９を形成する（図４参照）。続い
て、フィールド酸化膜８、ゲート酸化膜９を含むＳｉ基
板１上の全面に厚さｄ2 が２０００Åのポリシリコン層
（第１ポリシリコン層）１１、厚さｄ3 が２０００Åの
ＳｉＯ2 （ＮＳＧ膜）１２を順次積層し、更にその上に
レジスト層を積層し、ＡＧ１４を形成するためのレジス
トパターン（図１のレイアウトパターン１４に対応）１
３を形成する（図５参照）。続いて、レジストパターン
１３をマスクにしてＳｉＯ2 膜１２及びポリシリコン層
１１をエッチングし、上面にＳｉＯ2 膜１５を有するＡ
Ｇ１４を形成する。続いてソース拡散層領域を形成する
ためにイオン注入用のレジストパターン（図１のレイア
ウトパターン１９に対応）１６をＳｉ基板１上に形成
し、Ａｓイオンを注入してＮ+ イオン注入層１７を形成
する（図６参照）。このレジストパターン１６はＡＧ１
４を一部含む開口１６ａを有している。その加速エネル
ギーは８０ＫｅＶ 、イオン注入量は１×１０15ｃｍ -2
である。レジストパターン１６を除去した後、ＡＧ１４
を含むＳｉ基板１上の全面に厚さｄ4 が５００ÅのＳｉ
Ｏ2 （ＮＳＧ膜）層（第一絶縁膜）１８を形成する（図
７参照）。続いて、ＳｉＯ2 層１８を反応性イオンエッ
チング法（ＲＩＥ）によりエッチバックする。その結
果、ＡＧ１４の側壁にＳｉＯ2 の小片（第一絶縁膜の小
片）２０を形成する（図８参照）。この際、第一絶縁膜
としてＳｉＯ2 の小片２０のかわりに、レジストパター
ン１６を除去した後、ＡＧ１４の側壁を酸化し、次にＳ
ｉＮ層を積層し、更にそのＳｉＮ層を酸化してなるＯＮ
Ｏ膜を使用してもよい。また、単に、第一絶縁膜として
ＳｉＮ層のみを使用してもよい。次に、ＳｉＯ2 の小片
２０をもったＡＧ１４を含むＳi 基板上の全面に厚さｄ
5 が４０００Åのポリシリコン層（第２ポリシリコン
層）２１を積層し（図９参照）、続いて、ＲＩＥを用い
てポリシリコン層２１のエッチバックを行い、ＡＧ１４
の側壁にＳｉＯ2 の小片２０に隣接してポリシリコンの
側壁スペーサー２２を形成する（図１０参照）。次に、
側壁スペーサー２２を酸化した後、ＳｉＯ2 の小片２０
及び側壁スペーサー２２が形成されたＡＧ１４を含むＳ
ｉ基板上の全面にＳｉＮ層を形成し、更にそのＳｉＮ層
の表面を酸化してなる厚さｄ6が２００ÅのＯＮＯ層２
３を第二絶縁膜として使用する（図１１参照）。この
際、ＯＮＯ層２３の代わりに、第二絶縁膜として、Ｓｉ
Ｎ層のみを使用してもよい。続いて、ＡＧ１４を含むＳ
ｉ基板上の全面にＡＧ１４と側壁スペーサー２２をマス
クにして、ＯＮＯ層２３を介してＡｓイオンを注入し、
領域Ｂにイオン注入層２４を形成する（図１１参照）。
この際、その加速エネルギーは８０ＫｅＶであり、イオ
ン注入量は１×１０15ｃｍ-2である。その後の熱処理に
より、そのイオン注入層２４はドレイン拡散層１９ａと
なり、ドレイン拡散層１９ａはソース拡散層１９と直接
接続される。次に、ＯＮＯ層２３の全面に厚さｄ7 が２
０００Åのポリシリコン層（第３ポリシリコン層）２５
を積層する（図１２参照）。続いて、ポリシリコン層２
５上にＣＧ形成用のレジストパターン（図１のレイアウ
トパターン３０に対応）２６を形成する（図１２，図２
８参照）。続いて、レジストパターン２６をマスクにし
て、ポリシリコン層２５をエッチングしてＣＧ３０を形
成する（図１３参照）。同時に、フィールド酸化膜領域
上に存在する側壁スペーサー２２（図１２の符号Ｃ参
照）も、レジストパターン２６をマスクにして、エッチ
ングにより除去し、ＦＧ９２を形成する（図１３，図２
９参照）。図１３からレジストパターン２６を除去する
と図１４になる。なお、ＣＧ３０はＡＧ１４の上に必ず
しも形成されている必要はなく、少なくともＦＧ９２の
上に形成されていればよい。図１４，図１５は、図２７
におけるＡ−Ａ’線の断面からみたものである。一方、
図２８，図２９は、図２７におけるＢ−Ｂ’線の断面か
らみたものであり、図２８は図１２に対応し、図２９は
図１３に対応する。このように本実施例では、ＣＧ３０
をエッチング形成する時に使用するレジストパターン２
６をマスクにしてＡＧ１４の側壁に形成されている側壁
スペーサー２２の不要部分も同時にエッチングすること
により（セルフアライン）、ＦＧ９２も同時に形成す
る。最後に、全面に層間絶縁膜として厚さｄ8 が１５０
０ÅのＮＳＧ膜２８を積層し、更にＮＳＧ膜２８上に厚
さｄ9 が８０００ÅのＢＰＳＧ膜２９を積層する（図１
５参照）。この際、層間絶縁膜としてＮＳＧ膜２８の代
わりにＢＰＳＧ膜を用いても良い。このようにしてメモ
リセルを作成できる。このメモリセルの動作は以下のと
おりである。図３０、図３１において、ＭＴ１トランジ
スタを強反転状態にしておき（ＣＧ３０に高電圧を印加
する）、ＡＧ１４にしきい値（スレッショルド）電圧Ｖ
th近くの電圧印加する。その結果、ソース側からのＦＧ
９２へのホットエレクトロン注入により書き込みが可能
となる。
【０００５】
【表１】 このように本実施例では、ＣＧ３０をエッチング形成す
る時に使用するレジストパターン２６をマスクにしてＡ
Ｇ１４の側壁に形成されている側壁スペーサー２２の不
要部分も同時に除去することによりＦＧ９２を形成でき
るため、メモリセルの面積を縮小できる。また、ビット
線としての埋め込み拡散層をフィールド酸化膜直下に形
成したので、ＣＧ３０をエッチング形成する時に、埋め
込み拡散層におけるＳｉ基板１の掘れを防止できる。次
に、図１６〜図２６を参照してこの発明の第２の実施例
の製造方法について説明する。まず、図１６に示すよう
にＳｉ基板１上に熱酸化法で４００Å厚のＳｉＯ2 膜２
を形成した後その上に１２００Å厚のＳｉＮ層３及びレ
ジスト層を積層する。そして、フィールド領域を開口す
るためレジストパターン（図１のレイアウトパターン２
００以外の部分に対応）４を形成する。続いて、そのレ
ジストパターン４をマスクとしてＳｉＮ層３をエッチン
グ除去してＳｉＮ膜５を露出させる（図１７参照）。こ
の際、フィールド領域ではＳｉＯ2 膜２を露出させる。
レジストパターン４を除去した後、ＳｉＯ2 膜２を除去
し、続いて、厚さｄ1 が５０００ÅのＳｉＯ2 のフィー
ルド酸化膜８を選択酸化法で形成する。その後、ＳｉＮ
膜５及びＳｉＯ2 膜２を除去し、ＳｉＯ2のゲート酸化
膜（ゲート絶縁膜）９を形成する（図１８参照）。続い
て、フィールド酸化膜８、ゲート酸化膜９を含むＳｉ基
板１上の全面に厚さｄ2 が２０００Åのポリシリコン層
（第１ポリシリコン層）１１、厚さｄ3が２０００Åの
ＳｉＯ2 （ＮＳＧ膜）１２を順次積層し、更にその上に
レジスト層を積層し、ＡＧ１４を形成するためのレジス
トパターン（図１のレイアウトパターン１４に対応）１
３を形成する（図１９参照）。続いて、レジストパター
ン１３をマスクにしてＳｉＯ2 膜１２及びポリシリコン
層１１をエッチングし、上面にＳｉＯ2 膜１５を有する
ＡＧ１４を形成する。続いて、ソース拡散層領域を形成
するためにイオン注入用のレジストパターン（図１のレ
イアウトパターン１９に対応）１６をＡＧ１４を含むＳ
ｉ基板１上に形成し、Ａｓイオンを注入してＮ+ イオン
注入層１７を形成する（図２０参照）。このレジストパ
ターン１６はＡＧ１４を一部含む開口１６ａを有してい
る。その加速エネルギーは８０ＫｅＶ、イオン注入量は
１×１０15ｃｍ-2である。このＮ+ イオン注入層はその
後の熱処理によって活性化され、ソース拡散層１９とな
る（図２１参照）。レジストパターン１６を除去した
後、ＡＧ１４を含むＳｉ基板１上の全面に厚さｄ4 が５
００ÅのＳｉＯ2 （ＮＳＧ）層（第一絶縁膜）１８を形
成する（図２１参照）。この際、第一絶縁膜としてＳｉ
Ｏ2 層１８のかわりに、レジストパターン１６を除去し
た後、ＡＧ１４の側壁を酸化し、次にＳｉＮ層を積層
し、更にそのＳｉＮ層を酸化してなるＯＮＯ膜を使用し
てもよい。また、単に、第一絶縁膜としてＳｉＮ層のみ
を使用してもよい。次に、ＳｉＯ2 層１８を反応性イオ
ンエッチング法（ＲＩＥ）によりエッチバックする。そ
の結果、ＡＧ１４の側壁にＳｉＯ2 の小片（第一絶縁膜
の小片）２０を形成する（図２２参照）。続いて、酸化
を行ってトンネル絶縁膜を形成する。この際、トンネル
絶縁膜の膜厚は２０〜１００Åであり、好ましくは８０
Åである。次に、ＳｉＯ2 の小片２０をもったＡＧ１４
を含むＳi 基板上の全面に厚さｄ 5 が４０００Åのポリ
シリコン層（第２ポリシリコン層）２１を積層し（図２
３参照）、続いて、ＲＩＥを用いてポリシリコン層２１
のエッチバックを行い、ＡＧ１４の側壁にＳｉＯ2 の小
片２０に隣接してポリシリコンの側壁スペーサー２２を
形成する（図２４参照）。次に、図２５に示すように、
側壁にＳｉＯ2 の小片２０とポリシリコンの側壁スペー
サー２２をもつＡＧ１４を覆うようにレジストパターン
１００を形成し、このレジストパターン１００をマスク
として５０００Åの厚さのフィールド酸化膜８を約４５
００Åエッチングする。続いて、Ｓｉ基板１上の全面に
レジストパターン１００をマスクにして、Ａｓのイオン
を注入し、領域Ｂにイオン注入層２４を形成する。この
イオン注入層２４はその後の熱処理によって活性化され
てドレイン拡散層１９ａとなり、ドレイン拡散層１９ａ
はソース拡散層１９と直接接続される。また、同時に領
域Ａにもイオン注入層１０７が形成される。このイオン
注入層１０７もその後の熱処理によって活性化され、各
メモリセルＣ１，Ｃ２及びメモリセルＣ３，Ｃ４（図２
７参照）のソース・ドレイン拡散層１９，１９ａを接続
するビット線として機能する埋め込み拡散層１０とな
る。このイオン注入の加速エネルギーは８０ＫｅＶであ
り 、イオン注入量は１×１０15ｃｍ-2である（図２５
参照）。次に、側壁スペーサー２２を酸化した後、Ｓｉ
Ｏ2 の小片２０及び側壁スペーサー２２が形成されたＡ
Ｇ１４を含むＳｉ基板上の全面にＳｉＮ層を形成し、更
にそのＳｉＮ層の表面を酸化してなる厚さｄ6 が２００
ÅのＯＮＯ層２３を第二絶縁膜として使用する（図２６
参照）。この際、ＯＮＯ層２３の代わりに、第二絶縁膜
として、ＳｉＮ層のみを使用してもよい。次に、ＳｉＮ
層２３の全面に厚さｄ7 が２０００Åのポリシリコン層
（第３ポリシリコン層）２５を積層する（図２６参
照）。この際、イオン注入層１０７はＯＮＯ層２３、ポ
リシリコン層（第３ポリシリコン層）２５形成のための
熱処理によって活性化されてフィールド酸化膜のフィー
ルド酸化膜片直下に埋め込み拡散層１０が形成される。
同時にイオン注入層２４は活性化されてドレイン拡散層
１９ａとなる。続いて、図１２と同様にポリシリコン層
２５上にＣＧ形成用のレジストパターン（図１のレイア
ウトパターン３０に対応）２６を形成する。以後の工程
は図１２〜図１５と同一工程である。このように本実施
例では、上記第１の実施例の効果に加えて、さらに埋め
込み拡散層１０をドレイン拡散層１９ａと同時に形成で
きるので、工程の簡略化を実現できる。
る時に使用するレジストパターン２６をマスクにしてＡ
Ｇ１４の側壁に形成されている側壁スペーサー２２の不
要部分も同時に除去することによりＦＧ９２を形成でき
るため、メモリセルの面積を縮小できる。また、ビット
線としての埋め込み拡散層をフィールド酸化膜直下に形
成したので、ＣＧ３０をエッチング形成する時に、埋め
込み拡散層におけるＳｉ基板１の掘れを防止できる。次
に、図１６〜図２６を参照してこの発明の第２の実施例
の製造方法について説明する。まず、図１６に示すよう
にＳｉ基板１上に熱酸化法で４００Å厚のＳｉＯ2 膜２
を形成した後その上に１２００Å厚のＳｉＮ層３及びレ
ジスト層を積層する。そして、フィールド領域を開口す
るためレジストパターン（図１のレイアウトパターン２
００以外の部分に対応）４を形成する。続いて、そのレ
ジストパターン４をマスクとしてＳｉＮ層３をエッチン
グ除去してＳｉＮ膜５を露出させる（図１７参照）。こ
の際、フィールド領域ではＳｉＯ2 膜２を露出させる。
レジストパターン４を除去した後、ＳｉＯ2 膜２を除去
し、続いて、厚さｄ1 が５０００ÅのＳｉＯ2 のフィー
ルド酸化膜８を選択酸化法で形成する。その後、ＳｉＮ
膜５及びＳｉＯ2 膜２を除去し、ＳｉＯ2のゲート酸化
膜（ゲート絶縁膜）９を形成する（図１８参照）。続い
て、フィールド酸化膜８、ゲート酸化膜９を含むＳｉ基
板１上の全面に厚さｄ2 が２０００Åのポリシリコン層
（第１ポリシリコン層）１１、厚さｄ3が２０００Åの
ＳｉＯ2 （ＮＳＧ膜）１２を順次積層し、更にその上に
レジスト層を積層し、ＡＧ１４を形成するためのレジス
トパターン（図１のレイアウトパターン１４に対応）１
３を形成する（図１９参照）。続いて、レジストパター
ン１３をマスクにしてＳｉＯ2 膜１２及びポリシリコン
層１１をエッチングし、上面にＳｉＯ2 膜１５を有する
ＡＧ１４を形成する。続いて、ソース拡散層領域を形成
するためにイオン注入用のレジストパターン（図１のレ
イアウトパターン１９に対応）１６をＡＧ１４を含むＳ
ｉ基板１上に形成し、Ａｓイオンを注入してＮ+ イオン
注入層１７を形成する（図２０参照）。このレジストパ
ターン１６はＡＧ１４を一部含む開口１６ａを有してい
る。その加速エネルギーは８０ＫｅＶ、イオン注入量は
１×１０15ｃｍ-2である。このＮ+ イオン注入層はその
後の熱処理によって活性化され、ソース拡散層１９とな
る（図２１参照）。レジストパターン１６を除去した
後、ＡＧ１４を含むＳｉ基板１上の全面に厚さｄ4 が５
００ÅのＳｉＯ2 （ＮＳＧ）層（第一絶縁膜）１８を形
成する（図２１参照）。この際、第一絶縁膜としてＳｉ
Ｏ2 層１８のかわりに、レジストパターン１６を除去し
た後、ＡＧ１４の側壁を酸化し、次にＳｉＮ層を積層
し、更にそのＳｉＮ層を酸化してなるＯＮＯ膜を使用し
てもよい。また、単に、第一絶縁膜としてＳｉＮ層のみ
を使用してもよい。次に、ＳｉＯ2 層１８を反応性イオ
ンエッチング法（ＲＩＥ）によりエッチバックする。そ
の結果、ＡＧ１４の側壁にＳｉＯ2 の小片（第一絶縁膜
の小片）２０を形成する（図２２参照）。続いて、酸化
を行ってトンネル絶縁膜を形成する。この際、トンネル
絶縁膜の膜厚は２０〜１００Åであり、好ましくは８０
Åである。次に、ＳｉＯ2 の小片２０をもったＡＧ１４
を含むＳi 基板上の全面に厚さｄ 5 が４０００Åのポリ
シリコン層（第２ポリシリコン層）２１を積層し（図２
３参照）、続いて、ＲＩＥを用いてポリシリコン層２１
のエッチバックを行い、ＡＧ１４の側壁にＳｉＯ2 の小
片２０に隣接してポリシリコンの側壁スペーサー２２を
形成する（図２４参照）。次に、図２５に示すように、
側壁にＳｉＯ2 の小片２０とポリシリコンの側壁スペー
サー２２をもつＡＧ１４を覆うようにレジストパターン
１００を形成し、このレジストパターン１００をマスク
として５０００Åの厚さのフィールド酸化膜８を約４５
００Åエッチングする。続いて、Ｓｉ基板１上の全面に
レジストパターン１００をマスクにして、Ａｓのイオン
を注入し、領域Ｂにイオン注入層２４を形成する。この
イオン注入層２４はその後の熱処理によって活性化され
てドレイン拡散層１９ａとなり、ドレイン拡散層１９ａ
はソース拡散層１９と直接接続される。また、同時に領
域Ａにもイオン注入層１０７が形成される。このイオン
注入層１０７もその後の熱処理によって活性化され、各
メモリセルＣ１，Ｃ２及びメモリセルＣ３，Ｃ４（図２
７参照）のソース・ドレイン拡散層１９，１９ａを接続
するビット線として機能する埋め込み拡散層１０とな
る。このイオン注入の加速エネルギーは８０ＫｅＶであ
り 、イオン注入量は１×１０15ｃｍ-2である（図２５
参照）。次に、側壁スペーサー２２を酸化した後、Ｓｉ
Ｏ2 の小片２０及び側壁スペーサー２２が形成されたＡ
Ｇ１４を含むＳｉ基板上の全面にＳｉＮ層を形成し、更
にそのＳｉＮ層の表面を酸化してなる厚さｄ6 が２００
ÅのＯＮＯ層２３を第二絶縁膜として使用する（図２６
参照）。この際、ＯＮＯ層２３の代わりに、第二絶縁膜
として、ＳｉＮ層のみを使用してもよい。次に、ＳｉＮ
層２３の全面に厚さｄ7 が２０００Åのポリシリコン層
（第３ポリシリコン層）２５を積層する（図２６参
照）。この際、イオン注入層１０７はＯＮＯ層２３、ポ
リシリコン層（第３ポリシリコン層）２５形成のための
熱処理によって活性化されてフィールド酸化膜のフィー
ルド酸化膜片直下に埋め込み拡散層１０が形成される。
同時にイオン注入層２４は活性化されてドレイン拡散層
１９ａとなる。続いて、図１２と同様にポリシリコン層
２５上にＣＧ形成用のレジストパターン（図１のレイア
ウトパターン３０に対応）２６を形成する。以後の工程
は図１２〜図１５と同一工程である。このように本実施
例では、上記第１の実施例の効果に加えて、さらに埋め
込み拡散層１０をドレイン拡散層１９ａと同時に形成で
きるので、工程の簡略化を実現できる。
【０００６】
【発明の効果】以上のようにこの発明によれば、コント
ロールゲートをエッチング形成する時に使用するレジス
トパターンをマスクとして用いることにより、コントロ
ールゲートと同時に側壁スペーサーをも、セルフアライ
ンでパターニングすることができるため、フローティン
グゲート形成のためのマスクが不要となる。このため、
その重ね合わせマージンを不要にでき、メモリセルの面
積を縮小できる。よって、メモリセルのセルサイズの縮
小により、チップサイズの縮小ができるため、歩留りの
向上を図ることができる。また、隣り合う各メモリセル
のソース・ドレイン拡散層の接続にフィールド酸化膜直
下に位置する埋め込み拡散層を用いることができるた
め、コントロールゲート及びフローティングゲートをエ
ッチング形成する時に、埋め込み拡散層におけるシリコ
ン基板の掘れを防止でき、断線等のない信頼性の高い不
揮発性メモリを得ることができる。
ロールゲートをエッチング形成する時に使用するレジス
トパターンをマスクとして用いることにより、コントロ
ールゲートと同時に側壁スペーサーをも、セルフアライ
ンでパターニングすることができるため、フローティン
グゲート形成のためのマスクが不要となる。このため、
その重ね合わせマージンを不要にでき、メモリセルの面
積を縮小できる。よって、メモリセルのセルサイズの縮
小により、チップサイズの縮小ができるため、歩留りの
向上を図ることができる。また、隣り合う各メモリセル
のソース・ドレイン拡散層の接続にフィールド酸化膜直
下に位置する埋め込み拡散層を用いることができるた
め、コントロールゲート及びフローティングゲートをエ
ッチング形成する時に、埋め込み拡散層におけるシリコ
ン基板の掘れを防止でき、断線等のない信頼性の高い不
揮発性メモリを得ることができる。
【図１】この発明の一実施例の不揮発性メモリを示すレ
イアウト配置説明図である。
イアウト配置説明図である。
【図２】この発明の第１の実施例の製造方法の第１ステ
ップを示す工程図である。
ップを示す工程図である。
【図３】この発明の第１の実施例の製造方法の第２ステ
ップを示す工程図である。
ップを示す工程図である。
【図４】この発明の第１の実施例の製造方法の第３ステ
ップを示す工程図である。
ップを示す工程図である。
【図５】この発明の第１の実施例の製造方法の第４ステ
ップを示す工程図である。
ップを示す工程図である。
【図６】この発明の第１の実施例の製造方法の第５ステ
ップを示す工程図である。
ップを示す工程図である。
【図７】この発明の第１の実施例の製造方法の第６ステ
ップを示す工程図である。
ップを示す工程図である。
【図８】この発明の第１の実施例の製造方法の第７ステ
ップを示す工程図である。
ップを示す工程図である。
【図９】この発明の第１の実施例の製造方法の第８ステ
ップを示す工程図である。
ップを示す工程図である。
【図１０】この発明の第１の実施例の製造方法の第９ス
テップを示す工程図である。
テップを示す工程図である。
【図１１】この発明の第１の実施例の製造方法の第１０
ステップを示す工程図である。
ステップを示す工程図である。
【図１２】この発明の第１の実施例の製造方法の第１１
ステップを示す工程図である。
ステップを示す工程図である。
【図１３】この発明の第１の実施例の製造方法の第１２
ステップを示す工程図である。
ステップを示す工程図である。
【図１４】この発明の第１の実施例の製造方法の第１３
ステップを示す工程図である。
ステップを示す工程図である。
【図１５】この発明の第１の実施例の製造方法の第１４
ステップを示す工程図である。
ステップを示す工程図である。
【図１６】この発明の第２の実施例の製造方法の第１ス
テップを示す工程図である。
テップを示す工程図である。
【図１７】この発明の第２の実施例の製造方法の第２ス
テップを示す工程図である。
テップを示す工程図である。
【図１８】この発明の第２の実施例の製造方法の第３ス
テップを示す工程図である。
テップを示す工程図である。
【図１９】この発明の第２の実施例の製造方法の第４ス
テップを示す工程図である。
テップを示す工程図である。
【図２０】この発明の第２の実施例の製造方法の第５ス
テップを示す工程図である。
テップを示す工程図である。
【図２１】この発明の第２の実施例の製造方法の第６ス
テップを示す工程図である。
テップを示す工程図である。
【図２２】この発明の第２の実施例の製造方法の第７ス
テップを示す工程図である。
テップを示す工程図である。
【図２３】この発明の第２の実施例の製造方法の第８ス
テップを示す工程図である。
テップを示す工程図である。
【図２４】この発明の第２の実施例の製造方法の第９ス
テップを示す工程図である。
テップを示す工程図である。
【図２５】この発明の第２の実施例の製造方法の第１０
ステップを示す工程図である。
ステップを示す工程図である。
【図２６】この発明の第２の実施例の製造方法の第１１
ステップを示す工程図である。
ステップを示す工程図である。
【図２７】この発明の一実施例の不揮発性メモリを示す
平面図である。
平面図である。
【図２８】この発明の第１，第２の各実施例の製造方法
の１ステップを示し、図２７のＢ−Ｂ’線における断面
からみた工程図である。
の１ステップを示し、図２７のＢ−Ｂ’線における断面
からみた工程図である。
【図２９】この発明の第１，第２の各実施例の製造方法
の１ステップを示し、図２７のＢ−Ｂ’線における断面
からみた工程図である。
の１ステップを示し、図２７のＢ−Ｂ’線における断面
からみた工程図である。
【図３０】この発明の不揮発性メモリにおけるメモリセ
ルアレイの等価回路図である。
ルアレイの等価回路図である。
【図３１】この発明の不揮発性メモリにおけるメモリセ
ルの等価回路図である。
ルの等価回路図である。
１ Ｓｉ基板 ８ フィールド酸化膜 ９ ゲート絶縁膜 １０ 埋め込み拡散層 １１ 第１ポリシリコン層 １４ 補助ゲート １７，２４，１０７ イオン注入層 １８ ＳｉＯ2 膜（第一絶縁膜） １９ ソース拡散層 １９ａ ドレイン拡散層 ２０ ＳｉＯ2 膜の小片（第一絶縁膜の小片） ２１ 第２ポリシリコン層 ２２ 側壁スペーサー ２３ ＯＮＯ膜（第二絶縁膜） ２５ 第３ポリシリコン層 ３０ コントロールゲート ９２ フローティングゲート
Claims (10)
- 【請求項１】 フィールド酸化膜を有するシリコン基
板、 該基板上にゲート絶縁膜を介して配設されたポリシリコ
ンからなる補助ゲート、 該補助ゲート側壁に形成された第１絶縁膜の小片、 該第１絶縁膜の小片を介して、前記補助ゲート側壁に形
成されたポリシリコンからなる側壁スペーサ状のフロー
ティングゲート、 該フローティングゲート上に形成された第２絶縁膜、 該第２絶縁膜を介して少なくとも前記フローティングゲ
ート上に配設され、ポリシリコンからなるコントロール
ゲートから構成され、 前記フローティングゲートがコントロールゲートに対し
てセルフアラインで形成される端部を有する不揮発性メ
モリ。 - 【請求項２】 フィールド酸化膜を有するシリコン基
板、 該基板上にゲート絶縁膜を介して配設されたポリシリコ
ンからなる補助ゲート、 該補助ゲート側壁に形成された第１絶縁膜の小片、 該第１絶縁膜の小片を介して、前記補助ゲート側壁に形
成されたポリシリコンからなる側壁スペーサ状のフロー
ティングゲート、 該フローティングゲート上に形成された第２絶縁膜、 該第２絶縁膜を介して少なくとも前記フローティングゲ
ート上に配設され、ポリシリコンからなるコントロール
ゲート、 前記補助ゲート及びフローティングゲートに対してそれ
ぞれ自己整合的にシリコン基板表面に形成されたソース
・ドレイン拡散層、 前記フィールド酸化膜直下に配設され、前記ソース・ド
レイン拡散層に接続されてビット線として機能する埋め
込み拡散層から構成され、 前記フローティングゲートがコントロールゲートに対し
てセルフアラインで形成される端部を有する不揮発性メ
モリ。 - 【請求項３】 第１絶縁膜が、ＳｉＯ2 膜、ＳｉＮ膜又
はＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 からなる積層膜である請
求項１又は２に記載の不揮発性メモリ。 - 【請求項４】 第２絶縁膜が、ＳｉＮ膜又はＳｉＯ2 ／
ＳｉＮ／ＳｉＯ2 からなる積層膜である請求項１又は２
に記載の不揮発性メモリ。 - 【請求項５】 補助ゲートとコントロールゲートとが、
それぞれシリコン基板の表面に平行に形成され、かつ互
いに直交してなる請求項１又は２に記載の不揮発性メモ
リ。 - 【請求項６】 （ａ）シリコン基板上のフィールド領域
にイオン注入層を形成した後、前記フィールド領域にフ
ィールド酸化膜を形成すると同時にイオン注入層を活性
化してフィールド酸化膜直下に埋め込み拡散層を形成
し、続いて、前記シリコン基板上にゲート絶縁膜を形成
し、 （ｂ）ゲート絶縁膜及びフィールド酸化膜を有するシリ
コン基板上全面に、第１ポリシリコン層を積層し、該第
１ポリシリコン層をエッチングして補助ゲートを形成
し、 （ｃ）該補助ゲートの一方の側にのみ、マスクを用いて
イオン注入層を形成し、マスクを除去した後、前記補助
ゲートを含むシリコン基板上全面に第１絶縁膜を積層
し、前記補助ゲートの一方の側に形成されたイオン注入
層を活性化してソース拡散層を形成し、 （ｄ）前記第１絶縁膜をエッチングして補助ゲート側壁
に第１絶縁膜の小片を形成し、 （ｅ）前記第１絶縁膜の小片を含むシリコン基板上全面
に第２ポリシリコン層を積層し、該第２ポリシリコン層
をエッチングして、前記補助ゲートの側壁に側壁スペー
サを形成し、 （ｆ）続いて、第１絶縁膜の小片、側壁スペーサ及び補
助ゲートを有するシリコン基板上全面に第２絶縁膜を積
層し、前記側壁スペーサを介して補助ゲートの両側にそ
れぞれイオン注入層を形成し、第１絶縁膜の小片、側壁
スペーサ及び補助ゲートを有するシリコン基板上全面に
第３ポリシリコン層を積層し、前記補助ゲートの両側に
形成されたイオン注入層を活性化して、前記ソース拡散
層と直接接続するドレイン拡散層を形成し、 （ｇ）続いて、第３ポリシリコン層及び側壁スペーサー
を順序エッチング除去して、コントロールゲートを形成
するとともに、該コントロールゲートに対してセルフア
ラインで形成される端部を有するフローティングゲート
を形成することからなる不揮発性メモリの製造方法。 - 【請求項７】 （ａ）シリコン基板上のフィールド領域
にフィールド酸化膜を形成し、続いて、前記シリコン基
板上にゲート絶縁膜を形成し、 （ｂ）フィールド酸化膜を有するシリコン基板上全面に
第１ポリシリコン層を積層し、該第１ポリシリコン層を
エッチングして補助ゲートを形成し、 （ｃ）該補助ゲートの一方の側にのみ、マスクを用いて
イオン注入層を形成し、マスクを除去した後、前記補助
ゲートを含むシリコン基板上全面に第１絶縁膜を積層
し、前記補助ゲートの一方の側に形成されたイオン注入
層を活性化してソース拡散層を形成し、 （ｄ）前記第１絶縁膜をエッチングして補助ゲート側壁
に第１絶縁膜の小片を形成し、 （ｅ）前記第１絶縁膜の小片を含むシリコン基板上全面
に第２ポリシリコン層を積層し、該第２ポリシリコン層
をエッチングして、前記補助ゲートの側壁に側壁スペー
サーを形成し、 （ｆ）前記補助ゲートと側壁スペーサ上にレジストパタ
ーンを形成した後、前記シリコン基板の表面にイオン注
入ができる程度の膜厚にフィールド酸化膜を部分的に除
去し、 （ｇ）前記側壁スペーサを介して補助ゲートの両側にそ
れぞれイオン注入層を形成するとともに、前記部分的に
除去されたフィールド酸化膜直下にイオン注入層を形成
し、 （ｈ）前記レジストパターンを除去した後、第１絶縁膜
の小片、側壁スペーサ及び補助ゲートを有するシリコン
基板上全面に第２絶縁膜を積層し、シリコン基板上全面
に第３ポリシリコン層を積層し、前記補助ゲートの両側
に形成されたイオン注入層を活性化してドレイン拡散層
を形成するとともに、フィールド酸化膜直下に形成され
たイオン注入層を活性化して埋め込み拡散層を形成し、 （ｉ）第３ポリシリコン層及び側壁スペーサーを順序エ
ッチング除去して、コントロールゲートを形成するとと
もに、該コントロールゲートに対してセルフアラインで
形成される端部を有するフローティングゲートを形成す
ることからなる不揮発性メモリの製造方法。 - 【請求項８】 第１絶縁膜が、ＳｉＯ2 膜、ＳｉＮ膜又
はＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 からなる積層膜である請
求項６又は７に記載の不揮発性メモリ。 - 【請求項９】 第２絶縁膜が、ＳｉＮ膜又はＳｉＯ2 ／
ＳｉＮ／ＳｉＯ2 からなる積層膜である請求項６又は７
に記載の不揮発性メモリ。 - 【請求項１０】 補助ゲートとコントロールゲートと
が、それぞれシリコン基板の表面に平行に形成され、か
つ互いに直交してなる請求項６又は７に記載の不揮発性
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11495392A JP2859487B2 (ja) | 1991-07-01 | 1992-05-07 | 不揮発性メモリ及びその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16069291 | 1991-07-01 | ||
| JP3-214533 | 1991-07-30 | ||
| JP3-160692 | 1991-07-30 | ||
| JP21453391 | 1991-07-30 | ||
| JP11495392A JP2859487B2 (ja) | 1991-07-01 | 1992-05-07 | 不揮発性メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145082A JPH05145082A (ja) | 1993-06-11 |
| JP2859487B2 true JP2859487B2 (ja) | 1999-02-17 |
Family
ID=27312862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11495392A Expired - Lifetime JP2859487B2 (ja) | 1991-07-01 | 1992-05-07 | 不揮発性メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859487B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3181773B2 (ja) * | 1993-10-29 | 2001-07-03 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100276564B1 (ko) * | 1998-03-30 | 2000-12-15 | 김영환 | 플래쉬 이이피롬셀의 제조방법 및 그의 프로그램,소거 및 독출방법 |
| US6091101A (en) * | 1998-03-30 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Multi-level flash memory using triple well |
| JP4012341B2 (ja) * | 1999-07-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1992
- 1992-05-07 JP JP11495392A patent/JP2859487B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145082A (ja) | 1993-06-11 |
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