CN115938917A - 半导体结构的制造方法 - Google Patents
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Abstract
本发明公开一种半导体结构的制造方法，包括以下步骤。提供基底。基底具有第一区与第二区。在第一区中的基底上形成堆叠结构。堆叠结构包括第一介电层、电荷存储层、第二介电层、第一导体层与第一硬掩模层。在第二区中的基底上形成介电材料层。在第二区中的介电材料层上形成第二导体层。形成第一图案化光致抗蚀剂层，其中第一图案化光致抗蚀剂层暴露出第一区中的第一硬掩模层与第二区中的部分介电材料层。利用第一图案化光致抗蚀剂层作为掩模，移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层与由第一图案化光致抗蚀剂层所暴露出的部分介电材料层。
Description
技术领域
本发明涉及一种半导体结构的制造方法，且特别是涉及一种可降低制作工艺复杂度与制造成本的半导体结构的制造方法。
背景技术
随着半导体技术进步，半导体制作工艺越来越复杂，且制造成本不断增加。此外，当芯片上具有不同元件区时，会进一步增加制作工艺复杂度。因此，如何降低制作工艺复杂度与制造成本为目前持续努力的目标。
发明内容
本发明提供一种半导体结构的制造方法，其可降低制作工艺复杂度与制造成本。
本发明提出一种半导体结构的制造方法，包括以下步骤。提供基底。基底具有第一区与第二区。在第一区中的基底上形成堆叠结构。堆叠结构包括第一介电层、电荷存储层、第二介电层、第一导体层与第一硬掩模层。第一介电层位于基底上。电荷存储层位于第一介电层上。第二介电层位于电荷存储层上。第一导体层位于第二介电层上。第一硬掩模层位于第一导体层上。在第二区中的基底上形成介电材料层。在第二区中的介电材料层上形成第二导体层。形成第一图案化光致抗蚀剂层，其中第一图案化光致抗蚀剂层暴露出第一区中的第一硬掩模层与第二区中的部分介电材料层。利用第一图案化光致抗蚀剂层作为掩模，移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层与由第一图案化光致抗蚀剂层所暴露出的部分介电材料层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层与由第一图案化光致抗蚀剂层所暴露出的部分介电材料层的移除方法可包括进行蚀刻制作工艺。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，在上述蚀刻制作工艺中，第一硬掩模层的蚀刻率与介电材料层的蚀刻率的比值范围可为1.5至1。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，在上述蚀刻制作工艺中，第一硬掩模层的蚀刻率与介电材料层的蚀刻率的比值范围可为1.3至1。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，蚀刻制作工艺例如是干式蚀刻制作工艺。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一图案化光致抗蚀剂层可覆盖部分第一硬掩模层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，在移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层之后，可留下被第一图案化光致抗蚀剂层所覆盖的部分第一硬掩模层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，堆叠结构还可包括第二硬掩模层。第二硬掩模层位于第一硬掩模层与第一导体层之间。在移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层之后，第一图案化光致抗蚀剂层可暴露出第二硬掩模层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，还可包括下步骤。利用第一图案化光致抗蚀剂层作为掩模，移除由第一图案化光致抗蚀剂层所暴露出的第二硬掩模层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一图案化光致抗蚀剂层可覆盖部分第二硬掩模层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，在移除由第一图案化光致抗蚀剂层所暴露出的第二硬掩模层之后，可留下被第一图案化光致抗蚀剂层所覆盖的部分第二硬掩模层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在移除由第一图案化光致抗蚀剂层所暴露出的部分介电材料层之后，利用第一图案化光致抗蚀剂层作为掩模，在第二导体层的两侧的基底中形成两个掺杂区。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在形成掺杂区之后，移除第一图案化光致抗蚀剂层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第二导体层的形成方法可包括以下步骤。在第二区中的介电材料层上形成导体材料层。在堆叠结构与导体材料层上共形地形成硬掩模材料层。在第二区中的硬掩模材料层上形成第二图案化光致抗蚀剂层。第二图案化光致抗蚀剂层不位于第一区中的堆叠结构的正上方。移除由第二图案化光致抗蚀剂层所暴露出的部分硬掩模材料层，而形成第二硬掩模层。移除由第二硬掩模层所暴露出的第二区中的部分导体材料层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，在移除由第二硬掩模层所暴露出的第二区中的部分导体材料层的过程中，可同时降低第一区中的第一硬掩模层的高度。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一图案化光致抗蚀剂层可覆盖第二导体层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在堆叠结构的侧壁上形成间隙壁。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在第一区中的基底中形成隔离结构。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，部分堆叠结构可位于隔离结构的正上方。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一区例如是存储器区。第二区例如是逻辑元件区。
基于上述，在本发明一实施例的半导体结构的制造方法中，利用第一图案化光致抗蚀剂层作为掩模，移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层与由第一图案化光致抗蚀剂层所暴露出的部分介电材料层。由此，可降低制作工艺复杂度与制造成本。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1F为本发明一实施例的半导体结构的制造流程剖视图。
具体实施方式
图1A至图1F为根据本发明一实施例的半导体结构的制造流程剖视图。
请参照图1A，提供基底100。基底100具有第一区R1与第二区R2。基底100可为半导体基底，如硅基底。在一些实施例中，第一区R1可为存储器区，且第二区R2可为逻辑元件区。举例来说，存储器区可为非挥发性存储器区(如，闪存存储器区)，且逻辑元件区可为高压元件区(如，高压晶体管元件区)，但本发明并不以此为限。此外，可在第一区R1中的基底100中形成隔离结构102。另外，可在第二区R2中的基底100中形成隔离结构104。隔离结构102与隔离结构104例如是浅沟渠隔离结构。隔离结构102与隔离结构104的材料例如是氧化硅。在一些实施例中，隔离结构102与隔离结构104可通过相同制作工艺同时形成。
接着，在第一区R1中的基底100上形成堆叠结构106。部分堆叠结构106可位于隔离结构102的正上方。堆叠结构106包括介电层108、电荷存储层110、介电层112、导体层114与硬掩模层116。介电层108位于基底100上。介电层108的材料例如是氧化硅。电荷存储层110位于介电层108上。电荷存储层110例如是浮置栅极(floating gate)。电荷存储层110的材料例如是掺杂多晶硅、未掺杂多晶硅或其组合。介电层112位于电荷存储层110上。介电层112可为单层结构或多层结构。介电层112的材料例如是氧化硅、氮化硅或其组合。在一些实施例中，介电层112可为氧化硅层/氮化硅层/氧化硅层(ONO)的复合层。导体层114位于介电层112上。导体层114可用以作为控制栅极。导体层114的材料例如是掺杂多晶硅。硬掩模层116位于导体层114上。硬掩模层116的材料例如是氮化硅。此外，堆叠结构106还可包括硬掩模层118。硬掩模层118位于硬掩模层116与导体层114之间。硬掩模层118的材料例如是氧化硅。
此外，可在堆叠结构106的侧壁上形成间隙壁120。间隙壁120可为单层结构或多层结构。间隙壁120的材料例如是氧化硅、氮化硅或其组合。在本实施例中，间隙壁120是以多层结构为例。但本发明并不以此为限。举例来说，间隙壁120可包括间隙壁122与间隙壁124。间隙壁122位于堆叠结构106的侧壁上。间隙壁122的材料例如是氧化硅。间隙壁124位于间隙壁122上。间隙壁124的材料例如是氮化硅。
在一些实施例中，可在间隙壁120的一侧的基底100上形成介电层126。介电层126的材料例如是氧化硅。此外，可在介电层126上形成导体层128。导体层128可为单层结构或多层结构。导体层128的材料例如是掺杂多晶硅。另外，可在间隙壁120与导体层128之间形成介电层130。介电层130的材料例如是氧化硅。
另一方面，在第二区R2中的基底100上形成介电材料层132。介电材料层132的材料例如是氧化硅。介电材料层132的形成方法例如是热氧化法。
接着，可在第二区R2中的介电材料层132上形成导体材料层134。导体材料层134的材料例如是掺杂多晶硅。导体材料层134的形成方法例如是化学气相沉积法。
然后，可在堆叠结构106与导体材料层134上共形地形成硬掩模材料层136。硬掩模材料层136的材料例如是氧化硅。硬掩模材料层136的形成方法例如是化学气相沉积法。
接着，可在第二区R2中的硬掩模材料层136上形成图案化光致抗蚀剂层138。在一些实施例中，图案化光致抗蚀剂层138不位于第一区R1中的堆叠结构106的正上方。图案化光致抗蚀剂层138可通过光刻制作工艺来形成。
请参照图1B，可移除由图案化光致抗蚀剂层138所暴露出的部分硬掩模材料层136，而形成硬掩模层136a。亦即，在第一区R1与第二区R2中，未被图案化光致抗蚀剂层138所覆盖的硬掩模材料层136会被移除。此外，由图案化光致抗蚀剂层138所暴露出的部分硬掩模材料层136的移除方法例如是干式蚀刻法。
接着，可移除图案化光致抗蚀剂层138。图案化光致抗蚀剂层138的移除方法例如是干式剥离法(dry stripping)或湿式剥离法(wet stripping)。
请参照图1C，可移除由硬掩模层136a所暴露出的第二区R2中的部分导体材料层134，由此可在第二区R2中的介电材料层132上形成导体层134a。导体层134a可用以作为栅极。由硬掩模层136a所暴露出的部分导体材料层134的移除方法例如是干式蚀刻法。在一些实施例中，在移除由硬掩模层136a所暴露出的第二区R2中的部分导体材料层134的过程中，可同时降低第一区R1中的硬掩模层116的高度。在一些实施例中，在移除由硬掩模层136a所暴露出的第二区R2中的部分导体材料层134的过程中，可同时降低第一区R1中的间隙壁120的高度。在一些实施例中，在移除由硬掩模层136a所暴露出的第二区R2中的部分导体材料层134的过程中，可同时移除第一区R1中的导体层128。
在一些实施例中，在移除由硬掩模层136a所暴露出的部分导体材料层134的蚀刻过程中，硬掩模层136a可被逐渐消耗而移除，但本发明并不以此无限。在另一些实施例中，可通过额外进行的制作工艺(如，蚀刻制作工艺等)来移除硬掩模层136a。在一些实施例中，在形成导体层134a之后，可进行清洗制作工艺。此外，介电层126与介电层130可在上述清洗制作工艺中被移除。
请参照图1D，形成图案化光致抗蚀剂层140，其中图案化光致抗蚀剂层140暴露出第一区R1中的硬掩模层116与第二区R2中的部分介电材料层132。在一些实施例中，图案化光致抗蚀剂层140可覆盖导体层134a。在一些实施例中，图案化光致抗蚀剂层140可覆盖部分硬掩模层116与部分硬掩模层118。图案化光致抗蚀剂层140可通过光刻制作工艺来形成。
请参照图1E，利用图案化光致抗蚀剂层140作为掩模，移除由图案化光致抗蚀剂层140所暴露出的硬掩模层116与由图案化光致抗蚀剂层140所暴露出的部分介电材料层132。由此，可形成位于导体层134a与基底100之间的介电层132a。介电层132a可用以作为栅介电层。在一些实施例中，在移除由图案化光致抗蚀剂层140所暴露出的硬掩模层116之后，可留下被图案化光致抗蚀剂层140所覆盖的部分硬掩模层116，而形成硬掩模层116a。此外，在移除由图案化光致抗蚀剂层140所暴露出的硬掩模层116之后，图案化光致抗蚀剂层140与硬掩模层116a可暴露出硬掩模层118。
另外，由图案化光致抗蚀剂层140所暴露出的硬掩模层116与由图案化光致抗蚀剂层140所暴露出的部分介电材料层132的移除方法可包括进行蚀刻制作工艺。蚀刻制作工艺例如是干式蚀刻制作工艺。在一些实施例中，在上述蚀刻制作工艺中，硬掩模层116的蚀刻率与介电材料层132的蚀刻率的比值范围可为1.5至1。在一些实施例中，在上述蚀刻制作工艺中，硬掩模层116的蚀刻率与介电材料层132的蚀刻率的比值范围可为1.3至1。
请参照图1F，在移除由图案化光致抗蚀剂层140所暴露出的部分介电材料层132之后，可利用图案化光致抗蚀剂层140作为掩模，在导体层134a的两侧的基底100中形成两个掺杂区142。掺杂区142可为轻掺杂漏极区(lightly doped drain，LDD)。掺杂区142的形成方法例如是离子植入法。
在一些实施例中，可利用图案化光致抗蚀剂层140作为掩模，移除由图案化光致抗蚀剂层140所暴露出的硬掩模层118。由此，可暴露出导体层114，以利于在后续制作工艺中形成电连接至导体层114的接触窗(未示出)。此外，可在形成掺杂区142之前或之后，移除由图案化光致抗蚀剂层140所暴露出的硬掩模层118。在一些实施例中，在移除由图案化光致抗蚀剂层140所暴露出的硬掩模层118之后，可留下被图案化光致抗蚀剂层140所覆盖的部分硬掩模层118，而形成硬掩模层118a。另外，由图案化光致抗蚀剂层140所暴露出的硬掩模层118的移除方法例如是干式蚀刻制作工艺。
在本实施例中，是在移除图案化光致抗蚀剂层140之前，移除由图案化光致抗蚀剂层140所暴露出的硬掩模层118，以暴露出导体层114，但本发明并不以此为限。在另一些实施例中，也可在移除图案化光致抗蚀剂层140之后，通过后续进行的制作工艺(如，蚀刻制作工艺等)来移除由硬掩模层116a所暴露出的硬掩模层118，以暴露出导体层114。
另外，在形成掺杂区142之后，可移除图案化光致抗蚀剂层140。图案化光致抗蚀剂层140的移除方法例如是干式剥离法或湿式剥离法。
此外，用以形成第一区R1中的元件(如，存储器元件)以及第二区R2中的元件(如，逻辑元件)的后续制作工艺为所属技术领域具有通常知识者所周知，于此不再说明。
基于上述实施例可知，在上述半导体结构10的制造方法中，利用图案化光致抗蚀剂层140作为掩模，移除由图案化光致抗蚀剂层140所暴露出的硬掩模层116与由图案化光致抗蚀剂层140所暴露出的部分介电材料层132。由此，可减少制作工艺步骤与光掩模数量，进而降低制作工艺复杂度与制造成本。
综上所述，在上述实施例的半导体结构的制造方法中，由于可将第一区的元件的制造流程与第二区中的元件的制造流程进行整合，因此可减少制作工艺步骤与光掩模数量，进而降低制作工艺复杂度与制造成本。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (20)
1.一种半导体结构的制造方法，包括：
提供基底，其中所述基底具有第一区与第二区；
在所述第一区中的所述基底上形成堆叠结构，其中所述堆叠结构包括：
第一介电层，位于所述基底上；
电荷存储层，位于所述第一介电层上；
第二介电层，位于所述电荷存储层上；
第一导体层，位于所述第二介电层上；以及
第一硬掩模层，位于所述第一导体层上；
在所述第二区中的所述基底上形成介电材料层；
在所述第二区中的所述介电材料层上形成第二导体层；
形成第一图案化光致抗蚀剂层，其中所述第一图案化光致抗蚀剂层暴露出所述第一区中的所述第一硬掩模层与所述第二区中的部分所述介电材料层；以及
利用所述第一图案化光致抗蚀剂层作为掩模，移除由所述第一图案化光致抗蚀剂层所暴露出的所述第一硬掩模层与由所述第一图案化光致抗蚀剂层所暴露出的部分所述介电材料层。
2.如权利要求1所述的半导体结构的制造方法，其中由所述第一图案化光致抗蚀剂层所暴露出的所述第一硬掩模层与由所述第一图案化光致抗蚀剂层所暴露出的部分所述介电材料层的移除方法包括进行蚀刻制作工艺。
3.如权利要求2所述的半导体结构的制造方法，其中在所述蚀刻制作工艺中，所述第一硬掩模层的蚀刻率与所述介电材料层的蚀刻率的比值范围为1.5至1。
4.如权利要求2所述的半导体结构的制造方法，其中在所述蚀刻制作工艺中，所述第一硬掩模层的蚀刻率与所述介电材料层的蚀刻率的比值范围为1.3至1。
5.如权利要求2所述的半导体结构的制造方法，其中所述蚀刻制作工艺包括干式蚀刻制作工艺。
6.如权利要求1所述的半导体结构的制造方法，其中所述第一图案化光致抗蚀剂层覆盖部分所述第一硬掩模层。
7.如权利要求6所述的半导体结构的制造方法，其中在移除由所述第一图案化光致抗蚀剂层所暴露出的所述第一硬掩模层之后，留下被所述第一图案化光致抗蚀剂层所覆盖的部分所述第一硬掩模层。
8.如权利要求1所述的半导体结构的制造方法，其中所述堆叠结构还包括：
第二硬掩模层，位于所述第一硬掩模层与所述第一导体层之间，其中
在移除由所述第一图案化光致抗蚀剂层所暴露出的所述第一硬掩模层之后，所述第一图案化光致抗蚀剂层暴露出所述第二硬掩模层。
9.如权利要求8所述的半导体结构的制造方法，还包括：
利用所述第一图案化光致抗蚀剂层作为掩模，移除由所述第一图案化光致抗蚀剂层所暴露出的所述第二硬掩模层。
10.如权利要求9所述的半导体结构的制造方法，其中所述第一图案化光致抗蚀剂层覆盖部分所述第二硬掩模层。
11.如权利要求10所述的半导体结构的制造方法，其中在移除由所述第一图案化光致抗蚀剂层所暴露出的所述第二硬掩模层之后，留下被所述第一图案化光致抗蚀剂层所覆盖的部分所述第二硬掩模层。
12.如权利要求1所述的半导体结构的制造方法，还包括：
在移除由所述第一图案化光致抗蚀剂层所暴露出的部分所述介电材料层之后，利用所述第一图案化光致抗蚀剂层作为掩模，在所述第二导体层的两侧的所述基底中形成两个掺杂区。
13.如权利要求12所述的半导体结构的制造方法，还包括：
在形成两个所述掺杂区之后，移除所述第一图案化光致抗蚀剂层。
14.如权利要求1所述的半导体结构的制造方法，其中所述第二导体层的形成方法包括：
在所述第二区中的所述介电材料层上形成导体材料层；
在所述堆叠结构与所述导体材料层上共形地形成硬掩模材料层；
在所述第二区中的所述硬掩模材料层上形成第二图案化光致抗蚀剂层，其中所述第二图案化光致抗蚀剂层不位于所述第一区中的所述堆叠结构的正上方；
移除由所述第二图案化光致抗蚀剂层所暴露出的部分所述硬掩模材料层，而形成第二硬掩模层；以及
移除由所述第二硬掩模层所暴露出的所述第二区中的部分所述导体材料层。
15.如权利要求14所述的半导体结构的制造方法，其中在移除由所述第二硬掩模层所暴露出的所述第二区中的部分所述导体材料层的过程中，同时降低所述第一区中的所述第一硬掩模层的高度。
16.如权利要求1所述的半导体结构的制造方法，其中所述第一图案化光致抗蚀剂层覆盖所述第二导体层。
17.如权利要求1所述的半导体结构的制造方法，还包括：
在所述堆叠结构的侧壁上形成间隙壁。
18.如权利要求1所述的半导体结构的制造方法，还包括：
在所述第一区中的所述基底中形成隔离结构。
19.如权利要求18所述的半导体结构的制造方法，其中部分所述堆叠结构位于所述隔离结构的正上方。
20.如权利要求1所述的半导体结构的制造方法，其中所述第一区包括存储器区，且所述第二区包括逻辑元件区。
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