KR20050015109A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기판의 셀 영역 및 주변 회로 영역 상에 각각 폴리실리콘막, 실리사이드막 및 하드 마스크막이 순차적으로 적층된 게이트 스택의 양측벽에 스페이서를 형성한 후 상기 셀 영역 및 주변회로 영역의 반도체 기판 상에 제1 코발트 실리사이드막을 형성한다. 상기 결과물의 전면에 충분한 두께로 제1 층간 절연막을 형성한 후, 상기 주변회로 영역의 하드 마스크막 및 실리사이드막을 선택적으로 식각하여 상기 주변회로 영역의 폴리실리콘막을 노출한다. 상기 주변회로 영역의 노출된 폴리실리콘막 상에 선택적으로 제2 코발트 실리사이드막을 형성한 후, 상기 결과물 전면에 충분한 두께로 제2 층간 절연막을 형성한다. 상기 셀 영역에 셀프 얼라인 콘택 공정에 의하여 상기 제1 코발트 실리사이드막을 노출하는 셀프 얼라인 콘택홀을 형성한다. 이에 따라, 본 발명은 셀 영역은 셀프 얼라인 콘택 공정을 채용하고, 주변회로 영역은 코발트 실리사이드막과 폴리실리콘막으로 이중 게이트를 구성할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 셀프 얼라인 콘택 공정과 코발트 실리사이드막과 폴리실리콘막의 이중 게이트 공정을 모두 채용할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 고성능을 지향하는 6 트랜지스터 SRAM이나, 메모리 소자와 로직 소자를 하나의 칩 안에 통합한 통합 반도체 소자(embedded semiconductor device)에서는 주변회로 영역에서 코발트 실리사이드막과 폴리실리콘막의 이중 게이트를 채용한다. 한편, 고집적도를 요구하는 DRAM에서는 셀 영역의 집적도 향상을 위해 셀프 얼라인 콘택 공정을 채용한다. 따라서, 고성능과 고집적도를 갖춘 반도체 소자를 제조하기 위해서는 상기 코발트 실리사이드막과 폴리실리콘막의 이중 게이트 공정과 셀프 얼라인 콘택 공정을 동시에 채용하여야 한다.
그러나, 고집적도를 위해 셀프 얼라인 콘택 공정을 채용하여 반도체 소자의 셀 영역을 제조하게 되면, 셀 영역 및 주변회로 영역 모두에서 게이트 전극용 폴리실리콘막 상에 질화막으로 구성된 하드 마스크막이 형성된다. 이렇게 주변회로 영역에도 게이트 전극용 폴리실리콘막 상에 하드 마스크막이 형성되며 코발트 실리사이드막과 폴리실리콘막의 이중 게이트 공정을 적용할 수 없는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하여 셀 영역은 셀프 얼라인 콘택 공정을 채용하고 주변회로 영역은 코발트 실리사이드막과 폴리실리콘막의 이중 게이트를 구현할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은 반도체 기판의 셀 영역 및 주변 회로 영역 상에 각각 폴리실리콘막, 실리사이드막 및 하드 마스크막이 순차적으로 적층된 게이트 스택을 형성하는 것을 포함한다. 상기 게이트 스택의 양측벽에 스페이서를 형성한 후 상기 셀 영역 및 주변회로 영역의 반도체 기판 상에 제1 코발트 실리사이드막을 형성한다.
상기 게이트 스택, 스페이서 및 제1 코발트 실리사이드막이 형성된 반도체 기판의 전면에 충분한 두께로 제1 층간 절연막을 형성한 후, 상기 주변회로 영역의 하드 마스크막 및 실리사이드막을 선택적으로 식각하여 상기 주변회로 영역의 폴리실리콘막을 노출한다. 상기 주변회로 영역의 노출된 폴리실리콘막 상에 선택적으로 제2 코발트 실리사이드막을 형성한 후, 상기 게이트 스택, 스페이서 및 제2 코발트 실리사이드막이 형성된 반도체 기판의 전면에 충분한 두께로 제2 층간 절연막을 형성한다. 상기 셀 영역에 셀프 얼라인 콘택 공정에 의하여 상기 제1 코발트 실리사이드막을 노출하는 셀프 얼라인 콘택홀을 형성한다.
상기 셀 영역은 디램(DRAM) 셀이나 메모리 셀이 형성되는 영역이며, 상기 주변회로 영역은 로직 소자가 형성되는 영역일 수 있다. 상기 하드 마스크막은 질화막으로 형성할 수 있다.
상기 스페이서는 상기 게이트 스택의 양측벽에 산화막 및 질화막의 이중막으로 형성할 수 있다. 상기 주변회로 영역의 폴리실리콘막의 노출은 상기 셀 영역을 덮는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 상기 주변회로 영역의 하드 마스크막 및 실리사이드막을 선택적으로 식각하여 수행할 수 있다.
이상과 같은 본 발명의 반도체 소자의 제조방법은 셀 영역은 셀프 얼라인 콘택 공정을 채용하고, 주변회로 영역은 코발트 실리사이드막과 폴리실리콘막으로 이중 게이트를 구성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1 내지 도 11은 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100), 예컨대 실리콘 기판은 셀 영역과 주변회로 영역으로 구분된다. 상기 셀 영역은 디램 셀이나 메모리 셀이 형성되는 영역이며, 상기 주변회로영역은 통합 반도체 소자(embedded semiconductor device)에서는 로직 소자가 형성될 수 있다.
상기 반도체 기판(100)의 셀 영역 및 주변 회로 영역(또는 로직 소자 영역) 상에 각각 불순물이 도핑된 폴리실리콘막(102), 실리사이드막(104), 예컨대 텅스텐 실리사이드막 및 하드 마스크막(106)을 순차적으로 적층함으로써 게이트 스택(108)을 형성한다. 상기 불순물이 도핑된 폴리실리콘막(102) 및 실리사이드막(104)은 게이트 전극으로 이용된다. 상기 하드 마스크막(106)은 질화막으로 형성한다. 상기 하드 마스크막(106)은 후에 셀프 얼라인 콘택 공정의 셀프 얼라인 콘택 마스크로 이용된다. 상기 반도체 기판(100)에는 소오스 영역이나 드레인 영역으로 이용되는 불순물 영역이 형성되나, 본 실시예에서는 편의상 생략한다.
도 2를 참조하면, 상기 셀 영역 및 주변회로 영역의 게이트 스택(108)의 양측벽에 산화막(110) 및 질화막(112)의 이중막으로 스페이서(114)를 형성한다. 상기 스페이서(114)는 상기 게이트 스택(108)이 형성된 반도체 기판의 전면에 산화막 및 질화막을 순차적으로 증착한 후 이방성 식각하여 형성한다.
도 3을 참조하면, 셀 영역 및 주변회로 영역의 반도체 기판(100) 상에 제1 코발트 실리사이드막(116)을 형성한다. 상기 제1 코발트 실리사이드막(116)은 반도체 기판(100)의 전면에 스퍼터링법에 의해 코발트막을 형성한 후, 열처리하여 반도체 기판(100)을 구성하는 실리콘과 코발트막의 반응에 의하여 형성한다. 미반응된 코발트막은 세정하여 제거한다.
도 4 및 도 5를 참조하면, 도 4에 도시한 바와 같이 게이트 스택(108), 스페이서(114) 및 제1 코발트 실리사이드막(116)이 형성된 반도체 기판(100)의 전면에 충분한 두께로 제1 층간 절연막(118)을 형성한다. 즉, 상기 게이트 스택(108)의 높이보다 더 두껍게 제1 층간 절연막(118)을 형성한다. 상기 제1 층간 절연막(118)은 고밀도 플라즈마 산화막(high density plasma(HDP) oxide)으로 형성한다.
이어서, 도 5에 도시한 바와 같이 상기 제1 층간 절연막(118)을 화학기계적연마법(CMP, chemical mechanical polishing)으로 평탄화하여 평탄화된 층간 절연막(118)을 형성한다.
도 6을 참조하면, 셀 영역을 덮는 포토레지스트 패턴(120)을 형성한다. 상기 포토레지스트 패턴(120)은 평탄화된 제1 층간 절연막(118) 상에 포토레지스트막을 형성한 후 포토리소그래피법을 이용하여 형성한다. 상기 셀 영역은 후 공정에서 셀프 얼라인 콘택이 형성될 부분으로, 먼저 셀 영역을 포토레지스트 패턴(120)으로 덮는다.
도 7을 참조하면, 상기 포토레지스트 패턴(120)을 식각 마스크로 하여 습식 식각액, 예컨대 인산 용액으로 주변회로 영역의 하드 마스크(106)를 선택적으로 식각한다. 이때, 상기 주변회로 영역의 스페이서(114)를 구성하는 질화막(112)은 스페이서를 구성하는 산화막(112)에 의해 식각되지 않는다.
도 8을 참조하면, 상기 포토레지스트 패턴(120)을 식각 마스크로 하여 습식 식각액, 예컨대 인산 용액으로 주변회로 영역의 실리사이드막(104), 즉 텅스텐 실리사이드막을 선택적으로 식각한다. 이때, 상기 주변회로 영역의 스페이서(114)를 구성하는 질화막(112)은 스페이서를 구성하는 산화막(112)에 의해 식각되지 않는다.
도 9를 참조하면, 주변회로 영역의 불순물이 도핑된 폴리실리콘막(102) 상에 선택적으로 제2 코발트 실리사이드막(122)을 형성한다. 상기 제2 코발트 실리사이드막(122)은 반도체 기판(100)의 전면에 스퍼터링법에 의해 코발트막을 형성한 후, 열처리하여 폴리실리콘막(102)을 구성하는 실리콘과 코발트막의 반응에 의하여 형성한다. 미반응된 코발트막은 세정하여 제거한다.
도 10을 참조하면, 게이트 스택(108), 스페이서(114) 및 제2 코발트 실리사이드막(122)이 형성된 반도체 기판(100)의 전면에 충분한 두께로 제2 층간 절연막(124)을 형성한다. 즉, 상기 게이트 스택(108) 및 제2 코발트 실리사이드막(122)를 충분히 덮도록 두껍게 제2 층간 절연막(124)을 형성한다. 상기 제2 층간 절연막(124)은 고밀도 플라즈마 산화막(high density plasma(HDP) oxide)으로 형성한다. 다음에, 필요에 따라서 화학기계적연마법으로 제2 층간 절연막(124)를 식각하여 평탄화한다.
도 11을 참조하면, 셀 영역에 셀프 얼라인 콘택 공정에 의하여 상기 제1 코발트 실리사이드막(116)을 노출하는 셀프 얼라인 콘택홀(126)을 형성한다. 상기 셀프 얼라인 콘택홀(126)은 포토리소그래피법으로 상기 제2 층간 절연막(124) 상에 포토레지스트 패턴(미도시)을 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 상기 셀 영역의 제2 층간 절연막(124) 및 제1 층간 절연막(118)을 순차적으로 식각하여 형성한다. 이와 같은 제조방법을 통하여 셀 영역은 셀프 얼라인 콘택 공정을 채용하여 집적도 향상에 도움을 주는 제조공정을 채용하면서도 주변회로 영역은 코발트 실리사이드막과 폴리실리콘막으로 이중 게이트를 구성하여 저항을 낮출 수 있다.
상술한 바와 같이 본 발명의 반도체 소자의 제조방법은 주변회로 영역의 폴리실리콘막 상에 형성된 실리사이드막 및 하드 마스크막을 선택적으로 제거한다. 이에 따라, 본 발명의 반도체 소자의 제조방법은 셀 영역은 셀프 얼라인 콘택 공정을 채용하고, 주변회로 영역은 코발트 실리사이드막과 폴리실리콘막으로 이중 게이트를 구성할 수 있다.
결과적으로, 본 발명의 반도체 소자의 제조방법은 셀 영역의 집적도를 증가시키는 제조공정을 채용하면서도 주변회로 영역은 실리사이드막과 폴리실리콘막으로 저저항 게이트를 구성할 수 있다.
도 1 내지 도 11은 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
Claims (5)
- 반도체 기판의 셀 영역 및 주변 회로 영역 상에 각각 폴리실리콘막, 실리사이드막 및 하드 마스크막이 순차적으로 적층된 게이트 스택을 형성하는 단계;상기 게이트 스택의 양측벽에 스페이서를 형성하는 단계;상기 셀 영역 및 주변회로 영역의 반도체 기판 상에 제1 코발트 실리사이드막을 형성하는 단계;상기 게이트 스택, 스페이서 및 제1 코발트 실리사이드막이 형성된 반도체 기판의 전면에 충분한 두께로 제1 층간 절연막을 형성하는 단계;상기 주변회로 영역의 하드 마스크막 및 실리사이드막을 선택적으로 식각하여 상기 주변회로 영역의 폴리실리콘막을 노출하는 단계;상기 주변회로 영역의 노출된 폴리실리콘막 상에 선택적으로 제2 코발트 실리사이드막을 형성하는 단계;상기 게이트 스택, 스페이서 및 제2 코발트 실리사이드막이 형성된 반도체 기판의 전면에 충분한 두께로 제2 층간 절연막을 형성하는 단계; 및상기 셀 영역에 셀프 얼라인 콘택 공정에 의하여 상기 제1 코발트 실리사이드막을 노출하는 셀프 얼라인 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 셀 영역은 디램 셀이나 메모리 셀이 형성되는 영역이며, 상기 주변회로 영역은 로직 소자가 형성되는 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 하드 마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 스페이서는 상기 게이트 스택의 양측벽에 산화막 및 질화막의 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 주변회로 영역의 폴리실리콘막의 노출은 상기 셀 영역을 덮는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 상기 주변회로 영역의 하드 마스크막 및 실리사이드막을 선택적으로 식각하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2003
- 2003-08-02 KR KR1020030053626A patent/KR20050015109A/ko not_active Application Discontinuation
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