CN1193414A - 浮栅非易失性存储器和制造这种器件的方法 - Google Patents

浮栅非易失性存储器和制造这种器件的方法 Download PDF

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Abstract

本发明特别但不绝对涉及带浮栅(10)的嵌入式非易失性存储器的集成电路。根据本发明,该器件至少使用两个厚度相等或基本相等的poly层。第一poly层即polyA用于集成电路的逻辑部分中NMOS和PMOS的浮栅(10)和栅(22)。第二poly层即polyB仅用于浮栅上的控制电极(21)。如果需要,可淀积第三poly层用于控制电极和逻辑栅,所以这些电极的厚度以及它们的阻值均为给定的所需值。由于控制电极和逻辑栅具有相同的厚度,所以可防止自对准硅化物工艺期间的如深腐蚀和桥接的问题。

Description

浮栅非易失性存储器，和 制造这种器件的方法
本发明涉及一种半导体本体由硅制成的半导体器件，该器件在一个表面上具有由多晶或非晶硅形成绝缘栅的第一MOS晶体管，以及以第二MOS晶体管形式存在的非易失性可编程存储元件，第二MOS晶体管的电学浮栅为多晶或非晶硅，其控制电极为位于浮栅之上且与浮栅电绝缘的多晶或非晶硅。本发明还涉及制造一种半导体本体由硅制成的半导体器件的方法，该器年在一个表面上具有由多晶或非晶硅形成绝缘栅的第一MOS晶体管，以及以第二MOS晶体管形式存在的非易失性可编程存储元件，第二MOS晶体管的电学浮栅为多晶或非晶硅，其控制电极为位于浮栅之上并与浮栅电绝缘的多晶或非晶硅。
下面为简便使用术语“poly”；应注意，术语“poly”不但要包括多晶硅，还包括非晶硅。
这种半导体器件及其制造方法可从中请US-A5,395,778中得知。
通常存储元件与大量类似元件一起构成非易失性存储器的一部分，它的常用名称是EEPROM或(快闪)EPROM。该存储器可以是孤立(Stand-alone)型的，这时半导体器件主要包括存储器和必需的外围电路。所述第一MOS晶体管可由外围晶体管形成，也可由形成存储单元的选择晶体管和存储晶体管一起形成。在另一种本发明的实施方案中，尽管并非只能用本发明，存储器可以嵌入，该半导体器件为带有内置非易失性存储器的集成信号处理电路。为制造这种电路，使用的大多是标准CMOS工艺，以及为信号处理部分(以后称为逻辑部分)的存储器而补充的附加工艺步骤。众所周知，信息以电荷形式写入，电荷存储在浮栅中并限定了晶体管的阈值电压。可通过在控制电极给定电压下确定晶体管是否导通而读出信息。
引用的专利US-A5,395,778中描述了一种工艺，其中浮栅和控制电极通过分裂-poly工艺形成，其中形成逻辑栅所需的poly淀积由两个步骤完成。在第一步骤中，形成用于逻辑的第一部分层以及浮栅的poly层，它随后由poly间介质覆盖。在第二步骤中，为逻辑栅形成poly层的剩余部分，同时在浮栅的poly层之上形成用于控制电极的poly层，浮栅与控制电极通过poly间介质电绝缘。
在此工艺的存储器中的逻辑部分的poly层比控制电极的poly层更厚，这在某些环境中会产生缺点。因此，如果逻辑部分的绝缘栅和控制电极同时限定和刻蚀，可以在存储器部分实行过刻蚀。如果控制电极的边和绝缘栅的边都通过淀积和深刻蚀氧化层形成间隔层，会产生另一个缺点。这时，存储器部分的氧化层作为poly层之间的厚度差的结果有可能被深刻蚀得过深。当随后用已知的自对准硅化物(salicide)工艺在源区、漏区和栅极上形成硅化物接触时，这将导致短路(桥接)。
本发明的目的是至少基本上消除这些缺点。根据本发明，为此目的的在以上段落中描述的这种半导体器件的特征在于绝缘栅的厚度大于或等于浮栅的厚度，并等于或至少大致等于控制电极的厚度。让存储器晶体管的控制电极与MOS逻辑晶体管的绝缘栅具有同样的厚度有可能避免上述问题。第一实施例的优点是绝缘栅由单个poly层形成，其特征在于浮栅和绝缘栅厚度相等，由共同的第一淀积硅层形成，其特征还在于控制电极由第二淀积硅层形成。第二实施例的优点是可以选择浮栅的厚度使其不依赖于逻辑栅的厚度，其特征在于绝缘栅和控制电极比浮栅更厚。本实施例中第一poly层的厚度可以很小，因此获得的结构平面性较好，这对后面的工艺步骤有利。
根据本发明的又一实施例的优点是具有低的串联电阻，其特征在于MOS晶体管的控制电极、绝缘栅、源区和漏区有欧姆电阻较低的硅化物顶层，该层包含硅和金属的合金。该硅化物优选地以自对准硅化物方式(salicide)形成，例如通过与硅接触形成硅化物的Ti层制备，硅化物与氧化物接触不发生反应并能在氧化物的区域被选择性地去除。
根据本发明，以上描述的方法的特征在于以下步骤：
在半导体体表面上为第一MOS晶体管限定第一有源区，为第二MOS晶体管限定第二有源区；
在第一和第二有源区上提供电绝缘层以分别形成第一和第二MOS晶体管的栅介质层；
在第一和第二有源区上淀积第一多晶或非晶硅层，在该处用绝缘层分开；
在第一硅层上提供介质层；
在第一硅层上提供第二多晶或非晶硅层，在该处用介质层隔开，第二硅层的厚度等于或至少基本等于第一硅层的厚度；
在第一有源区的区域去除第二硅层；
从淀积的硅层限定出浮栅、控制电极和绝缘栅。
通过这种方法可以一种简单的方式避免上述问题。该工艺还可以这样实施，即，在淀积第一poly层后首先形成存储器晶体管的浮栅，然后形成源和漏区，同时在逻辑区域用第一poly层掩蔽表面，由此在第二系列工艺步骤中制备逻辑部分。这样能获得专利US-A5395778中描述的工艺的优点，其内容在此申请中引入作为参考。
根据本发明能以一种简单方式获得低串联电阻的方法的又一重要实施方案的特征在于MOS晶体管的源区和漏区、控制电极和绝缘栅上提供有一层含有通过Salicide工艺形成的硅和金属的合金的硅化物顶层。
本发明的这些和其它方面可以参照几个实施例和附图得到更详细的理解，其中：
图1至8表示根据本发明的半导体器件在几个制造阶段的剖面图；
图9表示制备过程中该器件的改进的剖面图。
现参照图1至7描述含三层(以后称为polyA、B、C)多晶硅层的集成电路的第一实施例。工艺从硅本体开始，硅本体含有第一导电类型(在本例中是ρ-型)的表面区1和邻近的表面2。通过场氧化物3的图形限定在表面区1内的有源区，图中示出了两个这样的区域，即区域4和5。有源区4用于存储器单元，区域5用于逻辑部分的MOS晶体管，以后简称为MOST。场氧化物可用常用的方式形式，例如通过硅体区的局部氧化，其厚度约为例如550nm。在氧化步骤后，可以去除氧化物掩膜，在此处如果需要可以实施各种注入，例如用于形成P沟道晶体管的n-阱注入。然后在下一步，在表面上形成例如厚12nm的硅氧化物形式的栅介质6。注意到本例中栅介质在有源区中具有相同的厚度，但这不是必须的。MOST的栅氧化物的厚度可以相应地与存储器晶体管的不同。现在淀积厚度为例如150nm的第一多晶或非晶硅层7，polyA。该poly层在淀积过程中或在淀积后n型掺杂至约1.3×1019原子/cm3，，例如用磷掺杂。在本例中poly层7用掩蔽poly层以防氧化的层8覆盖，它包括氮氧化物层或硅氧化物或氮化物的复和层。然后用光刻胶层9覆盖逻辑MOST的有源区5，并限定存储器单元的有源区4的浮栅。随后将层8和poly层7刻蚀出图案，由此浮栅10形成在有源区4中。有源区5的整个表面仍由polyA覆盖。这一阶段如图1所示。
在此阶段去除掩膜9，由此存储器晶体管的n型源区和漏区11、12通过注入例如掺杂浓度3×1015/cm3和能量约60KeV的As形成。如果需要，例如在OTP(可一次编程的)存储器的情形中，围绕区11和12的硼背景掺杂浓度也可以通过注入浓度为1014离子/cm2和能量20KeV的硼离子注入得以增强，如图2中以区13和14概略地示意。这些P型区不再在以后阶段的附图中示意。在快闪存储器的情况中，在这一阶段可以在源区11周围提供相对弱掺杂的n型区来代替P型区13。然后通过热氧化在poly层的侧面上生长氧化物15，在这一过程中poly的上边有层8掩蔽。图2表示制造工艺的这一阶段的器件。
在下一步，去除层8，并形成约35nm厚的层16，它构成存储器单元的控制电极与浮栅之间的poly间介质(IPD，)。在本实施例中，该层是硅的氮氧化物层，但另外，它也可以是厚约35nm的氧化物-氮化物-氧化物(ONO)的复合层，但它显然也可以例如只包括氧化物。第二poly(或非晶)层17，polyB，淀积在层16上。层17的厚度等于或至少基本等于第一poly层的厚度，即约15nm。通过浓度等于或基本等于polyA中的浓度的P离子注入对层17进行n型掺杂。然后存储器区域4用光刻胶18掩蔽。这一阶段如图3所示。
现在在没有被掩膜18掩蔽的位置即在有源区5中去除poly层17和层16，因此只有厚度与poly层17相等的poly层7仍留在有源区5中。随后再去除光刻胶18。这一阶段的器件显示在图4中。
在下一阶段，淀积第三poly层19，polyC，并将其n型掺杂至浓度与前面的poly层浓度相等或基本相等。本例中poly层19的厚度也是150nm，等于poly层7和17的厚度。然而，另外，poly层19的厚度可以具有不同值，并可被选择为一个使形成的栅具有合适的电阻值的值。随后，见图5，在有源区4中提供限定存储器晶体管的新的光掩膜20，它还限定了有源区5中逻辑部分的MOS晶体管的栅。随后，未掩蔽的poly被刻蚀掉，由此获得了存储器晶体管的控制电极21和逻辑MOST的绝缘栅22。由于栅21和22具有相同或基本相同的厚度，现在不需要在刻蚀不同厚度的层时经常采用的深刻蚀(overetching)。这之后再次去除掩膜20。
在下一阶段，可采用轻氧化步骤以便用氧化物覆盖poly栅21和22的边缘。然后在有源区5中实行LDD注入。在以下步骤中然后通过淀积和过刻蚀氧化物层以一种已知的方式在栅21和22的边缘提供间隔层23。应注意，在这一连接中，栅电极21和22上的间隔层具有基本相同的尺寸，这对于随后使用的自对准硅化物(salicide)工艺很重要。用间隔层23作掩膜，通过As离子注入形成n型源和漏区24、25。这些区域通过LDD区24a和25a与晶体管的沟道区隔开。在去除此处用的掩膜以及硅层6和层16的暴露部分的掩膜后，在表面上形成Ti层26，由此获得了图7所示的位置。如图所示，Ti层26与硅本体1和poly栅21和22局部接触，并与间隔层23和场氧化物3的区域处的硅氧化物局部接触。在加热条件下，Ti在poly栅21、22上和晶体管的源和漏区上形成钛的硅化物，但在场氧化物3上Ti并未改变。在间隔层23的侧面上，对于间隔层的仍被Ti覆盖的其余部分，由于硅的扩散，只在靠近源区和漏区处以及栅电极处变为硅化物，由于存储器晶体管的控制电极21和逻辑部分晶体管的栅22基本上厚度相等，间隔层23基本上高度也相同，因此桥接的可能性很少。通过选择性刻蚀步骤，其中对Ti的刻蚀比对钛的硅化物快得多，可以从场氧化物3和间隔层23的侧面上去除剩余的TF，由此获得了图8所示的相互分开的低欧姆硅化物接触27。
该器件随后可以进行常用的进一步操作，例如用一个或几个金属层形成导电连接，并提供玻璃层。这些步骤是众所周知的，因此不再进一步叙述。
在这里描述的例子中，形成整个浮栅10和形成栅22的一部分的poly层A之后是两个poly层，即形成(部分)控制电极21的poly层B和形成控制电极21和栅22的其余部分的poly层C。该实施例的优点是浮栅厚度的选择具有较高的独立性。一个可能的缺点是控制电极21和栅22是复合poly层形成，这可能导致在作为掺杂过程中掺杂剂的阻挡层的poly层之间的边界处的氧化层引起栅耗尽的问题，因此poly层A设定为过低的掺杂浓度。为消除这一缺点，对上述工艺作了一个改进，如下面参照图9所述。图9的阶段对应于第一工艺的图7所示的阶段，其中淀积了Ti层26。在本改进例中，poly层A的厚度约为300nm，即两倍于第一实施例中的厚度。与上述方式类似，存储器晶体管的浮栅10由此poly层限定。实施至并包括图4所示的阶段的工艺步骤，但逻辑部分晶体管的有源区5仍由poly层A覆盖。限定了存储器晶体管的控制电极21的poly层B也约300nm厚。随后，通过对应于上述实施例的掩膜20(见图5)的掩膜，限定了存储器晶体管的控制电极21和逻辑晶体管的栅22。以后的工艺与前述实施例相同。由于控制电极21和栅22厚度相同，该工艺能以可重复的方式实施，同时避免了上述过刻蚀和桥接的问题。与前述实施例相比，浮栅10的较大的厚度导致更差的平面结构，这使得后面的工艺稍困难一些。另一方面，图9的结构的优点是防止了栅耗尽和浮栅具有大的侧面表面，因此浮栅和重叠的控制电极21之间的电容较大。
显然本发明不限于这里给出的实施例，对本领域普通技术人员可在本发明范围内作出多种变化。因此本发明也具有没有硅化物层的实施例的大多数优点。也可以变换实施例中的导电类型。如果需要，在前述工艺的第一实施例中可以删去硅的氮氧化物层8

Claims (10)

1.一种半导体本体由硅制成的半导体器件，在一个表面上有含有多晶或非晶硅绝缘栅的第一MOS晶体管和以第二MOS晶体管形式的非易失性可编程存储元件，第二MOS晶体管含有多晶或非晶硅的电学浮栅以及位于浮栅上并在那里电绝缘的多晶或非晶硅控制电板，特征在于绝缘栅的厚度大于或等于浮栅的厚度并等于或基本等于控制电极的厚度。
2.如权利要求1所述的半导体器件，特征在于浮栅和绝缘栅的厚度相等，由共同的第一淀积的硅层制作，还在于控制电极由第二淀积的硅层制成。
3.如权利要求1所述的半导体器件，特征在于绝缘栅和控制电极的厚度大于浮栅的厚度。
4.如前述任一权利要求所述的半导体器件，特征在于MOS晶体管的源和漏区、绝缘栅、控制电极含有包括硅和金属的合金的较低欧姆电阻的硅化物顶层。
5.如权利要求4所述的半导体器件，特征在于所述硅化物层包括Ti。
6.一种制作半导体本体由硅制成的半导体器件的方法，所述半导体器件的一个表面上含有多晶或非晶硅绝缘栅的第一MOS晶体管和以第二MOS晶体管形式的非易失性可编程存储元件，第二MOS晶体管含有多晶或非晶硅的电学浮栅和位于浮栅上并在那里电绝缘的多晶或非晶硅控制电极，该方法的特征在于以下步骤：
在半导体本体的表面上为第一MOS晶体管限定第一有源区，为第二MOS晶体管限定第二有源区；
在第一和第二有源区上提供电绝缘层以便分别形成第一和第二MOS晶体管的栅介质；
在第一和第二有源区上淀积第一多晶或非晶硅层，在那里由绝缘层分开；
在第一硅层上提供介质层；
在第一硅层上提供第二多晶或非晶硅层并在那里由介质层分开，第二硅层的厚度等于或至少基本等于第一硅层的厚度；
在第一有源区的区域去除第二硅层；
从淀积的硅层限定出浮栅、控制电极和绝缘栅。
7.如权利要求6所述的方法，特征在于在去除第一有源区上的第二硅层后淀积第三多晶或非晶硅层，还在于控制电极和绝缘栅由第二和第三硅层结合形成。
8.如权利要求6或7所述的方法，特征在于浮栅在淀积第二硅层前。由第一硅层形成，随后通过掺杂提供第二MOS晶体管的源和漏区，同时用第一硅层掩蔽第一有源区以防掺杂。
9.如权利要求8所述的方法，特征在于在淀积第二硅层前，浮栅的侧面用热氧化形成的硅氧化层覆盖。
10.如权利要求6至9中任一权利要求所述的方法，特征在于MOS晶体管的源和漏区、控制电极和绝缘栅通过自对准硅化物(salicide)工艺提供有含有硅和金属的合金的硅化物顶层。
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