JP2002050705A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2002050705A JP2002050705A JP2000233456A JP2000233456A JP2002050705A JP 2002050705 A JP2002050705 A JP 2002050705A JP 2000233456 A JP2000233456 A JP 2000233456A JP 2000233456 A JP2000233456 A JP 2000233456A JP 2002050705 A JP2002050705 A JP 2002050705A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Abstract
(57)【要約】
【課題】 埋め込みビット線構造の半導体記憶装置にお
いて、当該ビット線構造に起因する諸々の問題を解決
し、確実なシリサイド形成を行なうことを可能とし、低
抵抗で更なる微細化・高速動作化を実現する。 【解決手段】 ビット線１１と不純物拡散層１４は、各
々の一端が重畳されて接続されており、周辺回路領域３
における選択トランジスタのソース／ドレイン１７の表
層及び重畳部位１４ａを含む不純物拡散層１４の表層に
高融点金属、ここではＴｉとＳｉとのシリサイド化が施
され、チタンシリサイド層１８が形成されている。
いて、当該ビット線構造に起因する諸々の問題を解決
し、確実なシリサイド形成を行なうことを可能とし、低
抵抗で更なる微細化・高速動作化を実現する。 【解決手段】 ビット線１１と不純物拡散層１４は、各
々の一端が重畳されて接続されており、周辺回路領域３
における選択トランジスタのソース／ドレイン１７の表
層及び重畳部位１４ａを含む不純物拡散層１４の表層に
高融点金属、ここではＴｉとＳｉとのシリサイド化が施
され、チタンシリサイド層１８が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ビット線が不純物
拡散層で形成された埋め込み構造の半導体記憶装置及び
その製造方法に関し、特にシリサイド化され、メモリセ
ルアレイ領域の周辺回路領域及びロジック回路領域を備
えた混載型の半導体記憶装置に適用して好適である。
拡散層で形成された埋め込み構造の半導体記憶装置及び
その製造方法に関し、特にシリサイド化され、メモリセ
ルアレイ領域の周辺回路領域及びロジック回路領域を備
えた混載型の半導体記憶装置に適用して好適である。
【０００２】
【従来の技術】電源を断っても記憶情報が失われない不
揮発性半導体記憶装置（不揮発性メモリ）には、ＥＰＲ
ＯＭ、フラッシュＥＥＰＲＯＭ等があり、ロジック半導
体装置には、ＭＰＵ，ＭＣＵなどがあって、それぞれ別
々に製造するのが一般的である。
揮発性半導体記憶装置（不揮発性メモリ）には、ＥＰＲ
ＯＭ、フラッシュＥＥＰＲＯＭ等があり、ロジック半導
体装置には、ＭＰＵ，ＭＣＵなどがあって、それぞれ別
々に製造するのが一般的である。
【０００３】不揮発性メモリにおいては、更なる微細化
と動作速度の向上のため、シリサイド構造の研究開発が
急速に進んでいる。一方、同様の理由から、ロジック用
トランジスタでも、ソース／ドレインのシリサイド化又
はソース／ドレイン及びゲート電極をシリサイド化した
構造（サリサイド構造）が採用されている。
と動作速度の向上のため、シリサイド構造の研究開発が
急速に進んでいる。一方、同様の理由から、ロジック用
トランジスタでも、ソース／ドレインのシリサイド化又
はソース／ドレイン及びゲート電極をシリサイド化した
構造（サリサイド構造）が採用されている。
【０００４】近年においては、不揮発性メモリとロジッ
ク半導体装置を同一基板上に併設する混載半導体装置の
研究開発が急速に進んでいる。このため、従来の混載型
半導体装置でもシリサイド化が必要となってきた。
ク半導体装置を同一基板上に併設する混載半導体装置の
研究開発が急速に進んでいる。このため、従来の混載型
半導体装置でもシリサイド化が必要となってきた。
【０００５】電気的に書込み消去ができる不揮発性メモ
リは、半導体基板上にメモリセルアレイ領域と周辺回路
領域及び接続領域で構成されており、混載型半導体装置
では、前記構成に加えてＳＲＡＭ等を含むロジック領域
を有して構成されている。
リは、半導体基板上にメモリセルアレイ領域と周辺回路
領域及び接続領域で構成されており、混載型半導体装置
では、前記構成に加えてＳＲＡＭ等を含むロジック領域
を有して構成されている。
【０００６】このような不揮発性メモリのメモリセルア
レイ領域において、製造工程数の削減が要求されてお
り、その好適な手法として、ビット線を基板表層に不純
物拡散層として形成する埋め込みビット線構造が提案さ
れている。
レイ領域において、製造工程数の削減が要求されてお
り、その好適な手法として、ビット線を基板表層に不純
物拡散層として形成する埋め込みビット線構造が提案さ
れている。
【０００７】ここで、メモリセルアレイ領域が埋め込み
ビット線構造の従来の不揮発性メモリの一例を示す。図
１３は、ビット線構造の不揮発性メモリにおけるメモリ
セルアレイ領域のメモリセルと周辺回路領域の選択トラ
ンジスタを拡大して示す概略断面図であり、図１４はメ
モリセルのワード線に沿った概略断面図である。
ビット線構造の従来の不揮発性メモリの一例を示す。図
１３は、ビット線構造の不揮発性メモリにおけるメモリ
セルアレイ領域のメモリセルと周辺回路領域の選択トラ
ンジスタを拡大して示す概略断面図であり、図１４はメ
モリセルのワード線に沿った概略断面図である。
【０００８】メモリセルと選択トランジスタとはフィー
ルド酸化膜１０８で隔てられており、メモリセルにおい
ては、例えば図１４に示すように、半導体基板１０１上
に第１の酸化膜１２０、電荷の蓄積窒化膜１２１、第２
の酸化膜１２２及びワード線（ＷＬ）１０２が順次積層
されてゲート電極構造が構成され、選択トランジスタに
おいては、半導体基板１０１上にゲート絶縁膜１１１及
びゲート電極１１２が順次積層されてゲート電極構造が
構成されている。
ルド酸化膜１０８で隔てられており、メモリセルにおい
ては、例えば図１４に示すように、半導体基板１０１上
に第１の酸化膜１２０、電荷の蓄積窒化膜１２１、第２
の酸化膜１２２及びワード線（ＷＬ）１０２が順次積層
されてゲート電極構造が構成され、選択トランジスタに
おいては、半導体基板１０１上にゲート絶縁膜１１１及
びゲート電極１１２が順次積層されてゲート電極構造が
構成されている。
【０００９】メモリセルでは、シリコン基板１０１に不
純物がイオン注入されてビット線（ＢＬ）１０３が形成
され、ビット線１０３上に熱酸化による絶縁層１０４が
形成されており、ビット線１０３とワード線１０２は絶
縁層１０４で絶縁分離され、ビット線１０３と選択トラ
ンジスタのソース／ドレイン１１３が、絶縁層１０４を
貫通してビット線１０３上を開口するコンタクト孔１０
５とソース／ドレイン１１３上を開口するコンタクト孔
１０６とを介して金属配線１０７により接続されてい
る。
純物がイオン注入されてビット線（ＢＬ）１０３が形成
され、ビット線１０３上に熱酸化による絶縁層１０４が
形成されており、ビット線１０３とワード線１０２は絶
縁層１０４で絶縁分離され、ビット線１０３と選択トラ
ンジスタのソース／ドレイン１１３が、絶縁層１０４を
貫通してビット線１０３上を開口するコンタクト孔１０
５とソース／ドレイン１１３上を開口するコンタクト孔
１０６とを介して金属配線１０７により接続されてい
る。
【００１０】次に、浮遊ゲートと制御ゲートを有する不
揮発性メモリセルにおいて、特開平１０−９８１７０号
公報では、周辺回路部とビット線とを不純物領域を設け
て接続している。
揮発性メモリセルにおいて、特開平１０−９８１７０号
公報では、周辺回路部とビット線とを不純物領域を設け
て接続している。
【００１１】
【発明が解決しようとする課題】上述した従来の不揮発
性メモリにおいて、シリサイド化を行なう場合、メモリ
セルアレイ領域にもシリサイド形成すれば、隣接するビ
ット線１０３がシリサイドでショートするため、上記の
ようにメモリセルのビット線１０３はシリサイド化せ
ず、周辺回路領域のみをシリサイド化する。従ってこの
場合、メモリセルアレイ領域のみをマスクで覆うことに
なるが、これにより製造工程の煩雑化を招くという問題
がある。
性メモリにおいて、シリサイド化を行なう場合、メモリ
セルアレイ領域にもシリサイド形成すれば、隣接するビ
ット線１０３がシリサイドでショートするため、上記の
ようにメモリセルのビット線１０３はシリサイド化せ
ず、周辺回路領域のみをシリサイド化する。従ってこの
場合、メモリセルアレイ領域のみをマスクで覆うことに
なるが、これにより製造工程の煩雑化を招くという問題
がある。
【００１２】更にこの場合、金属配線１０７を形成する
際に、メモリセルのコンタクト孔１０５ではシリサイド
化されていないビット線１０３の表面が露出するのに対
して、選択トランジスタのコンタクト孔１０６ではシリ
サイド化されたソース／ドレイン１１３の表面が露出す
る。このように、コンタクト孔の形成時にシリサイドが
露出している部分とシリコン基板が露出している部分が
混在するため、シリサイド側のコンタクト孔１０６を埋
め込む際の前処理を行うと非シリサイド側のコンタクト
孔１０５の露出部位にダメージが生じてコンタクト不良
となり、所望の抵抗が得られないという問題がある。
際に、メモリセルのコンタクト孔１０５ではシリサイド
化されていないビット線１０３の表面が露出するのに対
して、選択トランジスタのコンタクト孔１０６ではシリ
サイド化されたソース／ドレイン１１３の表面が露出す
る。このように、コンタクト孔の形成時にシリサイドが
露出している部分とシリコン基板が露出している部分が
混在するため、シリサイド側のコンタクト孔１０６を埋
め込む際の前処理を行うと非シリサイド側のコンタクト
孔１０５の露出部位にダメージが生じてコンタクト不良
となり、所望の抵抗が得られないという問題がある。
【００１３】そこで本発明の目的は、前記課題に鑑みて
なされたものであり、埋め込みビット線構造においてシ
リサイド化する際に、周辺回路領域（及びロジック回路
領域）のみのシリサイド形成を容易且つ少ない工程数で
行なうことを可能とし、しかもメモリセルアレイ領域と
周辺回路領域（及びロジック回路領域）とを接続する際
に、両者を第２の不純物拡散層で接続することにより、
両者のコンタクト孔の開口露出部位の差異に起因する不
都合を解消することにある。更には、ビット線を構成す
る第１の不純物拡散層と第２の不純物拡散層との重畳部
位は高抵抗となる問題があるため、シリサイド形成し、
抵抗値の増加を抑止する。これは、第１の不純物拡散層
の上部に絶縁層があるため、第２の不純物拡散層を形成
する場合のイオン注入を行なっても第１の不純物拡散層
の端に不純物が入らず、重畳部は狭く、抵抗が高くな
る。
なされたものであり、埋め込みビット線構造においてシ
リサイド化する際に、周辺回路領域（及びロジック回路
領域）のみのシリサイド形成を容易且つ少ない工程数で
行なうことを可能とし、しかもメモリセルアレイ領域と
周辺回路領域（及びロジック回路領域）とを接続する際
に、両者を第２の不純物拡散層で接続することにより、
両者のコンタクト孔の開口露出部位の差異に起因する不
都合を解消することにある。更には、ビット線を構成す
る第１の不純物拡散層と第２の不純物拡散層との重畳部
位は高抵抗となる問題があるため、シリサイド形成し、
抵抗値の増加を抑止する。これは、第１の不純物拡散層
の上部に絶縁層があるため、第２の不純物拡散層を形成
する場合のイオン注入を行なっても第１の不純物拡散層
の端に不純物が入らず、重畳部は狭く、抵抗が高くな
る。
【００１４】このように本発明は、埋め込みビット線構
造に起因する諸々の問題を解決し、確実なシリサイド形
成を行なうことを可能とし、低抵抗で更なる微細化・高
速動作化を実現する信頼性の高い半導体記憶装置及びそ
の製造方法を提供することを目的とする。
造に起因する諸々の問題を解決し、確実なシリサイド形
成を行なうことを可能とし、低抵抗で更なる微細化・高
速動作化を実現する信頼性の高い半導体記憶装置及びそ
の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
結果、以下に示す発明の諸態様に想到した。
【００１６】本発明は、ワード線とビット線が絶縁層を
介して交差し、当該交差部位にメモリセルが構成されて
なるメモリセルアレイ領域と、前記メモリセルの選択ト
ランジスタを有してなる周辺回路領域とを備え（更に、
所定のトランジスタを有してなるロジック回路領域を備
えたものでもよい。）、前記ビット線が前記絶縁層の下
部に形成された第１の不純物拡散層からなる、いわゆる
埋め込みビット線構造の半導体記憶装置及びその製造方
法を対象とする。
介して交差し、当該交差部位にメモリセルが構成されて
なるメモリセルアレイ領域と、前記メモリセルの選択ト
ランジスタを有してなる周辺回路領域とを備え（更に、
所定のトランジスタを有してなるロジック回路領域を備
えたものでもよい。）、前記ビット線が前記絶縁層の下
部に形成された第１の不純物拡散層からなる、いわゆる
埋め込みビット線構造の半導体記憶装置及びその製造方
法を対象とする。
【００１７】本発明の半導体記憶装置は、前記メモリセ
ルアレイ領域と前記周辺回路領域との接続部位に、前記
第１の不純物拡散層と一端で重畳接続された第２の不純
物拡散層を有し、前記重畳部位を含む前記第２の不純物
拡散層の表層及び前記選択トランジスタのソース／ドレ
インを構成する第３の不純物拡散層の表層にシリサイド
が形成されていることを特徴とする。
ルアレイ領域と前記周辺回路領域との接続部位に、前記
第１の不純物拡散層と一端で重畳接続された第２の不純
物拡散層を有し、前記重畳部位を含む前記第２の不純物
拡散層の表層及び前記選択トランジスタのソース／ドレ
インを構成する第３の不純物拡散層の表層にシリサイド
が形成されていることを特徴とする。
【００１８】この場合、前記第２の不純物拡散層の一部
は、ソース／ドレインを構成する前記第３の不純物拡散
層の一方と共通又は独立に形成されたものである。
は、ソース／ドレインを構成する前記第３の不純物拡散
層の一方と共通又は独立に形成されたものである。
【００１９】前記メモリセルと前記選択トランジスタ
は、前記第２の不純物拡散層と前記第３の不純物拡散層
とが前記各シリサイドを介して配線接続される。
は、前記第２の不純物拡散層と前記第３の不純物拡散層
とが前記各シリサイドを介して配線接続される。
【００２０】更に、前記メモリセルと前記選択トランジ
スタには、前記第２の不純物拡散層の表層及び前記第３
の不純物拡散層の表層にシリサイドが形成されており、
金属配線を介して接続される。
スタには、前記第２の不純物拡散層の表層及び前記第３
の不純物拡散層の表層にシリサイドが形成されており、
金属配線を介して接続される。
【００２１】更に、前記周辺回路領域には、シリサイド
が形成されており、前記メモリセルアレイ領域の不純物
拡散層の表層は非シリサイド状態となっている。
が形成されており、前記メモリセルアレイ領域の不純物
拡散層の表層は非シリサイド状態となっている。
【００２２】本発明の半導体記憶装置の製造方法は、前
記構成の半導体記憶装置を製造するに際して、半導体基
板上に、周辺回路領域及び／又はロジック回路領域の第
１の素子形成領域及びメモリセルの第２の素子形成領域
を区画する工程と、前記第１及び第２の素子形成領域
に、第１の酸化膜、蓄積窒化膜及び第２の酸化膜を積層
形成した後、前記第１の素子形成領域のみの前記第１の
酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を所定形
状にパターニングする工程と、前記第２の素子形成領域
に、選択的に不純物を導入してビット線となる第１の不
純物拡散層を形成した後、当該第１の不純物拡散層上に
絶縁層を形成する工程と、前記第１の素子形成領域及び
前記第１の素子形成領域と前記第２の素子形成領域との
接続部位のみの前記第１の酸化膜、前記蓄積窒化膜及び
前記第２の酸化膜を除去する工程と、前記第１の素子形
成領域にゲート絶縁膜を形成する工程と、前記第１の素
子形成領域及び前記第２の素子形成領域にシリコン膜を
形成した後、前記シリコン膜をパターニングして、前記
第１の素子形成領域の前記ゲート絶縁膜上にゲート電極
を、前記第２の素子形成領域の前記第１の酸化膜、前記
蓄積窒化膜及び前記第２の酸化膜上にワード線をそれぞ
れ形成する工程と、前記接続部位及び前記第１の素子形
成領域に不純物を導入し、前記接続部位には前記第１の
不純物拡散層と一端で重畳接続されるように第２の不純
物拡散層を、前記第１の素子形成領域にはソース／ドレ
インとなる第３の不純物拡散層をそれぞれ形成する工程
と、前記重畳部位を含む前記第２の不純物拡散層の表層
及び前記選択トランジスタのソース／ドレインを構成す
る第３の不純物拡散層の表層にシリサイドを形成する工
程とを含むことを特徴とする。
記構成の半導体記憶装置を製造するに際して、半導体基
板上に、周辺回路領域及び／又はロジック回路領域の第
１の素子形成領域及びメモリセルの第２の素子形成領域
を区画する工程と、前記第１及び第２の素子形成領域
に、第１の酸化膜、蓄積窒化膜及び第２の酸化膜を積層
形成した後、前記第１の素子形成領域のみの前記第１の
酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を所定形
状にパターニングする工程と、前記第２の素子形成領域
に、選択的に不純物を導入してビット線となる第１の不
純物拡散層を形成した後、当該第１の不純物拡散層上に
絶縁層を形成する工程と、前記第１の素子形成領域及び
前記第１の素子形成領域と前記第２の素子形成領域との
接続部位のみの前記第１の酸化膜、前記蓄積窒化膜及び
前記第２の酸化膜を除去する工程と、前記第１の素子形
成領域にゲート絶縁膜を形成する工程と、前記第１の素
子形成領域及び前記第２の素子形成領域にシリコン膜を
形成した後、前記シリコン膜をパターニングして、前記
第１の素子形成領域の前記ゲート絶縁膜上にゲート電極
を、前記第２の素子形成領域の前記第１の酸化膜、前記
蓄積窒化膜及び前記第２の酸化膜上にワード線をそれぞ
れ形成する工程と、前記接続部位及び前記第１の素子形
成領域に不純物を導入し、前記接続部位には前記第１の
不純物拡散層と一端で重畳接続されるように第２の不純
物拡散層を、前記第１の素子形成領域にはソース／ドレ
インとなる第３の不純物拡散層をそれぞれ形成する工程
と、前記重畳部位を含む前記第２の不純物拡散層の表層
及び前記選択トランジスタのソース／ドレインを構成す
る第３の不純物拡散層の表層にシリサイドを形成する工
程とを含むことを特徴とする。
【００２３】この場合、前記第２の不純物拡散層の一部
は、ソース／ドレインを構成する前記第３の不純物拡散
層の一方と共通又は独立に形成してもよい。
は、ソース／ドレインを構成する前記第３の不純物拡散
層の一方と共通又は独立に形成してもよい。
【００２４】
【発明の実施の形態】以下、本発明を適用した好適な諸
実施形態について、図面を参照しながら詳細に説明す
る。
実施形態について、図面を参照しながら詳細に説明す
る。
【００２５】（第１の実施形態）先ず、第１の実施形態
について説明する。この不揮発性半導体記憶装置（不揮
発性メモリ）は、埋め込みビット線構造とされており、
メモリセルアレイ領域の周辺回路領域及びロジック回路
領域のみにシリサイド形成されている。図１は、本実施
形態の不揮発性メモリを示す概略平面図であり、メモリ
セルアレイ領域と周辺回路領域の境界部位近傍を示して
いる。図２（ａ）は、図１中のＩ−Ｉ’に沿った概略断
面図、図２（ｂ）は、図１中のＩＩ−ＩＩ’に沿った概
略断面図、図２（ｃ）は、図１中のＩＩＩ−ＩＩＩ’に
沿った概略断面図である。
について説明する。この不揮発性半導体記憶装置（不揮
発性メモリ）は、埋め込みビット線構造とされており、
メモリセルアレイ領域の周辺回路領域及びロジック回路
領域のみにシリサイド形成されている。図１は、本実施
形態の不揮発性メモリを示す概略平面図であり、メモリ
セルアレイ領域と周辺回路領域の境界部位近傍を示して
いる。図２（ａ）は、図１中のＩ−Ｉ’に沿った概略断
面図、図２（ｂ）は、図１中のＩＩ−ＩＩ’に沿った概
略断面図、図２（ｃ）は、図１中のＩＩＩ−ＩＩＩ’に
沿った概略断面図である。
【００２６】この不揮発性メモリは、ｐ型シリコン基板
１上でメモリセルアレイ領域２と周辺回路領域３（及び
ロジック回路領域：不図示）を備えて構成されており、
両者がフィールド酸化膜４により隔てられている。ここ
で、シリコン基板１として、いわゆるＳＯＩ（Silicon
On Insulator）基板を用い、寄生容量を低下させて動作
の高速化を図るようにしても良い。
１上でメモリセルアレイ領域２と周辺回路領域３（及び
ロジック回路領域：不図示）を備えて構成されており、
両者がフィールド酸化膜４により隔てられている。ここ
で、シリコン基板１として、いわゆるＳＯＩ（Silicon
On Insulator）基板を用い、寄生容量を低下させて動作
の高速化を図るようにしても良い。
【００２７】メモリセルアレイ領域２は、ビット線１１
とワード線１２とが絶縁層１３を介して交差（直交）し
ており、交差部分に各メモリセルが構成される。ビット
線１１は、シリコン基板１の表層にｎ型不純物、ここで
は砒素（Ａｓ）がイオン注入されて不純物拡散層として
形成されており、このビット線上に熱酸化による絶縁層
１３が形成されてビット線１１とワード線１２の絶縁が
確保される。隣接するビット線１１間には、第１の酸化
膜２０、蓄積窒化膜２１及び第２の酸化膜２２が積層形
成されて絶縁が確保される。ここで、ワード線１２と重
なる部位を除くビット線１１間には２０〜２２の少なく
とも１種で絶縁されれば良いが、本例ではこれら全てが
ビット線１１間に設けられる場合を例示する。
とワード線１２とが絶縁層１３を介して交差（直交）し
ており、交差部分に各メモリセルが構成される。ビット
線１１は、シリコン基板１の表層にｎ型不純物、ここで
は砒素（Ａｓ）がイオン注入されて不純物拡散層として
形成されており、このビット線上に熱酸化による絶縁層
１３が形成されてビット線１１とワード線１２の絶縁が
確保される。隣接するビット線１１間には、第１の酸化
膜２０、蓄積窒化膜２１及び第２の酸化膜２２が積層形
成されて絶縁が確保される。ここで、ワード線１２と重
なる部位を除くビット線１１間には２０〜２２の少なく
とも１種で絶縁されれば良いが、本例ではこれら全てが
ビット線１１間に設けられる場合を例示する。
【００２８】メモリセルのゲート電極構造は、上記の第
１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２
とワード線１２の交差する接続部分で構成されている。
このメモリセルでは、ビット線１１がソース／ドレイン
を兼ねており、蓄積窒化膜２１で電荷の蓄積・放出が行
なわれてメモリとして機能する。
１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２
とワード線１２の交差する接続部分で構成されている。
このメモリセルでは、ビット線１１がソース／ドレイン
を兼ねており、蓄積窒化膜２１で電荷の蓄積・放出が行
なわれてメモリとして機能する。
【００２９】なお、図２（ｃ）に示すように、第１の酸
化膜２０の直下におけるシリコン基板１の表層にしきい
値制御のためにｐ型不純物をイオン注入してなるチャネ
ルストッパー層２３を形成しても良い。
化膜２０の直下におけるシリコン基板１の表層にしきい
値制御のためにｐ型不純物をイオン注入してなるチャネ
ルストッパー層２３を形成しても良い。
【００３０】一方、周辺回路領域３は、選択トランジス
タが複数設けられて構成されており、この選択トランジ
スタは、ゲート絶縁膜１５上にゲート電極１６がパター
ン形成されてなり、このゲート電極１６の両側における
シリコン基板１の表層にｎ型不純物、ここでは砒素（Ａ
ｓ）がイオン注入されてソース／ドレイン１７が形成さ
れて構成されている。
タが複数設けられて構成されており、この選択トランジ
スタは、ゲート絶縁膜１５上にゲート電極１６がパター
ン形成されてなり、このゲート電極１６の両側における
シリコン基板１の表層にｎ型不純物、ここでは砒素（Ａ
ｓ）がイオン注入されてソース／ドレイン１７が形成さ
れて構成されている。
【００３１】本例では、図１の線分Ｍ−Ｍ’を境界とし
てメモリセルアレイ領域２側（図１中で下側）のみに第
１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２
が形成されており、線分Ｍ−Ｍ’より図１中で上側にお
けるメモリセルアレイ領域２と周辺回路領域３との接続
部位には、シリコン基板１の表層にｎ型不純物、ここで
は砒素（Ａｓ）がイオン注入されて不純物拡散層１４が
形成されている。この不純物拡散層１４は、一部で選択
トランジスタのソース／ドレイン１７を兼ねている。
てメモリセルアレイ領域２側（図１中で下側）のみに第
１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２
が形成されており、線分Ｍ−Ｍ’より図１中で上側にお
けるメモリセルアレイ領域２と周辺回路領域３との接続
部位には、シリコン基板１の表層にｎ型不純物、ここで
は砒素（Ａｓ）がイオン注入されて不純物拡散層１４が
形成されている。この不純物拡散層１４は、一部で選択
トランジスタのソース／ドレイン１７を兼ねている。
【００３２】ここで、図２（ａ）に示すように、ビット
線１１と不純物拡散層１４は、各々の一端が重畳されて
接続されており、線分Ｍ−Ｍ’より図１中で上側の部
位、即ち周辺回路領域３における選択トランジスタのソ
ース／ドレイン１７の表層及び重畳部位１４ａを含む不
純物拡散層１４の表層に高融点金属、ここではＴｉとＳ
ｉとのシリサイド化が施され、チタンシリサイド層１８
が形成されている。
線１１と不純物拡散層１４は、各々の一端が重畳されて
接続されており、線分Ｍ−Ｍ’より図１中で上側の部
位、即ち周辺回路領域３における選択トランジスタのソ
ース／ドレイン１７の表層及び重畳部位１４ａを含む不
純物拡散層１４の表層に高融点金属、ここではＴｉとＳ
ｉとのシリサイド化が施され、チタンシリサイド層１８
が形成されている。
【００３３】そして、図１及び図２（ａ）に示すよう
に、全面を覆う層間絶縁膜１９及びＢＰＳＧ膜３５に不
純物拡散層１４上のチタンシリサイド層１８の表面の一
部を露出させるコンタクト孔３１及びソース／ドレイン
１７上のチタンシリサイド層１８の表面の一部を露出さ
せるコンタクト孔３２が形成され、これらを埋め込むタ
ングステン（Ｗ）プラグ３４に続き、不純物拡散層１４
及びソース／ドレイン１７を介してビット線１１と選択
トランジスタとを接続する金属配線３３がパターン形成
されている。
に、全面を覆う層間絶縁膜１９及びＢＰＳＧ膜３５に不
純物拡散層１４上のチタンシリサイド層１８の表面の一
部を露出させるコンタクト孔３１及びソース／ドレイン
１７上のチタンシリサイド層１８の表面の一部を露出さ
せるコンタクト孔３２が形成され、これらを埋め込むタ
ングステン（Ｗ）プラグ３４に続き、不純物拡散層１４
及びソース／ドレイン１７を介してビット線１１と選択
トランジスタとを接続する金属配線３３がパターン形成
されている。
【００３４】本例では、不純物拡散層１４及び選択トラ
ンジスタのソース／ドレイン１７がシリサイド化された
場合を例示したが、これらに加え、ロジック回路領域に
おける不純物拡散層のシリサイド化や各種ゲート電極の
ポリサイド化を行なうようにしても好適である。
ンジスタのソース／ドレイン１７がシリサイド化された
場合を例示したが、これらに加え、ロジック回路領域に
おける不純物拡散層のシリサイド化や各種ゲート電極の
ポリサイド化を行なうようにしても好適である。
【００３５】以下、本実施形態による不揮発性メモリの
製造方法について説明する。図３〜図６は、本実施形態
による不揮発性メモリの製造方法を工程順に示す概略断
面図である。ここで、図３（ｂ）と（ｃ）、図４（ｂ）
と（ｃ）、図５（ａ）と（ｂ）、図６（ａ）と（ｂ）は
それぞれ断面部位の異なる同一工程を示している。
製造方法について説明する。図３〜図６は、本実施形態
による不揮発性メモリの製造方法を工程順に示す概略断
面図である。ここで、図３（ｂ）と（ｃ）、図４（ｂ）
と（ｃ）、図５（ａ）と（ｂ）、図６（ａ）と（ｂ）は
それぞれ断面部位の異なる同一工程を示している。
【００３６】先ず、ｐ型シリコン基板１（ＳＯＩ基板を
用いても良い）の表面に選択酸化法により、メモリセル
アレイ領域２と周辺回路領域３とを分離するフィールド
酸化膜４（図２（ａ）に示す）を膜厚２００ｎｍ〜５０
０ｎｍ程度にＬＯＣＯＳ法にて形成する。このとき、素
子分離領域に溝を形成し、この溝内に絶縁物を埋め込
む、いわゆるＳＴＩ（Shallow Trench Isolation）素子
分離法を用いても良い。
用いても良い）の表面に選択酸化法により、メモリセル
アレイ領域２と周辺回路領域３とを分離するフィールド
酸化膜４（図２（ａ）に示す）を膜厚２００ｎｍ〜５０
０ｎｍ程度にＬＯＣＯＳ法にて形成する。このとき、素
子分離領域に溝を形成し、この溝内に絶縁物を埋め込
む、いわゆるＳＴＩ（Shallow Trench Isolation）素子
分離法を用いても良い。
【００３７】次に、図３（ａ）に示すように、全面に熱
酸化法により第１の酸化膜２０を９００℃で膜厚５ｎｍ
〜１０ｎｍ程度に、ＣＶＤ法により蓄積窒化膜を６ｎｍ
〜１２ｎｍ程度に、熱酸化法により第２の酸化膜を１０
００℃で膜厚４ｎｍ〜１０ｎｍ程度に順次形成し、メモ
リセルアレイ領域２上の一部のみ開口するようにレジス
トパターン４４を形成し（このとき、斜めイオン注入
を、例えば硼素（Ｂ）を加速エネルギー６０ｋｅＶ、ド
ーズ量２×１０13〜５×１０13／ｃｍ2の条件で基板１
の表層に行なうようにしても良い。）、第１の酸化膜２
０、蓄積窒化膜２１、第２の酸化膜２２をドライエッチ
ングする。
酸化法により第１の酸化膜２０を９００℃で膜厚５ｎｍ
〜１０ｎｍ程度に、ＣＶＤ法により蓄積窒化膜を６ｎｍ
〜１２ｎｍ程度に、熱酸化法により第２の酸化膜を１０
００℃で膜厚４ｎｍ〜１０ｎｍ程度に順次形成し、メモ
リセルアレイ領域２上の一部のみ開口するようにレジス
トパターン４４を形成し（このとき、斜めイオン注入
を、例えば硼素（Ｂ）を加速エネルギー６０ｋｅＶ、ド
ーズ量２×１０13〜５×１０13／ｃｍ2の条件で基板１
の表層に行なうようにしても良い。）、第１の酸化膜２
０、蓄積窒化膜２１、第２の酸化膜２２をドライエッチ
ングする。
【００３８】続いて、図３（ｂ），（ｃ）に示すよう
に、レジストパターン４４をマスクにして、ソース／ド
レインを兼ねるビット線１１を形成するため、ｎ型不純
物、ここでは砒素（Ａｓ）を加速エネルギー５０ｋｅ
Ｖ、ドーズ量２×１０15〜５×１０15／ｃｍ2でイオン
注入する。その後、レジストパターン４４を剥離し、熱
酸化法によりビット線１１上に絶縁層４を８００℃で５
０ｎｍ〜２００ｎｍ程度に形成する。
に、レジストパターン４４をマスクにして、ソース／ド
レインを兼ねるビット線１１を形成するため、ｎ型不純
物、ここでは砒素（Ａｓ）を加速エネルギー５０ｋｅ
Ｖ、ドーズ量２×１０15〜５×１０15／ｃｍ2でイオン
注入する。その後、レジストパターン４４を剥離し、熱
酸化法によりビット線１１上に絶縁層４を８００℃で５
０ｎｍ〜２００ｎｍ程度に形成する。
【００３９】その後、図１の線分Ｍ−Ｍ’を境界とし
て、メモリセルアレイ領域２と周辺回路領域３との接続
部位を含む周辺回路領域３（図１中、上側部位）上の
み、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜
２２をドライエッチングする。前記一部を除くメモリセ
ルアレイ領域２上にはこれら２０〜２２を残しておく。
て、メモリセルアレイ領域２と周辺回路領域３との接続
部位を含む周辺回路領域３（図１中、上側部位）上の
み、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜
２２をドライエッチングする。前記一部を除くメモリセ
ルアレイ領域２上にはこれら２０〜２２を残しておく。
【００４０】続いて、図４（ａ）に示すように、周辺回
路領域２上に、ゲート絶縁膜１５を熱酸化により９００
℃で膜厚５ｎｍ〜１８ｎｍ程度に形成した後、全面に、
ワード線１２及びゲート電極１６となる多結晶シリコン
膜を膜厚７０ｎｍ〜１５０ｎｍ程度に堆積し、抵抗値が
約１００Ω・ｃｍとなるようにｎ型不純物、ここではリ
ン（Ｐ）を拡散ドープする。このとき、多結晶シリコン
膜の替わりにリンがドープされたアモルファスシリコン
膜を使用しても良い。そして、この上にタングステンシ
リサイド膜４１を膜厚１００ｎｍ〜１８０ｎｍ程度に形
成し、この上にレジスト反射防止のプラズマ窒化酸化膜
４２を膜厚３０ｎｍ〜１５０ｎｍ程度に形成し、レジス
トパターニングする。その後、多結晶シリコン膜、タン
グステンシリサイド膜４１及びプラズマ窒化酸化膜４２
をドライエッチングする。
路領域２上に、ゲート絶縁膜１５を熱酸化により９００
℃で膜厚５ｎｍ〜１８ｎｍ程度に形成した後、全面に、
ワード線１２及びゲート電極１６となる多結晶シリコン
膜を膜厚７０ｎｍ〜１５０ｎｍ程度に堆積し、抵抗値が
約１００Ω・ｃｍとなるようにｎ型不純物、ここではリ
ン（Ｐ）を拡散ドープする。このとき、多結晶シリコン
膜の替わりにリンがドープされたアモルファスシリコン
膜を使用しても良い。そして、この上にタングステンシ
リサイド膜４１を膜厚１００ｎｍ〜１８０ｎｍ程度に形
成し、この上にレジスト反射防止のプラズマ窒化酸化膜
４２を膜厚３０ｎｍ〜１５０ｎｍ程度に形成し、レジス
トパターニングする。その後、多結晶シリコン膜、タン
グステンシリサイド膜４１及びプラズマ窒化酸化膜４２
をドライエッチングする。
【００４１】続いて、メモリセルアレイ領域２と周辺回
路領域３との接続部位に、不純物拡散層１４及び選択ト
ランジスタのソース／ドレイン１７を形成するため、ｎ
型不純物、ここではリン（Ｐ）を加速エネルギー４０ｋ
ｅＶ、ドーズ量２×１０13〜４×１０13／ｃｍ2の条件
でイオン注入を行う。
路領域３との接続部位に、不純物拡散層１４及び選択ト
ランジスタのソース／ドレイン１７を形成するため、ｎ
型不純物、ここではリン（Ｐ）を加速エネルギー４０ｋ
ｅＶ、ドーズ量２×１０13〜４×１０13／ｃｍ2の条件
でイオン注入を行う。
【００４２】続いて、図４（ｂ）に示すように、ＣＶＤ
法により全面に酸化膜を膜厚７０ｎｍ〜１５０ｎｍ程度
に堆積した後、全面を異方性エッチング（エッチバッ
ク）してサイドウォールスペーサ４３を形成する。この
とき、図４（ｃ）に示すように、メモリセル部のＩＶ−
ＩＶ’上には、第１の酸化膜２０、蓄積窒化膜２１、第
２の酸化膜２２のうちいずれか１つ以上の絶縁膜を残し
ておく。
法により全面に酸化膜を膜厚７０ｎｍ〜１５０ｎｍ程度
に堆積した後、全面を異方性エッチング（エッチバッ
ク）してサイドウォールスペーサ４３を形成する。この
とき、図４（ｃ）に示すように、メモリセル部のＩＶ−
ＩＶ’上には、第１の酸化膜２０、蓄積窒化膜２１、第
２の酸化膜２２のうちいずれか１つ以上の絶縁膜を残し
ておく。
【００４３】続いて、メモリセルアレイ領域２と周辺回
路領域３との接続部位に、ｎ型不純物、ここでは砒素
（Ａｓ）を加速エネルギー６０ｋｅＶ、ドーズ量２×１
０15〜４×１０15／ｃｍ2の条件で高濃度にイオン注入
を行い、不純物拡散層１４及び選択トランジスタのを形
成する。このとき、ビット線１１を構成する不純物拡散
層とソース／ドレイン１７（ここでは、ソース／ドレイ
ン１７が不純物拡散層１４を兼ねる。）とが各々の一端
で重畳接続される。
路領域３との接続部位に、ｎ型不純物、ここでは砒素
（Ａｓ）を加速エネルギー６０ｋｅＶ、ドーズ量２×１
０15〜４×１０15／ｃｍ2の条件で高濃度にイオン注入
を行い、不純物拡散層１４及び選択トランジスタのを形
成する。このとき、ビット線１１を構成する不純物拡散
層とソース／ドレイン１７（ここでは、ソース／ドレイ
ン１７が不純物拡散層１４を兼ねる。）とが各々の一端
で重畳接続される。
【００４４】続いて、図５（ａ）に示すように、高融点
金属、ここではチタン（Ｔｉ）をスパッタリング法によ
り膜厚２０ｎｍ〜３０ｎｍ程度に形成する。次に、例え
ば７００℃で熱処理を施してＳｉとＴｉを反応させた
後、未反応層をエッチバックし、その後、８００℃で熱
処理を施して、不純物拡散層１４の表層及びソース／ド
レイン１７の表層にチタンシリサイド層１８を形成す
る。このとき、チタンシリサイドの替わりにコバルトシ
リサイド層を形成してもよい。
金属、ここではチタン（Ｔｉ）をスパッタリング法によ
り膜厚２０ｎｍ〜３０ｎｍ程度に形成する。次に、例え
ば７００℃で熱処理を施してＳｉとＴｉを反応させた
後、未反応層をエッチバックし、その後、８００℃で熱
処理を施して、不純物拡散層１４の表層及びソース／ド
レイン１７の表層にチタンシリサイド層１８を形成す
る。このとき、チタンシリサイドの替わりにコバルトシ
リサイド層を形成してもよい。
【００４５】ここで、図５（ｂ）に示すように、メモリ
セルアレイ領域２のＩＩＩ−ＩＩＩ’上（隣接するビッ
ト線１１間）には、第１の酸化膜２０、蓄積窒化膜２
１、第２の酸化膜２２のうちいずれかの絶縁膜が残って
いるため、メモリセルアレイ領域２にはシリサイドは形
成されない。
セルアレイ領域２のＩＩＩ−ＩＩＩ’上（隣接するビッ
ト線１１間）には、第１の酸化膜２０、蓄積窒化膜２
１、第２の酸化膜２２のうちいずれかの絶縁膜が残って
いるため、メモリセルアレイ領域２にはシリサイドは形
成されない。
【００４６】続いて、図５（ｃ）に示すように、ＣＶＤ
法により全面に層間絶縁膜１９及びＢＰＳＧ膜３５をそ
れぞれ膜厚５０ｎｍ〜１５０ｎｍ程度、４００ｎｍ〜１
０００ｎｍ程度に形成する。
法により全面に層間絶縁膜１９及びＢＰＳＧ膜３５をそ
れぞれ膜厚５０ｎｍ〜１５０ｎｍ程度、４００ｎｍ〜１
０００ｎｍ程度に形成する。
【００４７】続いて、図６（ａ），（ｂ）に示すよう
に、レジストパターニング後、ドライエッチングにより
コンタクト孔３１，３２を形成し、埋め込み用のタング
ステン３４を形成した後、アルミ合金を材料とする金属
配線３３を形成する。
に、レジストパターニング後、ドライエッチングにより
コンタクト孔３１，３２を形成し、埋め込み用のタング
ステン３４を形成した後、アルミ合金を材料とする金属
配線３３を形成する。
【００４８】しかる後、通常のＭＯＳ集積回路と同様に
多層金属配線を行い、表面パッシベーション膜を形成し
て、不揮発性メモリを完成させる。
多層金属配線を行い、表面パッシベーション膜を形成し
て、不揮発性メモリを完成させる。
【００４９】以上説明したように、本実施形態によれ
ば、埋め込みビット線構造の不揮発性メモリにおいて、
周辺回路領域３（及びロジック回路領域）のみのシリサ
イド形成を容易且つ少ない工程数で行なうことを可能と
し、しかもメモリセルアレイ領域２と周辺回路領域３
（及びロジック回路領域）とを接続する際に、両者を不
純物拡散層１４で接続することにより、両者のコンタク
ト孔３１，３２の開口露出部位には共にシリサイド層１
８が存するために不都合を生じることがない。更には、
ビット線１１を構成する不純物拡散層と不純物拡散層１
４との重畳部位にもシリサイド形成するため、抵抗値の
増加が抑止される。このように本例によれば、埋め込み
ビット線構造に起因する諸々の問題を解決し、確実なシ
リサイド形成を行なうことができ、低抵抗で更なる微細
化・高速動作化を可能とする信頼性の高い不揮発性メモ
リが実現する。
ば、埋め込みビット線構造の不揮発性メモリにおいて、
周辺回路領域３（及びロジック回路領域）のみのシリサ
イド形成を容易且つ少ない工程数で行なうことを可能と
し、しかもメモリセルアレイ領域２と周辺回路領域３
（及びロジック回路領域）とを接続する際に、両者を不
純物拡散層１４で接続することにより、両者のコンタク
ト孔３１，３２の開口露出部位には共にシリサイド層１
８が存するために不都合を生じることがない。更には、
ビット線１１を構成する不純物拡散層と不純物拡散層１
４との重畳部位にもシリサイド形成するため、抵抗値の
増加が抑止される。このように本例によれば、埋め込み
ビット線構造に起因する諸々の問題を解決し、確実なシ
リサイド形成を行なうことができ、低抵抗で更なる微細
化・高速動作化を可能とする信頼性の高い不揮発性メモ
リが実現する。
【００５０】（第２の実施形態）次いで、第２の実施形
態について説明する。ここでは、第１の実施形態と同様
に埋め込みビット線構造の不揮発性メモリを開示する
が、メモリセルアレイ領域と周辺回路領域との接続形態
が異なる点で相違する。図７は、本実施形態の不揮発性
メモリを示す概略平面図であり、メモリセルアレイ領域
と周辺回路領域の境界部位近傍を示している。図８は、
図１中のＩ−Ｉ’に沿った概略断面図である。なお、第
１の実施形態で開示した構成部材等と同様のものについ
ては同符号を記す。
態について説明する。ここでは、第１の実施形態と同様
に埋め込みビット線構造の不揮発性メモリを開示する
が、メモリセルアレイ領域と周辺回路領域との接続形態
が異なる点で相違する。図７は、本実施形態の不揮発性
メモリを示す概略平面図であり、メモリセルアレイ領域
と周辺回路領域の境界部位近傍を示している。図８は、
図１中のＩ−Ｉ’に沿った概略断面図である。なお、第
１の実施形態で開示した構成部材等と同様のものについ
ては同符号を記す。
【００５１】不揮発性メモリは、第１の実施形態と同
様、ｐ型シリコン基板１上でメモリセルアレイ領域２と
周辺回路領域３（及びロジック回路領域：不図示）を備
えて構成されており、両者がフィールド酸化膜４により
隔てられている。但し、第１の実施形態と異なり、フィ
ールド酸化膜４により両者が完全に分離されたかたちと
されている。
様、ｐ型シリコン基板１上でメモリセルアレイ領域２と
周辺回路領域３（及びロジック回路領域：不図示）を備
えて構成されており、両者がフィールド酸化膜４により
隔てられている。但し、第１の実施形態と異なり、フィ
ールド酸化膜４により両者が完全に分離されたかたちと
されている。
【００５２】更に本例でも、メモリセルアレイ領域２
は、ビット線１１とワード線１２とが絶縁層１３を介し
て交差（直交）しており、交差部分に各メモリセルが構
成される。ビット線１１は、シリコン基板１の表層にｎ
型不純物がイオン注入されて不純物拡散層として形成さ
れており、このビット線上に熱酸化による絶縁層１３が
形成されてビット線１１とワード線１２の絶縁が確保さ
れる。隣接するビット線１１間には、第１の酸化膜２
０、蓄積窒化膜２１及び第２の酸化膜２２が積層形成さ
れて絶縁が確保される。
は、ビット線１１とワード線１２とが絶縁層１３を介し
て交差（直交）しており、交差部分に各メモリセルが構
成される。ビット線１１は、シリコン基板１の表層にｎ
型不純物がイオン注入されて不純物拡散層として形成さ
れており、このビット線上に熱酸化による絶縁層１３が
形成されてビット線１１とワード線１２の絶縁が確保さ
れる。隣接するビット線１１間には、第１の酸化膜２
０、蓄積窒化膜２１及び第２の酸化膜２２が積層形成さ
れて絶縁が確保される。
【００５３】メモリセルのゲート電極構造は、上記の第
１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２
とワード線１２の交差する接続部分で構成されている。
このメモリセルでは、ビット線１１がソース／ドレイン
を兼ねており、蓄積窒化膜２１で電荷の蓄積・放出が行
なわれてメモリとして機能する。
１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２
とワード線１２の交差する接続部分で構成されている。
このメモリセルでは、ビット線１１がソース／ドレイン
を兼ねており、蓄積窒化膜２１で電荷の蓄積・放出が行
なわれてメモリとして機能する。
【００５４】一方、周辺回路領域３は、選択トランジス
タが複数設けられて構成されており、この選択トランジ
スタは、ゲート絶縁膜１５上にゲート電極１６がパター
ン形成されてなり、このゲート電極１６の両側における
シリコン基板１の表層にｎ型不純物がイオン注入されて
ソース／ドレイン１７が形成されて構成されている。
タが複数設けられて構成されており、この選択トランジ
スタは、ゲート絶縁膜１５上にゲート電極１６がパター
ン形成されてなり、このゲート電極１６の両側における
シリコン基板１の表層にｎ型不純物がイオン注入されて
ソース／ドレイン１７が形成されて構成されている。
【００５５】本例では、図７の線分Ｎ−Ｎ’を境界とし
てメモリセルアレイ領域２側（図７中で下側）のみに第
１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２
が形成されており、線分Ｎ−Ｎ’より図７中で上側にお
けるメモリセルアレイ領域２と周辺回路領域３との接続
部位には、シリコン基板１の表層にｎ型不純物、ここで
は砒素（Ａｓ）がイオン注入されて不純物拡散層１４が
形成されている。この不純物拡散層１４は、一部で選択
トランジスタのソース／ドレイン１７を兼ねている。こ
こで、前記接続部位、即ち不純物拡散層１４は、フィー
ルド酸化膜４で隔てられたメモリセルアレイ領域２側に
設けられている。
てメモリセルアレイ領域２側（図７中で下側）のみに第
１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２
が形成されており、線分Ｎ−Ｎ’より図７中で上側にお
けるメモリセルアレイ領域２と周辺回路領域３との接続
部位には、シリコン基板１の表層にｎ型不純物、ここで
は砒素（Ａｓ）がイオン注入されて不純物拡散層１４が
形成されている。この不純物拡散層１４は、一部で選択
トランジスタのソース／ドレイン１７を兼ねている。こ
こで、前記接続部位、即ち不純物拡散層１４は、フィー
ルド酸化膜４で隔てられたメモリセルアレイ領域２側に
設けられている。
【００５６】ここで、図８に示すように、ビット線１１
と不純物拡散層１４は、各々の一端が重畳されて接続さ
れており、線分Ｎ−Ｎ’より図７中で上側の部位、即ち
周辺回路領域３における選択トランジスタのソース／ド
レイン１７の表層及び重畳部位１４ａを含む不純物拡散
層１４の表層に高融点金属、ここではＴｉとＳｉとのシ
リサイド化が施され、チタンシリサイド層１８が形成さ
れている。
と不純物拡散層１４は、各々の一端が重畳されて接続さ
れており、線分Ｎ−Ｎ’より図７中で上側の部位、即ち
周辺回路領域３における選択トランジスタのソース／ド
レイン１７の表層及び重畳部位１４ａを含む不純物拡散
層１４の表層に高融点金属、ここではＴｉとＳｉとのシ
リサイド化が施され、チタンシリサイド層１８が形成さ
れている。
【００５７】そして、全面を覆う層間絶縁膜１９及びＢ
ＰＳＧ膜３５に不純物拡散層１４上のチタンシリサイド
層１８の表面の一部を露出させるコンタクト孔３１及び
ソース／ドレイン１７上のチタンシリサイド層１８の表
面の一部を露出させるコンタクト孔３２が形成され、こ
れらを埋め込むタングステン（Ｗ）プラグ３４に続き、
不純物拡散層１４及びソース／ドレイン１７を介してビ
ット線１１と選択トランジスタとを接続する金属配線３
３がパターン形成されている。
ＰＳＧ膜３５に不純物拡散層１４上のチタンシリサイド
層１８の表面の一部を露出させるコンタクト孔３１及び
ソース／ドレイン１７上のチタンシリサイド層１８の表
面の一部を露出させるコンタクト孔３２が形成され、こ
れらを埋め込むタングステン（Ｗ）プラグ３４に続き、
不純物拡散層１４及びソース／ドレイン１７を介してビ
ット線１１と選択トランジスタとを接続する金属配線３
３がパターン形成されている。
【００５８】以下、本実施形態による不揮発性メモリの
製造方法について説明する。図９〜図１２は、本実施形
態による不揮発性メモリの製造方法を工程順に示す概略
断面図である。ここで、図１０（ａ）と（ｂ）、図１１
（ａ）と（ｂ）、図１１（ｃ）と（ｄ）、図１２（ｂ）
と（ｃ）はそれぞれ断面部位の異なる同一工程を示して
いる。
製造方法について説明する。図９〜図１２は、本実施形
態による不揮発性メモリの製造方法を工程順に示す概略
断面図である。ここで、図１０（ａ）と（ｂ）、図１１
（ａ）と（ｂ）、図１１（ｃ）と（ｄ）、図１２（ｂ）
と（ｃ）はそれぞれ断面部位の異なる同一工程を示して
いる。
【００５９】先ず、図９（ａ）に示すように、ｐ型シリ
コン基板１（ＳＯＩ基板を用いても良い）の表面に選択
酸化法により、メモリセルアレイ領域２と周辺回路領域
３とを分離するフィールド酸化膜４を膜厚２００ｎｍ〜
５００ｎｍ程度にＬＯＣＯＳ法にて形成する。ここで、
第１の実施形態と異なり、フィールド酸化膜４によりメ
モリセルアレイ領域２と周辺回路領域３を完全に分離さ
れたかたちとする。このとき、素子分離領域に溝を形成
し、この溝内に絶縁物を埋め込む、いわゆるＳＴＩ（Sh
allow Trench Isolation）素子分離法を用いても良い。
コン基板１（ＳＯＩ基板を用いても良い）の表面に選択
酸化法により、メモリセルアレイ領域２と周辺回路領域
３とを分離するフィールド酸化膜４を膜厚２００ｎｍ〜
５００ｎｍ程度にＬＯＣＯＳ法にて形成する。ここで、
第１の実施形態と異なり、フィールド酸化膜４によりメ
モリセルアレイ領域２と周辺回路領域３を完全に分離さ
れたかたちとする。このとき、素子分離領域に溝を形成
し、この溝内に絶縁物を埋め込む、いわゆるＳＴＩ（Sh
allow Trench Isolation）素子分離法を用いても良い。
【００６０】次に、図９（ｂ）に示すように、全面に熱
酸化法により第１の酸化膜２０を９００℃で膜厚５ｎｍ
〜１０ｎｍ程度に、ＣＶＤ法により蓄積窒化膜を６ｎｍ
〜１２ｎｍ程度に、熱酸化法により第２の酸化膜を１０
００℃で膜厚４ｎｍ〜１０ｎｍ程度に順次形成し、メモ
リセルアレイ領域２上の一部のみ開口するようにレジス
トパターン４４を形成し（このとき、斜めイオン注入
を、例えば硼素（Ｂ）を加速エネルギー６０ｋｅＶ、ド
ーズ量２×１０13〜５×１０13／ｃｍ2の条件で基板１
の表層に行なうようにしても良い。）、第１の酸化膜２
０、蓄積窒化膜２１、第２の酸化膜２２をドライエッチ
ングする。
酸化法により第１の酸化膜２０を９００℃で膜厚５ｎｍ
〜１０ｎｍ程度に、ＣＶＤ法により蓄積窒化膜を６ｎｍ
〜１２ｎｍ程度に、熱酸化法により第２の酸化膜を１０
００℃で膜厚４ｎｍ〜１０ｎｍ程度に順次形成し、メモ
リセルアレイ領域２上の一部のみ開口するようにレジス
トパターン４４を形成し（このとき、斜めイオン注入
を、例えば硼素（Ｂ）を加速エネルギー６０ｋｅＶ、ド
ーズ量２×１０13〜５×１０13／ｃｍ2の条件で基板１
の表層に行なうようにしても良い。）、第１の酸化膜２
０、蓄積窒化膜２１、第２の酸化膜２２をドライエッチ
ングする。
【００６１】続いて、図１０（ａ），（ｂ）に示すよう
に、レジストパターン４４をマスクにして、ソース／ド
レインを兼ねるビット線１１を形成するため、ｎ型不純
物、ここでは砒素（Ａｓ）を加速エネルギー５０ｋｅ
Ｖ、ドーズ量２×１０15〜５×１０15／ｃｍ2でイオン
注入する。その後、レジストパターン４４を剥離し、熱
酸化法によりビット線１１上に絶縁層４を８００℃で５
０ｎｍ〜２００ｎｍ程度に形成する。
に、レジストパターン４４をマスクにして、ソース／ド
レインを兼ねるビット線１１を形成するため、ｎ型不純
物、ここでは砒素（Ａｓ）を加速エネルギー５０ｋｅ
Ｖ、ドーズ量２×１０15〜５×１０15／ｃｍ2でイオン
注入する。その後、レジストパターン４４を剥離し、熱
酸化法によりビット線１１上に絶縁層４を８００℃で５
０ｎｍ〜２００ｎｍ程度に形成する。
【００６２】その後、図７の線分Ｎ−Ｎ’を境界とし
て、メモリセルアレイ領域２と周辺回路領域３との接続
部位を含む周辺回路領域３（図７中、上側部位）上の
み、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜
２２をドライエッチングする。前記一部を除くメモリセ
ルアレイ領域２上にはこれら２０〜２２を残しておく。
て、メモリセルアレイ領域２と周辺回路領域３との接続
部位を含む周辺回路領域３（図７中、上側部位）上の
み、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜
２２をドライエッチングする。前記一部を除くメモリセ
ルアレイ領域２上にはこれら２０〜２２を残しておく。
【００６３】続いて、図１０（ｃ）に示すように、周辺
回路領域２上に、ゲート絶縁膜１５を熱酸化により９０
０℃で膜厚５ｎｍ〜１８ｎｍ程度に形成した後、全面
に、ワード線１２及びゲート電極１６となる多結晶シリ
コン膜を膜厚７０ｎｍ〜１５０ｎｍ程度に堆積し、抵抗
値が約１００Ω・ｃｍとなるようにｎ型不純物、ここで
はリン（Ｐ）を拡散ドープする。このとき、多結晶シリ
コン膜の替わりにリンがドープされたアモルファスシリ
コン膜を使用しても良い。そして、この上にタングステ
ンシリサイド膜４１を膜厚１００ｎｍ〜１８０ｎｍ程度
に形成し、この上にレジスト反射防止のプラズマ窒化酸
化膜４２を膜厚３０ｎｍ〜１５０ｎｍ程度に形成し、レ
ジストパターニングする。その後、多結晶シリコン膜、
タングステンシリサイド膜４１及びプラズマ窒化酸化膜
４２をドライエッチングする。
回路領域２上に、ゲート絶縁膜１５を熱酸化により９０
０℃で膜厚５ｎｍ〜１８ｎｍ程度に形成した後、全面
に、ワード線１２及びゲート電極１６となる多結晶シリ
コン膜を膜厚７０ｎｍ〜１５０ｎｍ程度に堆積し、抵抗
値が約１００Ω・ｃｍとなるようにｎ型不純物、ここで
はリン（Ｐ）を拡散ドープする。このとき、多結晶シリ
コン膜の替わりにリンがドープされたアモルファスシリ
コン膜を使用しても良い。そして、この上にタングステ
ンシリサイド膜４１を膜厚１００ｎｍ〜１８０ｎｍ程度
に形成し、この上にレジスト反射防止のプラズマ窒化酸
化膜４２を膜厚３０ｎｍ〜１５０ｎｍ程度に形成し、レ
ジストパターニングする。その後、多結晶シリコン膜、
タングステンシリサイド膜４１及びプラズマ窒化酸化膜
４２をドライエッチングする。
【００６４】続いて、メモリセルアレイ領域２と周辺回
路領域３との接続部位に、不純物拡散層１４及び選択ト
ランジスタのソース／ドレイン１７を形成するため、ｎ
型不純物、ここではリン（Ｐ）を加速エネルギー４０ｋ
ｅＶ、ドーズ量２×１０13〜４×１０13／ｃｍ2の条件
でイオン注入を行う。ここで本例では、メモリセルアレ
イ領域２と周辺回路領域３とがフィールド酸化膜４によ
り完全に分断されているため、前記接続部位はメモリセ
ルアレイ領域２に設けられている。
路領域３との接続部位に、不純物拡散層１４及び選択ト
ランジスタのソース／ドレイン１７を形成するため、ｎ
型不純物、ここではリン（Ｐ）を加速エネルギー４０ｋ
ｅＶ、ドーズ量２×１０13〜４×１０13／ｃｍ2の条件
でイオン注入を行う。ここで本例では、メモリセルアレ
イ領域２と周辺回路領域３とがフィールド酸化膜４によ
り完全に分断されているため、前記接続部位はメモリセ
ルアレイ領域２に設けられている。
【００６５】続いて、図１１（ａ）に示すように、ＣＶ
Ｄ法により全面に酸化膜を膜厚７０ｎｍ〜１５０ｎｍ程
度に堆積した後、全面を異方性エッチング（エッチバッ
ク）してサイドウォールスペーサ４３を形成する。この
とき、図１１（ｂ）に示すように、メモリセル部のＩＶ
−ＩＶ’上には、第１の酸化膜２０、蓄積窒化膜２１、
第２の酸化膜２２のうちいずれか１つ以上の絶縁膜を残
しておく。
Ｄ法により全面に酸化膜を膜厚７０ｎｍ〜１５０ｎｍ程
度に堆積した後、全面を異方性エッチング（エッチバッ
ク）してサイドウォールスペーサ４３を形成する。この
とき、図１１（ｂ）に示すように、メモリセル部のＩＶ
−ＩＶ’上には、第１の酸化膜２０、蓄積窒化膜２１、
第２の酸化膜２２のうちいずれか１つ以上の絶縁膜を残
しておく。
【００６６】続いて、メモリセルアレイ領域２と周辺回
路領域３との接続部位に、ｎ型不純物、ここでは砒素
（Ａｓ）を加速エネルギー６０ｋｅＶ、ドーズ量２×１
０15〜４×１０15／ｃｍ2の条件で高濃度にイオン注入
を行い、不純物拡散層１４及び選択トランジスタのを形
成する。このとき、ビット線１１を構成する不純物拡散
層と不純物拡散層１４とが各々の一端で重畳接続され
る。
路領域３との接続部位に、ｎ型不純物、ここでは砒素
（Ａｓ）を加速エネルギー６０ｋｅＶ、ドーズ量２×１
０15〜４×１０15／ｃｍ2の条件で高濃度にイオン注入
を行い、不純物拡散層１４及び選択トランジスタのを形
成する。このとき、ビット線１１を構成する不純物拡散
層と不純物拡散層１４とが各々の一端で重畳接続され
る。
【００６７】続いて、図１１（ｃ）に示すように、高融
点金属、ここではチタン（Ｔｉ）をスパッタリング法に
より膜厚２０ｎｍ〜３０ｎｍ程度に形成する。次に、例
えば７００℃で熱処理を施してＳｉとＴｉを反応させた
後、未反応層をエッチバックし、その後、８００℃で熱
処理を施して、不純物拡散層１４の表層及びソース／ド
レイン１７の表層にチタンシリサイド層１８を形成す
る。このとき、チタンシリサイドの替わりにコバルトシ
リサイド層を形成してもよい。
点金属、ここではチタン（Ｔｉ）をスパッタリング法に
より膜厚２０ｎｍ〜３０ｎｍ程度に形成する。次に、例
えば７００℃で熱処理を施してＳｉとＴｉを反応させた
後、未反応層をエッチバックし、その後、８００℃で熱
処理を施して、不純物拡散層１４の表層及びソース／ド
レイン１７の表層にチタンシリサイド層１８を形成す
る。このとき、チタンシリサイドの替わりにコバルトシ
リサイド層を形成してもよい。
【００６８】ここで、図１１（ｄ）に示すように、メモ
リセルアレイ領域２のＩＩＩ−ＩＩＩ’上（隣接するビ
ット線１１間）には、第１の酸化膜２０、蓄積窒化膜２
１、第２の酸化膜２２のうちいずれかの絶縁膜が残って
いるため、メモリセルアレイ領域２にはシリサイドは形
成されない。
リセルアレイ領域２のＩＩＩ−ＩＩＩ’上（隣接するビ
ット線１１間）には、第１の酸化膜２０、蓄積窒化膜２
１、第２の酸化膜２２のうちいずれかの絶縁膜が残って
いるため、メモリセルアレイ領域２にはシリサイドは形
成されない。
【００６９】続いて、図１２（ａ）に示すように、ＣＶ
Ｄ法により全面に層間絶縁膜１９及びＢＰＳＧ膜３５を
それぞれ膜厚５０ｎｍ〜１５０ｎｍ程度、４００ｎｍ〜
１０００ｎｍ程度に形成する。
Ｄ法により全面に層間絶縁膜１９及びＢＰＳＧ膜３５を
それぞれ膜厚５０ｎｍ〜１５０ｎｍ程度、４００ｎｍ〜
１０００ｎｍ程度に形成する。
【００７０】続いて、図１２（ｂ），（ｃ）に示すよう
に、レジストパターニング後、ドライエッチングにより
コンタクト孔３１，３２を形成し、埋め込み用のタング
ステン３４を形成した後、アルミ合金を材料とする金属
配線３３を形成する。
に、レジストパターニング後、ドライエッチングにより
コンタクト孔３１，３２を形成し、埋め込み用のタング
ステン３４を形成した後、アルミ合金を材料とする金属
配線３３を形成する。
【００７１】しかる後、通常のＭＯＳ集積回路と同様に
多層金属配線を行い、表面パッシベーション膜を形成し
て、不揮発性メモリを完成させる。
多層金属配線を行い、表面パッシベーション膜を形成し
て、不揮発性メモリを完成させる。
【００７２】以上説明したように、本実施形態によれ
ば、埋め込みビット線構造の不揮発性メモリにおいて、
周辺回路領域３（及びロジック回路領域）のみのシリサ
イド形成を容易且つ少ない工程数で行なうことを可能と
し、しかもメモリセルアレイ領域２と周辺回路領域３
（及びロジック回路領域）とを接続する際に、両者を不
純物拡散層１４で接続することにより、両者のコンタク
ト孔３１，３２の開口露出部位には共にシリサイド層１
８が存するために不都合を生じることがない。更には、
ビット線１１を構成する不純物拡散層と不純物拡散層１
４との重畳部位にもシリサイド形成するため、抵抗値の
増加が抑止される。このように本例によれば、埋め込み
ビット線構造に起因する諸々の問題を解決し、確実なシ
リサイド形成を行なうことができ、低抵抗で更なる微細
化・高速動作化を可能とする信頼性の高い不揮発性メモ
リが実現する。
ば、埋め込みビット線構造の不揮発性メモリにおいて、
周辺回路領域３（及びロジック回路領域）のみのシリサ
イド形成を容易且つ少ない工程数で行なうことを可能と
し、しかもメモリセルアレイ領域２と周辺回路領域３
（及びロジック回路領域）とを接続する際に、両者を不
純物拡散層１４で接続することにより、両者のコンタク
ト孔３１，３２の開口露出部位には共にシリサイド層１
８が存するために不都合を生じることがない。更には、
ビット線１１を構成する不純物拡散層と不純物拡散層１
４との重畳部位にもシリサイド形成するため、抵抗値の
増加が抑止される。このように本例によれば、埋め込み
ビット線構造に起因する諸々の問題を解決し、確実なシ
リサイド形成を行なうことができ、低抵抗で更なる微細
化・高速動作化を可能とする信頼性の高い不揮発性メモ
リが実現する。
【００７３】なお、第１及び第２の実施形態において
は、以下のような手段もとり得る。 （１）周辺回路領域３（及びロジック回路領域）の不純
物拡散層のシリサイド化あるいはゲート電極１５と不純
物拡散層のシリサイド構造とすると同時に、メモリセル
アレイ領域２のワード線１２をシリサイド構造又はポリ
サイド構造とする。 （２）各ゲート電極上に窒化膜あるいは窒化酸化膜を形
成し、露光時の反射防止のため、及び、エッチングスト
ッパーとして機能させ、所望のエッチングを実現する。
は、以下のような手段もとり得る。 （１）周辺回路領域３（及びロジック回路領域）の不純
物拡散層のシリサイド化あるいはゲート電極１５と不純
物拡散層のシリサイド構造とすると同時に、メモリセル
アレイ領域２のワード線１２をシリサイド構造又はポリ
サイド構造とする。 （２）各ゲート電極上に窒化膜あるいは窒化酸化膜を形
成し、露光時の反射防止のため、及び、エッチングスト
ッパーとして機能させ、所望のエッチングを実現する。
【００７４】以下、本発明の諸態様をまとめて記載す
る。
る。
【００７５】（付記１） ワード線とビット線が絶縁層
を介して交差し、当該交差部位にメモリセルが構成され
てなるメモリセルアレイ領域と、前記メモリセルの選択
トランジスタを有してなる周辺回路領域とを備えた半導
体記憶装置であって、前記ビット線は、前記絶縁層の下
部に形成された第１の不純物拡散層からなるとともに、
前記メモリセルアレイ領域と前記周辺回路領域との接続
部位に、前記第１の不純物拡散層と一端で重畳接続され
た第２の不純物拡散層を有し、前記重畳部位を含む前記
第２の不純物拡散層の表層及び前記選択トランジスタの
ソース／ドレインを構成する第３の不純物拡散層の表層
にシリサイドが形成されていることを特徴とする半導体
記憶装置。
を介して交差し、当該交差部位にメモリセルが構成され
てなるメモリセルアレイ領域と、前記メモリセルの選択
トランジスタを有してなる周辺回路領域とを備えた半導
体記憶装置であって、前記ビット線は、前記絶縁層の下
部に形成された第１の不純物拡散層からなるとともに、
前記メモリセルアレイ領域と前記周辺回路領域との接続
部位に、前記第１の不純物拡散層と一端で重畳接続され
た第２の不純物拡散層を有し、前記重畳部位を含む前記
第２の不純物拡散層の表層及び前記選択トランジスタの
ソース／ドレインを構成する第３の不純物拡散層の表層
にシリサイドが形成されていることを特徴とする半導体
記憶装置。
【００７６】（付記２） 前記第２の不純物拡散層の一
部は、ソース／ドレインを構成する前記第３の不純物拡
散層の一方と共通に形成されたものであることを特徴と
する付記１に記載の半導体記憶装置。
部は、ソース／ドレインを構成する前記第３の不純物拡
散層の一方と共通に形成されたものであることを特徴と
する付記１に記載の半導体記憶装置。
【００７７】（付記３） 前記第２の不純物拡散層は、
ソース／ドレインを構成する前記第３の不純物拡散層と
独立に形成されたものであることを特徴とする付記１に
記載の半導体記憶装置。
ソース／ドレインを構成する前記第３の不純物拡散層と
独立に形成されたものであることを特徴とする付記１に
記載の半導体記憶装置。
【００７８】（付記４） 前記メモリセルと前記選択ト
ランジスタは、前記第２の不純物拡散層と前記第３の不
純物拡散層とが前記各シリサイドを介して配線接続され
てなるものであることを特徴とする付記１〜３のいずれ
か１項に記載の半導体記憶装置。
ランジスタは、前記第２の不純物拡散層と前記第３の不
純物拡散層とが前記各シリサイドを介して配線接続され
てなるものであることを特徴とする付記１〜３のいずれ
か１項に記載の半導体記憶装置。
【００７９】（付記５） 前記メモリセルのゲート電極
構造は、第１の絶縁膜、電荷の蓄積窒化膜、第２の絶縁
膜及び前記ワード線が順次積層されてなることを特徴と
する付記１〜４のいずれか１項に記載の半導体記憶装
置。
構造は、第１の絶縁膜、電荷の蓄積窒化膜、第２の絶縁
膜及び前記ワード線が順次積層されてなることを特徴と
する付記１〜４のいずれか１項に記載の半導体記憶装
置。
【００８０】（付記６） 隣接する前記ビット線間に、
前記第１の絶縁膜、前記蓄積窒化膜及び前記第２の絶縁
膜のうち少なくとも１種が形成されていることを特徴と
する付記５に記載の半導体記憶装置。
前記第１の絶縁膜、前記蓄積窒化膜及び前記第２の絶縁
膜のうち少なくとも１種が形成されていることを特徴と
する付記５に記載の半導体記憶装置。
【００８１】（付記７） 前記周辺回路領域上にはシリ
サイドが形成され、且つ前記メモリセルアレイ領域内の
不純物拡散層上にはシリサイドが存在しないことを特徴
とする付記１〜６のいずれか１項に記載の半導体記憶装
置。
サイドが形成され、且つ前記メモリセルアレイ領域内の
不純物拡散層上にはシリサイドが存在しないことを特徴
とする付記１〜６のいずれか１項に記載の半導体記憶装
置。
【００８２】（付記８） 所定のトランジスタを有して
なるロジック回路領域を備え、前記所定のトランジスタ
がシリサイド化されていることを特徴とする付記１〜７
のいずれか１項に記載の半導体記憶装置。
なるロジック回路領域を備え、前記所定のトランジスタ
がシリサイド化されていることを特徴とする付記１〜７
のいずれか１項に記載の半導体記憶装置。
【００８３】（付記９） 半導体基板上に、周辺回路領
域及び／又はロジック回路領域の第１の素子形成領域及
びメモリセルの第２の素子形成領域を区画する工程と、
前記第１及び第２の素子形成領域に、第１の酸化膜、蓄
積窒化膜及び第２の酸化膜を積層形成した後、前記第１
の素子形成領域のみの前記第１の酸化膜、前記蓄積窒化
膜及び前記第２の酸化膜を所定形状にパターニングする
工程と、前記第２の素子形成領域に、選択的に不純物を
導入してビット線となる第１の不純物拡散層を形成した
後、当該第１の不純物拡散層上に絶縁層を形成する工程
と、前記第１の素子形成領域及び前記第１の素子形成領
域と前記第２の素子形成領域との接続部位のみの前記第
１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を除
去する工程と、前記第１の素子形成領域にゲート絶縁膜
を形成する工程と、前記第１の素子形成領域及び前記第
２の素子形成領域にシリコン膜を形成した後、前記シリ
コン膜をパターニングして、前記第１の素子形成領域の
前記ゲート絶縁膜上にゲート電極を、前記第２の素子形
成領域の前記第１の酸化膜、前記蓄積窒化膜及び前記第
２の酸化膜上にワード線をそれぞれ形成する工程と、前
記接続部位及び前記第１の素子形成領域に不純物を導入
し、前記接続部位には前記第１の不純物拡散層と一端で
重畳接続されるように第２の不純物拡散層を、前記第１
の素子形成領域にはソース／ドレインとなる第３の不純
物拡散層をそれぞれ形成する工程と、前記重畳部位を含
む前記第２の不純物拡散層の表層及び前記選択トランジ
スタのソース／ドレインを構成する第３の不純物拡散層
の表層にシリサイドを形成する工程とを含むことを特徴
とする半導体記憶装置の製造方法。
域及び／又はロジック回路領域の第１の素子形成領域及
びメモリセルの第２の素子形成領域を区画する工程と、
前記第１及び第２の素子形成領域に、第１の酸化膜、蓄
積窒化膜及び第２の酸化膜を積層形成した後、前記第１
の素子形成領域のみの前記第１の酸化膜、前記蓄積窒化
膜及び前記第２の酸化膜を所定形状にパターニングする
工程と、前記第２の素子形成領域に、選択的に不純物を
導入してビット線となる第１の不純物拡散層を形成した
後、当該第１の不純物拡散層上に絶縁層を形成する工程
と、前記第１の素子形成領域及び前記第１の素子形成領
域と前記第２の素子形成領域との接続部位のみの前記第
１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を除
去する工程と、前記第１の素子形成領域にゲート絶縁膜
を形成する工程と、前記第１の素子形成領域及び前記第
２の素子形成領域にシリコン膜を形成した後、前記シリ
コン膜をパターニングして、前記第１の素子形成領域の
前記ゲート絶縁膜上にゲート電極を、前記第２の素子形
成領域の前記第１の酸化膜、前記蓄積窒化膜及び前記第
２の酸化膜上にワード線をそれぞれ形成する工程と、前
記接続部位及び前記第１の素子形成領域に不純物を導入
し、前記接続部位には前記第１の不純物拡散層と一端で
重畳接続されるように第２の不純物拡散層を、前記第１
の素子形成領域にはソース／ドレインとなる第３の不純
物拡散層をそれぞれ形成する工程と、前記重畳部位を含
む前記第２の不純物拡散層の表層及び前記選択トランジ
スタのソース／ドレインを構成する第３の不純物拡散層
の表層にシリサイドを形成する工程とを含むことを特徴
とする半導体記憶装置の製造方法。
【００８４】（付記１０） 前記第２の不純物拡散層の
一部を、前記第３の不純物拡散層の一方と共通に形成す
ることを特徴とする付記９に記載の半導体記憶装置の製
造方法。
一部を、前記第３の不純物拡散層の一方と共通に形成す
ることを特徴とする付記９に記載の半導体記憶装置の製
造方法。
【００８５】
【発明の効果】本発明によれば、埋め込みビット線構造
においてシリサイド化する際に、周辺回路領域（及びロ
ジック回路領域）のみのシリサイド形成を容易且つ少な
い工程数で行なうことが可能となり、しかもメモリセル
アレイ領域と周辺回路領域（及びロジック回路領域）と
を接続する際に、両者を第２の不純物拡散層で接続する
ことにより、両者のコンタクト孔の開口露出部位の差異
に起因する不都合が解消される。更には、ビット線を構
成する第１の不純物拡散層と第２の不純物拡散層との重
畳部位にもシリサイド形成し、抵抗値の増加を抑止する
ことができる。このように本発明は、埋め込みビット線
構造に起因する諸々の問題を解決し、確実なシリサイド
形成を行なうことができ、低抵抗で更なる微細化・高速
動作化を可能とする信頼性の高い半導体記憶装置を実現
する。
においてシリサイド化する際に、周辺回路領域（及びロ
ジック回路領域）のみのシリサイド形成を容易且つ少な
い工程数で行なうことが可能となり、しかもメモリセル
アレイ領域と周辺回路領域（及びロジック回路領域）と
を接続する際に、両者を第２の不純物拡散層で接続する
ことにより、両者のコンタクト孔の開口露出部位の差異
に起因する不都合が解消される。更には、ビット線を構
成する第１の不純物拡散層と第２の不純物拡散層との重
畳部位にもシリサイド形成し、抵抗値の増加を抑止する
ことができる。このように本発明は、埋め込みビット線
構造に起因する諸々の問題を解決し、確実なシリサイド
形成を行なうことができ、低抵抗で更なる微細化・高速
動作化を可能とする信頼性の高い半導体記憶装置を実現
する。
【図１】第１の実施形態の不揮発性メモリを示す概略平
面図である。
面図である。
【図２】第１の実施形態の不揮発性メモリを示す概略断
面図である。
面図である。
【図３】第１の実施形態による不揮発性メモリの製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態による不揮発
性メモリの製造方法を工程順に示す概略断面図である。
性メモリの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態による不揮発
性メモリの製造方法を工程順に示す概略断面図である。
性メモリの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態による不揮発
性メモリの製造方法を工程順に示す概略断面図である。
性メモリの製造方法を工程順に示す概略断面図である。
【図７】第２の実施形態の不揮発性メモリを示す概略平
面図である。
面図である。
【図８】第２の実施形態の不揮発性メモリを示す概略断
面図である。
面図である。
【図９】第２の実施形態による不揮発性メモリの製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態による不揮
発性メモリの製造方法を工程順に示す概略断面図であ
る。
発性メモリの製造方法を工程順に示す概略断面図であ
る。
【図１１】図１０に引き続き、第２の実施形態による不
揮発性メモリの製造方法を工程順に示す概略断面図であ
る。
揮発性メモリの製造方法を工程順に示す概略断面図であ
る。
【図１２】図１１に引き続き、第２の実施形態による不
揮発性メモリの製造方法を工程順に示す概略断面図であ
る。
揮発性メモリの製造方法を工程順に示す概略断面図であ
る。
【図１３】従来の不揮発性メモリを示す概略断面図であ
る。
る。
【図１４】従来の不揮発性メモリにおいて、メモリセル
のワード線に沿った概略断面図である。
のワード線に沿った概略断面図である。
１ シリコン基板 ２ メモリセルアレイ領域 ３ 周辺回路領域 ４ フィールド酸化膜 １１ ビット線 １２ ワード線 １３ 絶縁層 １４ 不純物拡散層 １５ ゲート絶縁膜 １６ ゲート電極 １７ ソース／ドレイン １８ チタンシリサイド層 １９ 層間絶縁膜 ２０ 第１の酸化膜 ２１ 蓄積窒化膜 ２２ 第２の酸化膜 ２３ チャネルストッパー層 ３１，３２ コンタクト孔 ３３ 金属配線 ３４ タングステン（Ｗ）プラグ ３５ ＢＰＳＧ膜 ４１ タングステン（Ｗ）シリサイド膜 ４２ プラズマ窒化酸化膜 ４３ サイドウォールスペーサ ４４ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA14 AB02 AD15 AD41 AD51 AG02 AG10 AG12 AG21 AG40 5F083 EP18 EP33 EP62 EP65 EP67 EP70 GA02 GA09 JA35 JA36 JA39 JA53 KA01 KA05 KA07 KA08 LA10 LA12 LA16 LA20 MA06 MA19 PR12 PR36 ZA06 ZA07 ZA12 ZA14
Claims (10)
- 【請求項１】 ワード線とビット線が絶縁層を介して交
差し、当該交差部位にメモリセルが構成されてなるメモ
リセルアレイ領域と、前記メモリセルの選択トランジス
タを有してなる周辺回路領域とを備えた半導体記憶装置
であって、 前記ビット線は、前記絶縁層の下部に形成された第１の
不純物拡散層からなるとともに、 前記メモリセルアレイ領域と前記周辺回路領域との接続
部位に、前記第１の不純物拡散層と一端で重畳接続され
た第２の不純物拡散層を有し、 前記重畳部位を含む前記第２の不純物拡散層の表層及び
前記選択トランジスタのソース／ドレインを構成する第
３の不純物拡散層の表層にシリサイドが形成されている
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記第２の不純物拡散層の一部は、ソー
ス／ドレインを構成する前記第３の不純物拡散層の一方
と共通に形成されたものであることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記第２の不純物拡散層は、ソース／ド
レインを構成する前記第３の不純物拡散層と独立に形成
されたものであることを特徴とする請求項１に記載の半
導体記憶装置。 - 【請求項４】 前記メモリセルと前記選択トランジスタ
は、前記第２の不純物拡散層と前記第３の不純物拡散層
とが前記各シリサイドを介して配線接続されてなるもの
であることを特徴とする請求項１〜３のいずれか１項に
記載の半導体記憶装置。 - 【請求項５】 前記メモリセルのゲート電極構造は、第
１の絶縁膜、電荷の蓄積窒化膜、第２の絶縁膜及び前記
ワード線が順次積層されてなることを特徴とする請求項
１〜４のいずれか１項に記載の半導体記憶装置。 - 【請求項６】 隣接する前記ビット線間に、前記第１の
絶縁膜、前記蓄積窒化膜及び前記第２の絶縁膜のうち少
なくとも１種が形成されていることを特徴とする請求項
５に記載の半導体記憶装置。 - 【請求項７】 前記周辺回路領域上にはシリサイドが形
成され、且つ前記メモリセルアレイ領域内の不純物拡散
層上にはシリサイドが存在しないことを特徴とする請求
項１〜６のいずれか１項に記載の半導体記憶装置。 - 【請求項８】 所定のトランジスタを有してなるロジッ
ク回路領域を備え、前記所定のトランジスタがシリサイ
ド化されていることを特徴とする請求項１〜７のいずれ
か１項に記載の半導体記憶装置。 - 【請求項９】 半導体基板上に、周辺回路領域及び／又
はロジック回路領域の第１の素子形成領域及びメモリセ
ルの第２の素子形成領域を区画する工程と、前記第１及
び第２の素子形成領域に、第１の酸化膜、蓄積窒化膜及
び第２の酸化膜を積層形成した後、前記第１の素子形成
領域のみの前記第１の酸化膜、前記蓄積窒化膜及び前記
第２の酸化膜を所定形状にパターニングする工程と、 前記第２の素子形成領域に、選択的に不純物を導入して
ビット線となる第１の不純物拡散層を形成した後、当該
第１の不純物拡散層上に絶縁層を形成する工程と、 前記第１の素子形成領域及び前記第１の素子形成領域と
前記第２の素子形成領域との接続部位のみの前記第１の
酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を除去す
る工程と、 前記第１の素子形成領域にゲート絶縁膜を形成する工程
と、 前記第１の素子形成領域及び前記第２の素子形成領域に
シリコン膜を形成した後、前記シリコン膜をパターニン
グして、前記第１の素子形成領域の前記ゲート絶縁膜上
にゲート電極を、前記第２の素子形成領域の前記第１の
酸化膜、前記蓄積窒化膜及び前記第２の酸化膜上にワー
ド線をそれぞれ形成する工程と、 前記接続部位及び前記第１の素子形成領域に不純物を導
入し、前記接続部位には前記第１の不純物拡散層と一端
で重畳接続されるように第２の不純物拡散層を、前記第
１の素子形成領域にはソース／ドレインとなる第３の不
純物拡散層をそれぞれ形成する工程と、 前記重畳部位を含む前記第２の不純物拡散層の表層及び
前記選択トランジスタのソース／ドレインを構成する第
３の不純物拡散層の表層にシリサイドを形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項１０】 前記第２の不純物拡散層の一部を、前
記第３の不純物拡散層の一方と共通に形成することを特
徴とする請求項９に記載の半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000233456A JP2002050705A (ja) | 2000-08-01 | 2000-08-01 | 半導体記憶装置及びその製造方法 |
| US09/739,258 US6452227B2 (en) | 2000-08-01 | 2000-12-19 | Semiconductor memory device and manufacturing method thereof |
| KR1020000084149A KR100723993B1 (ko) | 2000-08-01 | 2000-12-28 | 반도체 메모리 장치와 그 제조 방법 |
| DE10104082A DE10104082C2 (de) | 2000-08-01 | 2001-01-29 | Halbleiterspeichervorrichtung mit einer auf einer Oberfläche von Dotierstoffdiffusionszonen gebildeten Silizidschicht und deren Herstellungsverfahren |
| US10/142,774 US6583005B2 (en) | 2000-08-01 | 2002-05-13 | Method of manufacturing a semiconductor memory device with a buried bit line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000233456A JP2002050705A (ja) | 2000-08-01 | 2000-08-01 | 半導体記憶装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008010977A Division JP5040676B2 (ja) | 2008-01-21 | 2008-01-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050705A true JP2002050705A (ja) | 2002-02-15 |
Family
ID=18725973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000233456A Pending JP2002050705A (ja) | 2000-08-01 | 2000-08-01 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6452227B2 (ja) |
| JP (1) | JP2002050705A (ja) |
| KR (1) | KR100723993B1 (ja) |
| DE (1) | DE10104082C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6903422B2 (en) | 2002-07-03 | 2005-06-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuits, fabrication method for the same and semiconductor integrated circuit systems |
| JP2006519505A (ja) * | 2003-03-05 | 2006-08-24 | スパンション エルエルシー | 耐コンタクトホール形成ダメージを有する電荷捕獲メモリアレイ |
| JP2008219027A (ja) * | 2001-12-29 | 2008-09-18 | Hynix Semiconductor Inc | フラッシュメモリセル |
| US7476943B2 (en) | 2005-04-22 | 2009-01-13 | Panasonic Corporation | Semiconductor device having diffusion layers as bit lines and method for manufacturing the same |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| KR100432888B1 (ko) * | 2002-04-12 | 2004-05-22 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR100461791B1 (ko) * | 2002-04-29 | 2004-12-14 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| DE10219343A1 (de) * | 2002-04-30 | 2003-11-20 | Infineon Technologies Ag | NROM-Speicherzelle |
| JP4536314B2 (ja) * | 2002-06-18 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| US6759298B2 (en) * | 2002-06-24 | 2004-07-06 | Micron Technology, Inc. | Methods of forming an array of flash field effect transistors and circuitry peripheral to such array |
| US6746921B2 (en) | 2002-06-24 | 2004-06-08 | Micron Technology, Inc. | Method of forming an array of FLASH field effect transistors and circuitry peripheral to such array |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| CN1302536C (zh) * | 2003-06-04 | 2007-02-28 | 旺宏电子股份有限公司 | 虚接地阵列的混合信号嵌入式屏蔽只读存储器及其制造方法 |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US20070087503A1 (en) * | 2005-10-17 | 2007-04-19 | Saifun Semiconductors, Ltd. | Improving NROM device characteristics using adjusted gate work function |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US20080285350A1 (en) | 2007-05-18 | 2008-11-20 | Chih Chieh Yeh | Circuit and method for a three dimensional non-volatile memory |
| US11482439B2 (en) * | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| CN109244118B (zh) * | 2018-09-11 | 2023-11-07 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、半导体存储器件 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966603A (en) * | 1997-06-11 | 1999-10-12 | Saifun Semiconductors Ltd. | NROM fabrication method with a periphery portion |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713142A (en) * | 1985-05-01 | 1987-12-15 | Texas Instruments Incorporated | Method for fabricating EPROM array |
| US5168334A (en) * | 1987-07-31 | 1992-12-01 | Texas Instruments, Incorporated | Non-volatile semiconductor memory |
| IT1229131B (it) * | 1989-03-09 | 1991-07-22 | Sgs Thomson Microelectronics | Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione. |
| TW347567B (en) * | 1996-03-22 | 1998-12-11 | Philips Eloctronics N V | Semiconductor device and method of manufacturing a semiconductor device |
| KR100197336B1 (ko) * | 1996-03-26 | 1999-06-15 | 윤종용 | 매몰콘택을 구비하는 반도체 메모리장치의 제조방법 |
| JP3075211B2 (ja) | 1996-07-30 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3869089B2 (ja) * | 1996-11-14 | 2007-01-17 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPH1117140A (ja) * | 1997-06-25 | 1999-01-22 | Sony Corp | 半導体装置及びその製造方法 |
| KR20000041371A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 고집적 메모리 소자의 게이트전극 형성방법 |
-
2000
- 2000-08-01 JP JP2000233456A patent/JP2002050705A/ja active Pending
- 2000-12-19 US US09/739,258 patent/US6452227B2/en not_active Expired - Lifetime
- 2000-12-28 KR KR1020000084149A patent/KR100723993B1/ko not_active IP Right Cessation
-
2001
- 2001-01-29 DE DE10104082A patent/DE10104082C2/de not_active Expired - Fee Related
-
2002
- 2002-05-13 US US10/142,774 patent/US6583005B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966603A (en) * | 1997-06-11 | 1999-10-12 | Saifun Semiconductors Ltd. | NROM fabrication method with a periphery portion |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219027A (ja) * | 2001-12-29 | 2008-09-18 | Hynix Semiconductor Inc | フラッシュメモリセル |
| US6903422B2 (en) | 2002-07-03 | 2005-06-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuits, fabrication method for the same and semiconductor integrated circuit systems |
| JP2006519505A (ja) * | 2003-03-05 | 2006-08-24 | スパンション エルエルシー | 耐コンタクトホール形成ダメージを有する電荷捕獲メモリアレイ |
| US7476943B2 (en) | 2005-04-22 | 2009-01-13 | Panasonic Corporation | Semiconductor device having diffusion layers as bit lines and method for manufacturing the same |
| US7704803B2 (en) | 2005-04-22 | 2010-04-27 | Panasonic Corporation | Semiconductor device having diffusion layers as bit lines and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10104082C2 (de) | 2003-10-30 |
| DE10104082A1 (de) | 2002-02-21 |
| US20020017659A1 (en) | 2002-02-14 |
| KR100723993B1 (ko) | 2007-06-04 |
| US6452227B2 (en) | 2002-09-17 |
| US6583005B2 (en) | 2003-06-24 |
| US20020127794A1 (en) | 2002-09-12 |
| KR20020011317A (ko) | 2002-02-08 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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|
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|
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
| A711 | Notification of change in applicant |
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