KR20000041371A - 고집적 메모리 소자의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은, 고집적 메모리소자 제조방법에 있어서, 반도체층 상에 게이트절연막과 게이트전극용 실리콘막을 차례로 형성하고 게이트마스크를 사용하여 패턴닝하는 제1단계; 상기 실리콘막 측벽에 스페이서 제1절연막을 형성하는 제2단계; 상기 제2단계가 완료된 결과물 전면에 제2절연막을 증착하고 상기 실리콘막 표면이 노출되도록 상기 제2절연막을 식각하는 제3단계; 주위의 제1 및 제2 절연막 보다 낮은 높이를 갖도록 상기 노출된 실리콘막을 일부두께 식각하는 제4단계; 주위의 제1 및 제2 절연막 보다 낮은 높이를 갖도록 상기 노출된 실리콘막 상에 고융점금속 실리사이드막을 형성하는 제5단계; 및 상기 고융점금속 실리사이드막 상에 그 주위의 제1 및 제2절연막과 실질적으로 동일한 높이를 갖도록 제3절연막을 형성하는 제6단계를 포함하여 이루어진다. 본 발명에 따르면, 고융점금속 실리사이드를 게이트전극 위에만 형성시킬 수 있어 256Mb 또는 1Gb급 이상의 DRAM에서 신뢰성 있는 소자를 형성할 수 있으며, 또한 SAC(Self-Aligned Contact)용 절연막을 게이트전극 위에 형성할 수 있으므로 후속 SAC 공정이 가능하여 소자의 고집적화가 가능하다.
Description
본 발명은 반도체 메모리소자의 게이트전극(워드라인) 형성방법에 관한 것으로, 1Gb(giga bit)급 이상의 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 같은 초고집적화와 고속 동작을 요구하는 반도체 메모리소자에서의 게이트전극 형성방법에 관한 것이다.
현재 반도체 메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 DRAM과 스태틱램(static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 커패시터(capacitor)로 1개의 단위 셀(cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 이미 256Mb(mega bit) DRAM의 개발이 이루어졌고 1Gb(giga bit)에 대한 연구가 진행되고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 단위 셀의 면적은 1Gb의 경우 대략 0.08 μm2 이다. 따라서, 이에 상응하는 게이트전극(워드라인)의 요구선폭도 매우 감소하게 되었다. 그 결과 기존의 폴리실리콘 또는 텅스텐 실리사이드(WSi2/폴리실리콘)와 같은 게이트전극 물질로는 1Gb급 이상의 DRAM에서 요구되는 미세선폭으로 낮은 저항값을 구현할 수 없게 되었다.
이에 따라 최근에는 타이나늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi2)등의 고융점금속 실리사이드 계열의 물질이 게이트전극으로 사용되고 있는데, 특히 이중에서도 타이타늄실리사이드는 낮은 비저항, 높은 용융점, 박막 형성의 용이성, 라인(line) 패턴 형성의 용이성, 열적 안정성 등의 게이트전극으로서 요구되는 특성을 비교적 잘 갖추고 있어서 집중적인 연구대상으로서 각광받고 있다.
타이타늄실리사이드 제조공정은 최초에는 게이트지역과 소오스/드레인 지역에서 동시에 타이타늄실리사이드를 형성하는 자기정합실리사이드(Self-aligned silicide) 공정이 주류를 이루었으나, 실제로 이 방법을 이용하여 MOSFET 소자에 적용한다는 것은 설계 및 공정상의 여러가지 제약이 존재하기 때문에 근래에는 게이트전극에만 타이타늄 실리사이드를 적용하는 방향으로 공정기술의 개발이 추진되고 있다. 그 중 하나가, 상감(Damascene) 기법을 이용하여 게이트전극 부위에만 타이타늄실리사이드를 형성하는 방법이 제안되어 있다.
도1은 종래기술에 따른 초고집적 메모리소자의 게이트전극 구조를 나타내는 단면도로서, 앞서 언급한 바와 같이 상감 기법을 이용하여 게이트전극 부위에만 타이타늄실리사이드를 형성한 구조를 나타낸다. 도1을 참조하면, 게이트전극은 게이트절연막(2)을 개재하여 반도체기판(1) 상에 적층된 도핑된 폴리실리콘막(3)과 타이타늄실리사이드막(8)으로 이루어져 있고, 폴리실리콘막(3)은 그 측벽의 스페이서절연막(5) 및 층간절연막(6) 보다 낮은 높이를 유지한다. 그런데, 도1에 도시된 바와 같이 타이타늄실리사이드막(8)은 그 측벽의 스페이서절연막(5) 보다 높게 형성되어 타이타늄실리사이드막(8) 상에는 절연막(특히 질화막)이 남지 않아, 후속 공정에서 예컨대 비트라인 및 커패시터 등을 소스/드레인에 콘택시키기 위한 통상의 자기 정합 콘택(SAC : Self-Aligned Contact) 공정을 적용할 수 없는 문제가 있다. 이는 소자의 미세화에 따른 노광공정의 어려움(Overlay Accuracy)을 극복하는데 문제가 있음을 말하고 소자의 미세화에 제한 요소가 된다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 트랜지스터의 소스/드레인에 자기정합콘택(SAC) 공정을 적용할 수 있도록 게이트전극을 형성하기 위한 초고집적 반도체 메모리소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도1은 종래기술에 따른 초고집적 메모리소자의 게이트전극 구조를 나타내는 단면도,
도2a 내지 도2h는 본 발명의 일실시예에 따른 게이트전극 형성 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트절연막
3 : 도핑된 실리콘막 4 : 스크린 산화막
5 : 절연막스페이서 6 : CVD 절연막
7 : 타이타늄막 8 : 타이타늄실리사이드막
9 : 질화막 10 : 층간절연막
20 : 요부
상기 목적을 달성하기 위한 본 발명은, 고집적 메모리소자 제조방법에 있어서, 반도체층 상에 게이트절연막과 게이트전극용 실리콘막을 차례로 형성하고 게이트마스크를 사용하여 패턴닝하는 제1단계; 상기 실리콘막 측벽에 스페이서 제1절연막을 형성하는 제2단계; 상기 제2단계가 완료된 결과물 전면에 제2절연막을 증착하고 상기 실리콘막 표면이 노출되도록 상기 제2절연막을 식각하는 제3단계; 주위의 제1 및 제2 절연막 보다 낮은 높이를 갖도록 상기 노출된 실리콘막을 일부두께 식각하는 제4단계; 주위의 제1 및 제2 절연막 보다 낮은 높이를 갖도록 상기 노출된 실리콘막 상에 고융점금속 실리사이드막을 형성하는 제5단계; 및 상기 고융점금속 실리사이드막 상에 그 주위의 제1 및 제2절연막과 실질적으로 동일한 높이를 갖도록 제3절연막을 형성하는 제6단계를 포함하여 이루어진다.
본 발명에 따르면, 고융점금속 실리사이드를 게이트전극 위에만 형성시킬 수 있어 256Mb 또는 1Gb급 이상의 DRAM에서 신뢰성 있는 소자를 형성할 수 있으며, 또한 SAC(Self-Aligned Contact)용 절연막을 게이트전극 위에 형성할 수 있으므로 후속 SAC 공정이 가능하여 소자의 고집적화가 가능하다. 그리고, 저저항 게이트에 의한 고속 소자 형성이 가능하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 종래기술과 동일한 도면부호에 대해서는 동일한 도면부호를 인용하였다.
도2a 내지 도2h는 본 발명의 일실시예에 따른 게이트전극 형성 공정을 나타내는 단면도이다.
먼저, 도2a를 참조하면, 실리콘기판(1)을 열산화시켜 게이트절연막(2)을 형성하고 도핑된 실리콘막(3)을 증착한 다음, 게이트 마스크 공정 및 식각 공정을 통해 실리콘막(3)을 패터닝한다. 이때 과도식각에 의해 게이트절연막(2)도 식각된다. 실리콘기판(1)은 매몰산화막을 갖는 SOI(silicon on insulator) 기판을 사용하거나, 에피택셜층이 설장된 실리콘 에피 웨이퍼를 사용 가능하다. 또한, 실리콘 이외에 화합물 반도체 기판 또는 기타 반도체 물질의 기판을 사용하는 것 역시 가능하다. 게이트절연막(2)은 산화막 또는 산화막과 질화막이 적층된 유전체를 사용하는 것이 가능하다. 도핑된 실리콘막(3)은 다결정실리콘 또는 비정질실리 또는 이들을 적층하여 형성할 수 있으며, 그 두께는 2000∼5000Å의 두께로 증착한다.
이어서, 도2b를 참조하면, 산화분위기에서 열처리하여 상기 패턴된 실리콘막(3)과 기판(1) 표면에 이온주입 스크린을 위한 얇은 산화막(4)을 형성한다. 이어서, 저농도 불순물 이온주입을 실시하여 저농도 소스/드레인 확산영역(도면에 도시되지 않음)을 형성한다.
이어서, 도2c를 참조하면, 웨이퍼 전면에 게이트 측벽 스페이서 형성을 위한 절연막을 증착하고 이를 마스크 없이 전면 건식 식각하여 패턴된 실리콘(3) 측벽에 절연막스페이서(5)가 형성되도록 한다. 이때 절연막은 산화막 또는 질화막을 사용하는 것이 가능하다. 이어서, 고농도 불순물 이온주입을 통해 고농도 소스/드레인 확산영역(도면에 도시되지 않음)을 형성한다.
이어서, 도2d를 참조하면, 기판 전면에 CVD 증착에 의한 절연막(6)을 형성하는 바, 이때 그 층착 두께는 그 표면이 평탄화되도록 3000∼5000Å으로 형성한다.
이어서, 도2e를 참조하면, 실리콘막(3) 표면이 노출될때까지 상기 절연막(6)을 화학적기계적연마(CMP) 또는 에치백(etch back) 한다. 그리고, 노출된 실리콘막(3)을 일부두께 등방성식각하여 기판(1)으로부터 실리콘막(3)의 높이가 그 주위의 절연막들(6, 4,5) 보다 낮아지도록 한다. 이에 의해 잔류하는 실리콘막(3) 상부에는 주위의 절연막들에 의해 요부(20)가 형성될 것이다. 실리콘막(3)을 등방성 식각하는 방법은 습식 식각 또는 건식 식각 모두 가능하다.
이어서, 도2f를 참조하면, 타이타늄(Ti)막(7)을 약 300∼600Å 두께로 증착하고 열처리를 하여 실리콘막(3)과 타이타늄이 접한 부분에 타이타늄실리사이드막(8)을 형성한다. 이때 의할 점은 타이타늄실리사이드막(8)이 주위의 절연막들보다 그 높이가 낮도록 요부(20) 내에 형성시킨다. 바람직하게는 1000∼2000Å 정도의 요부가 남도록 한다. 이는 타이타늄막의 증착 두께 및 열처리 시간 등에 의해 조절할 수 있을 것이다. 열처리는 500∼700℃의 전기로에서 수행하거나, 650∼800℃에서 급속열처리(RTP)하는 방법이 있다.
이어서, 도2g를 참조하면, 열처리시 반응하지 않은 타이타늄(7)을 선택적으로 식각 제거한 후 다시 질화막을 증착한후 CMP 또는 에치백하여 타이타늄실리사이드막(8)이 형성되고 남은 요부(20) 내에만 질화막(9)을 남긴다.
이어서, 도2h는 CVD 증착에 의해 층간절연막(10)을 형성한 상태로서, 이후에 통상의 DRAM 제조 공정을 계속 진행하여 자기정렬콘택방법으로 비트라인 콘택 또는 비트라인 및 커패시터의 콘택 플러그 형성 공정 등을 진행한다.
본 실시예에서는 타이타늄실리사이드막에 대해 언급하였으나 본 발명의 기술적 사상은 고융점금속 실리사이드막을 게이트전극에 사용하는 모든 공정에 적용 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 게이트전극 형성방법에 의하면, 타이타늄실리사이드(TiSix)를 게이트전극 위에만 형성시킬 수 있어 256Mb 또는 1Gb급 이상의 DRAM에서 신뢰성 있는 소자를 형성할 수 있으며, 또한 SAC(Self-Aligned Contact)용 절연막을 게이트전극 위에 형성할 수 있으므로 후속 SAC 공정이 가능하여 소자의 고집적화가 가능하다. 그리고, 저저항 게이트에 의한 고속 소자 형성이 가능하다.
Claims (6)
- 고집적 메모리소자 제조방법에 있어서,반도체층 상에 게이트절연막과 게이트전극용 실리콘막을 차례로 형성하고 게이트마스크를 사용하여 패턴닝하는 제1단계;상기 실리콘막 측벽에 스페이서 제1절연막을 형성하는 제2단계;상기 제2단계가 완료된 결과물 전면에 제2절연막을 증착하고 상기 실리콘막 표면이 노출되도록 상기 제2절연막을 식각하는 제3단계;주위의 제1 및 제2 절연막 보다 낮은 높이를 갖도록 상기 노출된 실리콘막을 일부두께 식각하는 제4단계;주위의 제1 및 제2 절연막 보다 낮은 높이를 갖도록 상기 노출된 실리콘막 상에 고융점금속 실리사이드막을 형성하는 제5단계; 및상기 고융점금속 실리사이드막 상에 그 주위의 제1 및 제2절연막과 실질적으로 동일한 높이를 갖도록 제3절연막을 형성하는 제6단계를 포함하여 이루어진 고집적 메모리소자 제조방법.
- 제1항에 있어서,상기 제6단계 후 자기정렬콘택 공정을 실시하는 제7단계를 더 포함하는 고집적 메모리소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 제5단계는,상기 제4단계가 완료된 결과물 전면에 고융점금속막을 증착하는 단계;열처리하여 상기 실리콘막과 상기 고융점금속막이 접한 부분에 고융점금속 실리사이드막을 형성하는 단계; 및미반응 고융점금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 고집적 메모리소자 제조방법.
- 제3항에 있어서,상기 고융점금속막은 타이타늄막인 것을 특징으로 하는 메모리소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 스페이서 제1절연막은 산화막 또는 질화막이며, 상기 제3절연막은 질화막임을 특징으로 하는 메모리소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 제3단계에서의 제2절연막의 식각은 화학적기계적연마 또는 에치백으로 이루어짐을 특징으로 하는 메모리소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057230A KR20000041371A (ko) | 1998-12-22 | 1998-12-22 | 고집적 메모리 소자의 게이트전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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|---|---|
| KR20000041371A true KR20000041371A (ko) | 2000-07-15 |
Family
ID=19564611
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000041371A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723993B1 (ko) * | 2000-08-01 | 2007-06-04 | 후지쯔 가부시끼가이샤 | 반도체 메모리 장치와 그 제조 방법 |
-
1998
- 1998-12-22 KR KR1019980057230A patent/KR20000041371A/ko not_active Application Discontinuation
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