JPH10189915A - ダイナミック・ランダム・アクセス・メモリ用の金属シリサイド・ゲートを形成するプロセス - Google Patents
ダイナミック・ランダム・アクセス・メモリ用の金属シリサイド・ゲートを形成するプロセスInfo
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Abstract
(57)【要約】
【課題】 追加のプロセス工程を必要とせずに高融点金
属シリサイド層を形成する、金属シリサイド・ゲート電
極形成方法を提供する。 【解決手段】 ポリ層を形成し、続いて高融点金属層を
その上にスパッタし、そして窒化物または酸化物のキャ
ップ層１８により覆ってから、ゲート電極メサ２０を形
成し、そしてＬＰＣＶＤ技術によりその上に酸化物層２
６を堆積させる。この酸化物堆積は、高融点金属層がそ
の下のポリ層１４’と反応して高融点金属シリサイド層
２８を形成する温度で行う。その後、酸化物層２６を用
いて側壁スペーサ層３０，３２を形成する。
属シリサイド層を形成する、金属シリサイド・ゲート電
極形成方法を提供する。 【解決手段】 ポリ層を形成し、続いて高融点金属層を
その上にスパッタし、そして窒化物または酸化物のキャ
ップ層１８により覆ってから、ゲート電極メサ２０を形
成し、そしてＬＰＣＶＤ技術によりその上に酸化物層２
６を堆積させる。この酸化物堆積は、高融点金属層がそ
の下のポリ層１４’と反応して高融点金属シリサイド層
２８を形成する温度で行う。その後、酸化物層２６を用
いて側壁スペーサ層３０，３２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはＭＯＳ
トランジスタに関し、特に、ＤＲＡＭに利用するトラン
ジスタのゲート電極を形成するプロセスに関するもので
ある。
トランジスタに関し、特に、ＤＲＡＭに利用するトラン
ジスタのゲート電極を形成するプロセスに関するもので
ある。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、行列のアレイに配列した複数のメ
モリ・セルを利用している。これらメモリ・セルの各々
は、単一のＭＯＳトランジスタと、１つのメモリ・セル
・キャパシタとから成っている。このアレイに対するア
クセスは、任意の所与のメモリ・セルの選択にメモリ・
セルの１行全体の選択を必要とし、そしてそのメモリ・
セル内のデータはその関連したデータ・ラインに読み出
すようになっている。そしてその後、列デコード回路
は、どのデータ・ラインをメモリから出力するか決め
る。
モリ（ＤＲＡＭ）は、行列のアレイに配列した複数のメ
モリ・セルを利用している。これらメモリ・セルの各々
は、単一のＭＯＳトランジスタと、１つのメモリ・セル
・キャパシタとから成っている。このアレイに対するア
クセスは、任意の所与のメモリ・セルの選択にメモリ・
セルの１行全体の選択を必要とし、そしてそのメモリ・
セル内のデータはその関連したデータ・ラインに読み出
すようになっている。そしてその後、列デコード回路
は、どのデータ・ラインをメモリから出力するか決め
る。
【０００３】メモリ・セルの１行全体にアクセスするに
は、所与のメモリ・セル行と平行に配置したワード・ラ
インを設け、そしてこのワード・ラインを、読み出し動
作の間、低電圧から高電圧に上げるようにしている。大
きなメモリ・セルに対しては、この在来の技法は、多結
晶シリコン・ゲート電極を利用し、そしてゲート電極を
形成する層がワード・ラインを形成する層ともなるよう
にトランジスタを構成し、そしてこれにおいては、単一
の導電性ストリップが所与の行上において配置でき、ま
たこれがゲート酸化物の上に重なってゲート電極を形成
する。このゲート電極は、通常、多結晶シリコン（ポ
リ）の単一層からパターニングおよびエッチングにより
形成する。
は、所与のメモリ・セル行と平行に配置したワード・ラ
インを設け、そしてこのワード・ラインを、読み出し動
作の間、低電圧から高電圧に上げるようにしている。大
きなメモリ・セルに対しては、この在来の技法は、多結
晶シリコン・ゲート電極を利用し、そしてゲート電極を
形成する層がワード・ラインを形成する層ともなるよう
にトランジスタを構成し、そしてこれにおいては、単一
の導電性ストリップが所与の行上において配置でき、ま
たこれがゲート酸化物の上に重なってゲート電極を形成
する。このゲート電極は、通常、多結晶シリコン（ポ
リ）の単一層からパターニングおよびエッチングにより
形成する。
【０００４】
【発明が解決しようとする課題】メモリ・アレイが２５
６メガＤＲＡＭ製品以上にサイズが大きくなるにつれ、
トランジスタは小さくなり、またワード・ラインは幅が
狭くなる。これは、ワード・ライン全体のインピーダン
スが増加するという結果となる。ポリ・ワード・ライン
内のドーパント・レベルを増加させることによってその
コンダクタンスを変化させることができるが、トランジ
スタのチャンネル領域の上に重なるゲート酸化物に近接
したドーパント・レベルを制御することにより最適なト
ランジスタを実現することができる。そのとき、トラン
ジスタのゲート電極を形成する材料の導電率をワード・
ラインとして受け入れることが必要である。しかし、ワ
ード・ラインに沿った伝搬遅延を改善するため、チタン
・ジシリサイドまたはタングステン・シリサイドのよう
な高融点金属シリサイドから形成するより低い導電率の
材料が開発されている。この高融点金属シリサイドの形
成は、まず初めに、ポリシリコンの上に高融点金属の薄
い層を堆積させ、次にその基板を通常６００℃を超える
温度でアニールする。これには、高融点金属シリサイド
を形成するのにポリシリコンと高融点金属の消費が生ず
る。これは通常、その上側の層の１部分しか消費せず、
そのため、ポリシリコンの下側部分はゲート酸化物の近
くでは変わらないままであって、トランジスタの特性は
変化しないが、一方、ワード・ライン全体の導電率は増
す。しかし、これら高融点金属シリサイド層の形成にお
ける１つの欠点は、追加のプロセス工程が必要となるこ
とである。
６メガＤＲＡＭ製品以上にサイズが大きくなるにつれ、
トランジスタは小さくなり、またワード・ラインは幅が
狭くなる。これは、ワード・ライン全体のインピーダン
スが増加するという結果となる。ポリ・ワード・ライン
内のドーパント・レベルを増加させることによってその
コンダクタンスを変化させることができるが、トランジ
スタのチャンネル領域の上に重なるゲート酸化物に近接
したドーパント・レベルを制御することにより最適なト
ランジスタを実現することができる。そのとき、トラン
ジスタのゲート電極を形成する材料の導電率をワード・
ラインとして受け入れることが必要である。しかし、ワ
ード・ラインに沿った伝搬遅延を改善するため、チタン
・ジシリサイドまたはタングステン・シリサイドのよう
な高融点金属シリサイドから形成するより低い導電率の
材料が開発されている。この高融点金属シリサイドの形
成は、まず初めに、ポリシリコンの上に高融点金属の薄
い層を堆積させ、次にその基板を通常６００℃を超える
温度でアニールする。これには、高融点金属シリサイド
を形成するのにポリシリコンと高融点金属の消費が生ず
る。これは通常、その上側の層の１部分しか消費せず、
そのため、ポリシリコンの下側部分はゲート酸化物の近
くでは変わらないままであって、トランジスタの特性は
変化しないが、一方、ワード・ライン全体の導電率は増
す。しかし、これら高融点金属シリサイド層の形成にお
ける１つの欠点は、追加のプロセス工程が必要となるこ
とである。
【０００５】
【課題を解決するための手段】金属シリサイド・ゲート
電極を形成する方法を開示するが、この方法は、半導体
基板のチャンネル領域上に、ゲート酸化物層と共にそれ
により分離したゲート電極メサを形成する工程を含む。
該ゲート電極メサは、前記ゲート酸化物層に近接して配
置したポリシリコンまたはアモルファスシリコンの層
と、その上に配置した高融点金属層と、該高融点金属層
の上に配置した絶縁材料のキャップ層とを有する。次
に、前記ゲート電極メサおよび前記基板の上に対し、前
記高融点金属をその下のポリシリコンまたはアモルファ
スシリコンの層と反応させて高融点金属シリサイド層を
形成させる温度で稼動するプロセスにより、絶縁材料の
コンフォーマル層を形成する。その高融点金属シリサイ
ド層の形成は、その下の前記ポリシリコンまたはアモル
ファスシリコンの層の一部分しか消費しないようにして
行う。その後、前記コンフォーマル層を垂直エッチ・プ
ロセスでエッチングすることにより、前記絶縁材料の内
の実質上水平な表面上の部分を除去して、前記ゲート電
極メサの両側にありかつこれから前記ゲート電極メサの
側壁上の形成した側壁スペーサにより分離した前記半導
体基板の表面を露出させる。
電極を形成する方法を開示するが、この方法は、半導体
基板のチャンネル領域上に、ゲート酸化物層と共にそれ
により分離したゲート電極メサを形成する工程を含む。
該ゲート電極メサは、前記ゲート酸化物層に近接して配
置したポリシリコンまたはアモルファスシリコンの層
と、その上に配置した高融点金属層と、該高融点金属層
の上に配置した絶縁材料のキャップ層とを有する。次
に、前記ゲート電極メサおよび前記基板の上に対し、前
記高融点金属をその下のポリシリコンまたはアモルファ
スシリコンの層と反応させて高融点金属シリサイド層を
形成させる温度で稼動するプロセスにより、絶縁材料の
コンフォーマル層を形成する。その高融点金属シリサイ
ド層の形成は、その下の前記ポリシリコンまたはアモル
ファスシリコンの層の一部分しか消費しないようにして
行う。その後、前記コンフォーマル層を垂直エッチ・プ
ロセスでエッチングすることにより、前記絶縁材料の内
の実質上水平な表面上の部分を除去して、前記ゲート電
極メサの両側にありかつこれから前記ゲート電極メサの
側壁上の形成した側壁スペーサにより分離した前記半導
体基板の表面を露出させる。
【０００６】本発明の別の側面によれば、前記高融点金
属はチタンとして、チタン・ジシリサイド層を形成する
ようにする。絶縁材料の前記コンフォーマル層は、減圧
化学気相成長プロセスにより、前記チタンをその下のポ
リシリコンまたはアモルファスシリコンの層と反応させ
てチタン・ジシリサイドを形成させるのに十分な温度お
いて堆積させる酸化物層である。
属はチタンとして、チタン・ジシリサイド層を形成する
ようにする。絶縁材料の前記コンフォーマル層は、減圧
化学気相成長プロセスにより、前記チタンをその下のポ
リシリコンまたはアモルファスシリコンの層と反応させ
てチタン・ジシリサイドを形成させるのに十分な温度お
いて堆積させる酸化物層である。
【０００７】
【発明の実施の形態】本発明並びにその利点についてよ
り完全な理解を得るため、次に、添付図面と共に以下の
説明を参照されたい。
り完全な理解を得るため、次に、添付図面と共に以下の
説明を参照されたい。
【０００８】先ず図１を参照すると、これには、基板１
０の横断面図を示している。Ｎチャンネル・トランジス
タの形成のためには、この基板は、Ｐ型基板となる。図
１の構造を形成する前に、基板は、この基板内に活性領
域を形成する処理工程を受けさせて、トランジスタ形成
のための準備をする。それら活性領域は、通常、フィー
ルド酸化物層のような何らかのタイプのアイソレーショ
ン区域で互いに分離する。そのアイソレーション区域
は、ＬＯＣＯＳアイソレーション技術またはトレンチ・
アイソレーション技術を用いて形成することができる。
これら技術は双方とも、在来のものである。このアイソ
レーション領域の形成の後、アイソレーション領域の形
成目的のために基板上に形成したその上側の層を、基板
まで下に除去する。この後、基板上にゲート酸化物層１
２を形成し、そしてこのゲート酸化物層１２は、トラン
ジスタのゲート酸化物を形成することになる。このゲー
ト酸化物層は、２０オングストロームから１００オング
ストロームの間の厚さをもつ。
０の横断面図を示している。Ｎチャンネル・トランジス
タの形成のためには、この基板は、Ｐ型基板となる。図
１の構造を形成する前に、基板は、この基板内に活性領
域を形成する処理工程を受けさせて、トランジスタ形成
のための準備をする。それら活性領域は、通常、フィー
ルド酸化物層のような何らかのタイプのアイソレーショ
ン区域で互いに分離する。そのアイソレーション区域
は、ＬＯＣＯＳアイソレーション技術またはトレンチ・
アイソレーション技術を用いて形成することができる。
これら技術は双方とも、在来のものである。このアイソ
レーション領域の形成の後、アイソレーション領域の形
成目的のために基板上に形成したその上側の層を、基板
まで下に除去する。この後、基板上にゲート酸化物層１
２を形成し、そしてこのゲート酸化物層１２は、トラン
ジスタのゲート酸化物を形成することになる。このゲー
ト酸化物層は、２０オングストロームから１００オング
ストロームの間の厚さをもつ。
【０００９】ゲート酸化物層の形成後、ドープしたポリ
シリコンまたはアモルファスシリコンの層１４を基板上
に配置する。このドープ層１４には、製作すべきトラン
ジスタのタイプ並びにその特性に依存して、Ｎ型不純物
またはＰ型不純物のいずれかをドープすることができ
る。この層１４は、最初のポリ層であって、この層か
ら、全てのトランジスタのゲート電極を形成しまたＤＲ
ＡＭ内の所与の行内のトランジスタ間のワード・ライン
相互接続を形成する。このポリ層１４を堆積プロセスで
形成した後、次に高融点金属層（これはコンフォーマル
（conformal ）層である）を、基板上においてポリシリ
コン層１４の上に堆積させる。好ましい実施例において
は、この高融点金属は、チタンである。このチタンは、
スパッタリングまたは化学気相成長（ＣＶＤ）技術によ
って適用して、約２００−６００オングストロームの厚
さにする。
シリコンまたはアモルファスシリコンの層１４を基板上
に配置する。このドープ層１４には、製作すべきトラン
ジスタのタイプ並びにその特性に依存して、Ｎ型不純物
またはＰ型不純物のいずれかをドープすることができ
る。この層１４は、最初のポリ層であって、この層か
ら、全てのトランジスタのゲート電極を形成しまたＤＲ
ＡＭ内の所与の行内のトランジスタ間のワード・ライン
相互接続を形成する。このポリ層１４を堆積プロセスで
形成した後、次に高融点金属層（これはコンフォーマル
（conformal ）層である）を、基板上においてポリシリ
コン層１４の上に堆積させる。好ましい実施例において
は、この高融点金属は、チタンである。このチタンは、
スパッタリングまたは化学気相成長（ＣＶＤ）技術によ
って適用して、約２００−６００オングストロームの厚
さにする。
【００１０】在来のプロセスにおいては、ポリ層１４の
上に高融点金属層をスパッタする前に、ポリ層１４をパ
ターニングしてゲート電極を形成することができる。こ
のようにして、露出したソース領域およびドレイン領域
のような領域上に、他の相互接続部を形成するようにす
ることができる。その後、基板をアニールすることによ
り、高融点金属がシリコンと反応して高融点金属シリサ
イド、例えば、好ましい実施例においてはチタン・ジシ
リサイド（ＴｉＳｉ2 ）を形成するようにする。このチ
タン・ジシリサイドの薄い層は、導電性がかなり増した
層を提供する。さらに、ゲート電極の上側の部分しか、
シリサイド処理においては消費されず、そのため、ゲー
ト電極のゲート酸化物に近接した部分は、ドープされた
ポリシリコンとして残り、したがってトランジスタにと
って望ましい全ての特性を提供することになる。
上に高融点金属層をスパッタする前に、ポリ層１４をパ
ターニングしてゲート電極を形成することができる。こ
のようにして、露出したソース領域およびドレイン領域
のような領域上に、他の相互接続部を形成するようにす
ることができる。その後、基板をアニールすることによ
り、高融点金属がシリコンと反応して高融点金属シリサ
イド、例えば、好ましい実施例においてはチタン・ジシ
リサイド（ＴｉＳｉ2 ）を形成するようにする。このチ
タン・ジシリサイドの薄い層は、導電性がかなり増した
層を提供する。さらに、ゲート電極の上側の部分しか、
シリサイド処理においては消費されず、そのため、ゲー
ト電極のゲート酸化物に近接した部分は、ドープされた
ポリシリコンとして残り、したがってトランジスタにと
って望ましい全ての特性を提供することになる。
【００１１】本発明においては、高融点金属１６のコン
フォーマル層の形成に続く工程は、低温の窒化物または
酸化物を堆積させて、層１８を形成することである。こ
の層１８は、キャップ層であり、これは、在来のＤＲＡ
Ｍプロセスにおいて必要なセルフアライン形コンタクト
・プロセスを使うのに必要な工程である。
フォーマル層の形成に続く工程は、低温の窒化物または
酸化物を堆積させて、層１８を形成することである。こ
の層１８は、キャップ層であり、これは、在来のＤＲＡ
Ｍプロセスにおいて必要なセルフアライン形コンタクト
・プロセスを使うのに必要な工程である。
【００１２】本プロセスの次の工程は、図３に示したよ
うに、ゲート酸化物１２、ポリ層１４、チタン層１６お
よび窒化物または酸化物の層１８、から成るスタック構
造をパターニングしエッチングすることにより、ゲート
電極メサ２０を形成することである。一旦このゲート構
造を形成すると、ゲート電極２０の両側の露出したシリ
コンに、Ｎ型不純物の注入を受けさせて、ソース／ドレ
イン領域を定めるその両側上に、軽くドープしたドレイ
ン（ＬＤＤ：Lightly Doped Drain ）領域２２および２
４を形成する。これは、在来の技術である。理解される
べきであるが、チタン層１６は、本プロセスのこの時点
では、アニール工程を受けさせていないので、高融点金
属層のままである。
うに、ゲート酸化物１２、ポリ層１４、チタン層１６お
よび窒化物または酸化物の層１８、から成るスタック構
造をパターニングしエッチングすることにより、ゲート
電極メサ２０を形成することである。一旦このゲート構
造を形成すると、ゲート電極２０の両側の露出したシリ
コンに、Ｎ型不純物の注入を受けさせて、ソース／ドレ
イン領域を定めるその両側上に、軽くドープしたドレイ
ン（ＬＤＤ：Lightly Doped Drain ）領域２２および２
４を形成する。これは、在来の技術である。理解される
べきであるが、チタン層１６は、本プロセスのこの時点
では、アニール工程を受けさせていないので、高融点金
属層のままである。
【００１３】本プロセスの次の工程においては、図４に
示すように、窒化物の層を減圧化学気相成長（ＬＰＣＶ
Ｄ：Low Pressure Chemical Vapor Deposition）プロセ
スを介して堆積させて、基板全体上にコンフォーマル層
２６を設ける。これは、側壁酸化物形成に利用する。こ
の窒化物堆積の間、基板を６００℃を超える温度にまで
上げる。この時点で、チタン層１６は、その下にある層
１４内のポリシリコンと反応することにより、層２８で
示したチタン・ジシリサイドを形成する。これは、層１
４を縮小させて、より薄い層１４’にする。しかし、ゲ
ート１２に近接した多結晶シリコンのドーパント・レベ
ルおよびコンスチチューエンシ・レベル（constituency
level）は、実質上同じままとなることに留意された
い。したがって判るように、それは、本来のチタン・ジ
シリサイド形成プロセスであり、これにより、層２６を
形成する工程は、チタン・ジシリサイド層２８の形成も
もたらし、したがって本プロセスに対し１つ少ない熱サ
イクルで十分となる。
示すように、窒化物の層を減圧化学気相成長（ＬＰＣＶ
Ｄ：Low Pressure Chemical Vapor Deposition）プロセ
スを介して堆積させて、基板全体上にコンフォーマル層
２６を設ける。これは、側壁酸化物形成に利用する。こ
の窒化物堆積の間、基板を６００℃を超える温度にまで
上げる。この時点で、チタン層１６は、その下にある層
１４内のポリシリコンと反応することにより、層２８で
示したチタン・ジシリサイドを形成する。これは、層１
４を縮小させて、より薄い層１４’にする。しかし、ゲ
ート１２に近接した多結晶シリコンのドーパント・レベ
ルおよびコンスチチューエンシ・レベル（constituency
level）は、実質上同じままとなることに留意された
い。したがって判るように、それは、本来のチタン・ジ
シリサイド形成プロセスであり、これにより、層２６を
形成する工程は、チタン・ジシリサイド層２８の形成も
もたらし、したがって本プロセスに対し１つ少ない熱サ
イクルで十分となる。
【００１４】本プロセスの次の工程においては、図５に
示すように、基板に異方性または垂直方向のエッチ・プ
ロセスを受けさせ、このプロセスは、酸化物層６の実質
上水平な表面上に配置された部分を選択的にエッチング
する。これにより、ゲート電極メサの両側に側壁スペー
サ領域３０および３２の形成をもたらし、キャップ領域
３４はゲート電極のチタン・ジシリサイド層２８の上に
配置される。この理由は、図２に示したプロセス工程に
おいてチタン層１６の上に配置した窒化物または酸化物
の層１８が、電気的に分離する層を提供し、これが、酸
化物層２６の上側部分を除去した後も残ったからであ
る。したがってこれは、ソース／ドレイン領域を露出さ
せるセルフアライン形コンタクトを提供する。この後、
基板は、ソース／ドレイン注入を受けさせるが、この注
入は、高エネルギ注入であって、その領域中へのＮ型不
純物の導入を許して、ｎ＋材料のソース領域３６および
ドレイン領域３８を形成する。
示すように、基板に異方性または垂直方向のエッチ・プ
ロセスを受けさせ、このプロセスは、酸化物層６の実質
上水平な表面上に配置された部分を選択的にエッチング
する。これにより、ゲート電極メサの両側に側壁スペー
サ領域３０および３２の形成をもたらし、キャップ領域
３４はゲート電極のチタン・ジシリサイド層２８の上に
配置される。この理由は、図２に示したプロセス工程に
おいてチタン層１６の上に配置した窒化物または酸化物
の層１８が、電気的に分離する層を提供し、これが、酸
化物層２６の上側部分を除去した後も残ったからであ
る。したがってこれは、ソース／ドレイン領域を露出さ
せるセルフアライン形コンタクトを提供する。この後、
基板は、ソース／ドレイン注入を受けさせるが、この注
入は、高エネルギ注入であって、その領域中へのＮ型不
純物の導入を許して、ｎ＋材料のソース領域３６および
ドレイン領域３８を形成する。
【００１５】
【発明の効果】以上をまとめると、ポリ・ゲート電極の
上側表面にチタン・ジシリサイド層を形成するプロセス
を提供した。このプロセスは、セルフアライン形コンタ
クト・プロセスと共に用い、このプロセスにおいて、キ
ャップとなる酸化物または窒化物の層の堆積の前に、高
融点金属の層をポリ・ゲート上に堆積させる。チタンの
ような高融点金属層は、セルフアライン形コンタクト・
プロセスの次の工程、酸化物のコンフォーマル層を堆積
する工程（この酸化物のコンフォーマル層は、側壁スペ
ーサ領域の形成に必要である）の間に、その下のポリ層
と反応させることにより、チタン・ジシリサイド層を形
成させる。これにより、本プロセスにおいて熱サイクル
を１つ少なくすることが可能となる。
上側表面にチタン・ジシリサイド層を形成するプロセス
を提供した。このプロセスは、セルフアライン形コンタ
クト・プロセスと共に用い、このプロセスにおいて、キ
ャップとなる酸化物または窒化物の層の堆積の前に、高
融点金属の層をポリ・ゲート上に堆積させる。チタンの
ような高融点金属層は、セルフアライン形コンタクト・
プロセスの次の工程、酸化物のコンフォーマル層を堆積
する工程（この酸化物のコンフォーマル層は、側壁スペ
ーサ領域の形成に必要である）の間に、その下のポリ層
と反応させることにより、チタン・ジシリサイド層を形
成させる。これにより、本プロセスにおいて熱サイクル
を１つ少なくすることが可能となる。
【００１６】以上、好ましい実施例について詳細に説明
したが、理解されるように、特許請求の範囲の記載によ
り定められる本発明の精神および範囲から逸脱せずに、
種々の変更、置換、代替を行うことができる。
したが、理解されるように、特許請求の範囲の記載によ
り定められる本発明の精神および範囲から逸脱せずに、
種々の変更、置換、代替を行うことができる。
【００１７】以上の説明に関してさらに以下の項を開示
する。 （１） 金属シリサイド・ゲート電極を形成する方法で
あって、半導体基板内のトランジスタ領域のチャンネル
領域上に、ゲート酸化物層と共にそれにより分離したゲ
ート電極メサを形成する工程であって、該ゲート電極メ
サは、前記ゲート酸化物に近接したドープしたポリシリ
コンまたはアモルファスシリコンの層と、前記ゲート酸
化物とは正反対に前記ポリシリコンまたはアモルファス
シリコンの層に隣接して配置した高融点金属層と、該高
融点金属層の上に配置した絶縁材料のキャップ層とを有
する、前記の工程と、前記基板および前記ゲート電極メ
サの上にコンフォーマル層を形成する工程であって、該
工程は、前記高融点金属の前記ポリシリコンまたはアモ
ルファスシリコンの層との反応を生じさせることにより
前記ポリシリコンまたはアモルファスシリコンの層の全
てを消費することなく高融点金属シリサイドを形成する
温度にて行う、前記の工程と、および前記コンフォーマ
ル層を垂直エッチ・プロセスでエッチングすることによ
り、前記コンフォーマル層の前記絶縁材料を実質上水平
な表面から除去して、前記ゲート電極メサの両側の前記
半導体基板の表面を露出させると共に、側壁スペーサを
前記ゲート電極メサの両側に形成する工程と、から成る
金属シリサイド・ゲート電極形成方法。
する。 （１） 金属シリサイド・ゲート電極を形成する方法で
あって、半導体基板内のトランジスタ領域のチャンネル
領域上に、ゲート酸化物層と共にそれにより分離したゲ
ート電極メサを形成する工程であって、該ゲート電極メ
サは、前記ゲート酸化物に近接したドープしたポリシリ
コンまたはアモルファスシリコンの層と、前記ゲート酸
化物とは正反対に前記ポリシリコンまたはアモルファス
シリコンの層に隣接して配置した高融点金属層と、該高
融点金属層の上に配置した絶縁材料のキャップ層とを有
する、前記の工程と、前記基板および前記ゲート電極メ
サの上にコンフォーマル層を形成する工程であって、該
工程は、前記高融点金属の前記ポリシリコンまたはアモ
ルファスシリコンの層との反応を生じさせることにより
前記ポリシリコンまたはアモルファスシリコンの層の全
てを消費することなく高融点金属シリサイドを形成する
温度にて行う、前記の工程と、および前記コンフォーマ
ル層を垂直エッチ・プロセスでエッチングすることによ
り、前記コンフォーマル層の前記絶縁材料を実質上水平
な表面から除去して、前記ゲート電極メサの両側の前記
半導体基板の表面を露出させると共に、側壁スペーサを
前記ゲート電極メサの両側に形成する工程と、から成る
金属シリサイド・ゲート電極形成方法。
【００１８】（２） 第１項記載の方法であって、前記
高融点金属はチタンであり、前記高融点金属シリサイド
はチタン・ジシリサイドであること、を特徴とする金属
シリサイド・ゲート電極形成方法。 （３） 第１項記載の方法であって、前記ゲート電極を
絶縁材料のキャップ層と共に形成する前記の工程は、前
記ゲート電極を窒化物のキャップ層と共に形成する工程
から成ること、を特徴とする金属シリサイド・ゲート電
極形成方法。 （４） 第１項記載の方法であって、前記ゲート電極を
絶縁材料のキャップ層と共に形成する前記の工程は、前
記ゲート電極を酸化物のキャップ層と共に形成する工程
から成ること、を特徴とする金属シリサイド・ゲート電
極形成方法。 （５） 第１項記載の方法であって、絶縁材料の前記コ
ンフォーマル層を形成する前記の工程は、酸化物のコン
フォーマル層を形成する工程から成ること、を特徴とす
る金属シリサイド・ゲート電極形成方法。
高融点金属はチタンであり、前記高融点金属シリサイド
はチタン・ジシリサイドであること、を特徴とする金属
シリサイド・ゲート電極形成方法。 （３） 第１項記載の方法であって、前記ゲート電極を
絶縁材料のキャップ層と共に形成する前記の工程は、前
記ゲート電極を窒化物のキャップ層と共に形成する工程
から成ること、を特徴とする金属シリサイド・ゲート電
極形成方法。 （４） 第１項記載の方法であって、前記ゲート電極を
絶縁材料のキャップ層と共に形成する前記の工程は、前
記ゲート電極を酸化物のキャップ層と共に形成する工程
から成ること、を特徴とする金属シリサイド・ゲート電
極形成方法。 （５） 第１項記載の方法であって、絶縁材料の前記コ
ンフォーマル層を形成する前記の工程は、酸化物のコン
フォーマル層を形成する工程から成ること、を特徴とす
る金属シリサイド・ゲート電極形成方法。
【００１９】（６） 第５項記載の方法であって、酸化
物の前記コンフォーマル層を形成する前記の工程は、減
圧化学気相成長プロセスで酸化物のコンフォーマル層を
堆積させる工程から成ること、を特徴とする金属シリサ
イド・ゲート電極形成方法。 （７） 第１項記載の方法であって、前記エッチ・プロ
セスは、異方性エッチ・プロセスから成ること、を特徴
とする金属シリサイド・ゲート電極形成方法。 （８） 第１項記載の方法であって、さらに、前記基板
の不純物タイプとは逆の不純物を前記半導体基板の前記
領域内へ、前記ゲート電極メサの両側において注入する
ことにより、その中にソース／ドレイン領域を形成し、
該ソース／ドレイン領域は、前記側壁スペーサにより前
記ゲート電極メサから隔置したこと、を特徴とする金属
シリサイド・ゲート電極形成方法。 （９） 第１項記載の方法であって、さらに、前記絶縁
材料の前記コンフォーマル層を形成する前に、前記半導
体基板の前記領域内に、前記ゲート電極メサの両側にお
いて、前記基板の前記不純物とは導電率タイプが逆の不
純物の軽くドープしたドレインの注入を実行する工程を
含むこと、を特徴とする金属シリサイド・ゲート電極形
成方法。
物の前記コンフォーマル層を形成する前記の工程は、減
圧化学気相成長プロセスで酸化物のコンフォーマル層を
堆積させる工程から成ること、を特徴とする金属シリサ
イド・ゲート電極形成方法。 （７） 第１項記載の方法であって、前記エッチ・プロ
セスは、異方性エッチ・プロセスから成ること、を特徴
とする金属シリサイド・ゲート電極形成方法。 （８） 第１項記載の方法であって、さらに、前記基板
の不純物タイプとは逆の不純物を前記半導体基板の前記
領域内へ、前記ゲート電極メサの両側において注入する
ことにより、その中にソース／ドレイン領域を形成し、
該ソース／ドレイン領域は、前記側壁スペーサにより前
記ゲート電極メサから隔置したこと、を特徴とする金属
シリサイド・ゲート電極形成方法。 （９） 第１項記載の方法であって、さらに、前記絶縁
材料の前記コンフォーマル層を形成する前に、前記半導
体基板の前記領域内に、前記ゲート電極メサの両側にお
いて、前記基板の前記不純物とは導電率タイプが逆の不
純物の軽くドープしたドレインの注入を実行する工程を
含むこと、を特徴とする金属シリサイド・ゲート電極形
成方法。
【００２０】（１０） 第１項記載の方法であって、前
記ゲート電極を形成する前記の工程は、前記半導体基板
の上にゲート酸化物層を形成する工程と、該ゲート酸化
物層の上にポリシリコンまたはアモルファスシリコンの
コンフォーマル層を形成する工程と、前記ポリシリコン
またはアモルファスシリコンの層の上側表面に対し高融
点金属層をスパッタする工程と、前記高融点金属層の上
に絶縁材料層を形成する工程と、前記基板をパターニン
グしエッチングすることにより前記ゲート電極メサを形
成する工程であって、前記絶縁材料層と、高融点金属層
と、ポリシリコンまたはアモルファスシリコンの層と、
ゲート酸化物層とをエッチングすることにより、前記高
融点金属層を前記ポリシリコンまたはアモルファスシリ
コンの層と反応させることなく前記ゲート電極メサを形
成する、前記の工程と、を含むこと、を特徴とする金属
シリサイド・ゲート電極形成方法。
記ゲート電極を形成する前記の工程は、前記半導体基板
の上にゲート酸化物層を形成する工程と、該ゲート酸化
物層の上にポリシリコンまたはアモルファスシリコンの
コンフォーマル層を形成する工程と、前記ポリシリコン
またはアモルファスシリコンの層の上側表面に対し高融
点金属層をスパッタする工程と、前記高融点金属層の上
に絶縁材料層を形成する工程と、前記基板をパターニン
グしエッチングすることにより前記ゲート電極メサを形
成する工程であって、前記絶縁材料層と、高融点金属層
と、ポリシリコンまたはアモルファスシリコンの層と、
ゲート酸化物層とをエッチングすることにより、前記高
融点金属層を前記ポリシリコンまたはアモルファスシリ
コンの層と反応させることなく前記ゲート電極メサを形
成する、前記の工程と、を含むこと、を特徴とする金属
シリサイド・ゲート電極形成方法。
【００２１】（１１） セルフアライン形コンタクト方
法であって、トランジスタのゲート酸化物層の上に絶縁
キャップ層が配置された状態でポリ層を有するゲート電
極メサを形成し、これに前記ゲート電極メサ上に側壁酸
化物スペーサの形成が続く工程を含み、さらに、前記ポ
リシリコンまたはアモルファスシリコンの層と絶縁キャ
ップ層との間に高融点金属層を形成する工程を含み、前
記側壁スペーサの前記形成の間に前記高融点金属は、そ
の下にある前記ポリシリコンまたはアモルファスシリコ
ンの層と反応して、高融点金属シリサイドを形成し、前
記スペーサを形成する前記の工程は、前記高融点金属シ
リサイドを形成するのに必要な温度を超える温度サイク
ルで稼動すること、を特徴とするセルフアライン形コン
タクト方法。
法であって、トランジスタのゲート酸化物層の上に絶縁
キャップ層が配置された状態でポリ層を有するゲート電
極メサを形成し、これに前記ゲート電極メサ上に側壁酸
化物スペーサの形成が続く工程を含み、さらに、前記ポ
リシリコンまたはアモルファスシリコンの層と絶縁キャ
ップ層との間に高融点金属層を形成する工程を含み、前
記側壁スペーサの前記形成の間に前記高融点金属は、そ
の下にある前記ポリシリコンまたはアモルファスシリコ
ンの層と反応して、高融点金属シリサイドを形成し、前
記スペーサを形成する前記の工程は、前記高融点金属シ
リサイドを形成するのに必要な温度を超える温度サイク
ルで稼動すること、を特徴とするセルフアライン形コン
タクト方法。
【００２２】（１２） 第１１項記載の方法であって、
前記高融点金属はチタンであること、を特徴とするセル
フアライン形コンタクト方法。 （１３） 第１１項記載の方法であって、前記側壁スペ
ーサを形成する前記の工程は、前記高融点金属シリサイ
ドを形成するのに必要な温度を超える温度で稼動する減
圧化学気相成長プロセスで、前記の基板およびゲート電
極メサの上に酸化物のコンフォーマル層を形成する工程
と、および前記コンフォーマル層を垂直にエッチングす
ることにより、前記コンフォーマル層の内の実質上水平
な表面上の部分を除去して、前記ゲート電極メサの垂直
表面上の側壁に側壁スペーサが残るようにすると共に、
前記側壁スペーサと前記キャップ層が前記ゲート電極の
周囲の絶縁層を形成するようにする工程と、を含むこ
と、を特徴とするセルフアライン形コンタクト方法。
前記高融点金属はチタンであること、を特徴とするセル
フアライン形コンタクト方法。 （１３） 第１１項記載の方法であって、前記側壁スペ
ーサを形成する前記の工程は、前記高融点金属シリサイ
ドを形成するのに必要な温度を超える温度で稼動する減
圧化学気相成長プロセスで、前記の基板およびゲート電
極メサの上に酸化物のコンフォーマル層を形成する工程
と、および前記コンフォーマル層を垂直にエッチングす
ることにより、前記コンフォーマル層の内の実質上水平
な表面上の部分を除去して、前記ゲート電極メサの垂直
表面上の側壁に側壁スペーサが残るようにすると共に、
前記側壁スペーサと前記キャップ層が前記ゲート電極の
周囲の絶縁層を形成するようにする工程と、を含むこ
と、を特徴とするセルフアライン形コンタクト方法。
【００２３】（１４） ポリ・ゲートの上面にチタン・
ジシリサイド導電性層を形成するプロセスを、セルフア
ライン形コンタクト・プロセス内で実施する。このプロ
セスにおいては、前記ポリ層を先ず形成し、これに続い
てチタンのような高融点金属の層をその上にスパッタす
る。次に、これを、窒化物または酸化物のキャップ層１
８により覆う。次に、ゲート電極メサを形成し、これに
は次に、ＬＰＣＶＤ技術によりその上に堆積させる酸化
物層２６をもたせる。この酸化物堆積の温度は、前記高
融点金属層１６がその下のポリ層１４と反応してチタン
・ジシリサイド層２８を形成するような温度である。こ
れは、その温度を、この工程に対しては６００℃を超え
るようにすることが必要である。その後、前記層２６を
用いて側壁スペーサ領域を形成する。
ジシリサイド導電性層を形成するプロセスを、セルフア
ライン形コンタクト・プロセス内で実施する。このプロ
セスにおいては、前記ポリ層を先ず形成し、これに続い
てチタンのような高融点金属の層をその上にスパッタす
る。次に、これを、窒化物または酸化物のキャップ層１
８により覆う。次に、ゲート電極メサを形成し、これに
は次に、ＬＰＣＶＤ技術によりその上に堆積させる酸化
物層２６をもたせる。この酸化物堆積の温度は、前記高
融点金属層１６がその下のポリ層１４と反応してチタン
・ジシリサイド層２８を形成するような温度である。こ
れは、その温度を、この工程に対しては６００℃を超え
るようにすることが必要である。その後、前記層２６を
用いて側壁スペーサ領域を形成する。
【図１】多結晶ゲート層と高融点金属層の形成後の、半
導体基板の横断面図を示す。
導体基板の横断面図を示す。
【図２】基板上に窒化物キャップ層を配置したプロセス
の工程を示す。
の工程を示す。
【図３】ゲート電極のパターニングを行いそして軽くド
ープしたドレインの注入を行った後の、基板の横断面図
を示す。
ープしたドレインの注入を行った後の、基板の横断面図
を示す。
【図４】コンフォーマル酸化物層の形成後の基板の横断
面図を示す。
面図を示す。
【図５】側壁の酸化物層とソース／ドレインの注入した
領域の形成後の、基板の横断面図を示す。
領域の形成後の、基板の横断面図を示す。
１０ 基板 １２ ゲート酸化物層 １４ ポリシリコンまたはアモルファスシリコンの層 １６ 高融点金属層 １８ 窒化物または酸化物の層 ２０ ゲート電極メサ ２２，２４ ドレイン領域 ２６ コンフォーマル層 ２８ チタン・ジシリサイド層 ３０，３２ 側壁スペーサ層 ３４ キャップ層 ３６ ソース領域 ３８ ドレイン領域
Claims (1)
- 【請求項１】 金属シリサイド・ゲート電極を形成する
方法であって、 半導体基板内のトランジスタ領域のチャンネル領域上
に、ゲート酸化物層と共にそれにより分離したゲート電
極メサを形成する工程であって、該ゲート電極メサは、
前記ゲート酸化物に近接したドープしたポリシリコンま
たはアモルファスシリコンの層と、前記ゲート酸化物と
は正反対に前記ポリシリコンまたはアモルファスシリコ
ンの層に隣接して配置した高融点金属層と、該高融点金
属層の上に配置した絶縁材料のキャップ層とを有する、
前記の工程と、 前記基板および前記ゲート電極メサの上にコンフォーマ
ル層を形成する工程であって、該工程は、前記高融点金
属の前記ポリシリコンまたはアモルファスシリコンの層
との反応を生じさせることにより前記ポリシリコンまた
はアモルファスシリコンの層の全てを消費することなく
高融点金属シリサイドを形成する温度にて、行う、前記
の工程と、および前記コンフォーマル層を垂直エッチ・
プロセスでエッチングすることにより、前記コンフォー
マル層の前記絶縁材料を実質上水平な表面から除去し
て、前記ゲート電極メサの両側の前記半導体基板の表面
を露出させると共に、側壁スペーサを前記ゲート電極メ
サの両側に形成する工程と、から成る金属シリサイド・
ゲート電極形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3365596P | 1996-12-17 | 1996-12-17 | |
| US033655 | 1996-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189915A true JPH10189915A (ja) | 1998-07-21 |
Family
ID=21871672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9348345A Pending JPH10189915A (ja) | 1996-12-17 | 1997-12-17 | ダイナミック・ランダム・アクセス・メモリ用の金属シリサイド・ゲートを形成するプロセス |
Country Status (5)
| Country | Link |
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