JP2010509776A - 除去可能なスペーサ - Google Patents
除去可能なスペーサ Download PDFInfo
- Publication number
- JP2010509776A JP2010509776A JP2009536381A JP2009536381A JP2010509776A JP 2010509776 A JP2010509776 A JP 2010509776A JP 2009536381 A JP2009536381 A JP 2009536381A JP 2009536381 A JP2009536381 A JP 2009536381A JP 2010509776 A JP2010509776 A JP 2010509776A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- polymer
- providing
- spacer
- dopant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 59
- 229920000642 polymer Polymers 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000000151 deposition Methods 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 31
- 230000008021 deposition Effects 0.000 claims abstract description 25
- 239000002019 doping agent Substances 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000004140 cleaning Methods 0.000 claims abstract description 7
- 238000007493 shaping process Methods 0.000 claims description 18
- 238000004380 ashing Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 241000699666 Mus <mouse, genus> Species 0.000 description 2
- 235000008429 bread Nutrition 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 241000699670 Mus sp. Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Abstract
【解決手段】半導体デバイスを形成するための方法が提供される。基板の表面の上にゲートスタックが形成される。ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルが提供され、各サイクルは、ポリマスペーサの側面および基板の表面の上に材料を堆積させる堆積段階を提供すること、ならびに基板の表面の上のポリマを除去するとともに堆積された材料のプロファイルを成形するクリーニング段階を提供することを含む。ポリマスペーサをドーパントマスクとして使用して、基板にドーパントが注入される。ポリマスペーサは、除去される。
【選択図】図1
Description
本発明の一例では、基板の上にゲートスタックが形成される(ステップ104)。この例では、ゲートスタック208は、酸化物層の上にポリシリコン、金属、またはシリサイドを含む。基板204は、シリコンウエハまたはポリシリコン層などの半導体層であってよい。隔離領域206は、従来のシャロートレンチアイソレーションプロセスを使用して形成されるシリコン酸化物領域であってよい。低濃度にドープされたソースおよびドレインの領域205は、イオン注入を使用して形成される。この例では、ドーピングは、ゲートスタック208の1つがNMOSトランジスタの形成に使用され、別のゲートスタック208がPMOSトランジスタの形成に使用されるようになされる。
Claims (13)
- 半導体デバイスを形成するための方法であって、
基板の表面の上にゲートスタックを形成することと、
前記ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルを提供することであって、各サイクルは、
前記ポリマスペーサの側面および前記基板の表面の上に材料を堆積させる堆積段階を提供することと、
前記基板の表面の上のポリマを除去するとともに前記堆積された材料のプロファイルを成形するクリーニング段階を提供することと、
を含む、複数のサイクルの提供と、
前記ポリマスペーサをドーパントマスクとして使用して、前記基板にドーパントを注入することと、
前記ポリマスペーサを除去することと、
を備える方法。 - 請求項1に記載の方法であって、さらに、
前記ポリマスペーサが除去された後に、前記半導体デバイスの上に少なくとも1層の応力層を配することを備える方法。 - 請求項1ないし2のいずれかに記載の方法であって、さらに、
前記基板にドーパントを注入した後に、さらなるスペーサを形成することと、
前記さらなるスペーサを形成した後に、前記基板にさらなるドーパントを注入することと、
を備える方法。 - 請求項1ないし3のいずれかに記載の方法であって、
ポリマスペーサを形成するための前記複数のサイクルの提供は、少なくとも3回のサイクルを提供する、方法。 - 請求項1ないし4のいずれかに記載の方法であって、さらに、
前記基板に前記ドーパントを注入した後に、前記ゲートスタックの側面にポリマスペーサを形成するためのさらなる複数のサイクルを提供することであって、各サイクルは、
前記ポリマスペーサの側面および前記基板の表面の上に材料を堆積させる堆積段階を提供することと、
前記基板の表面の上のポリマを除去するとともに前記堆積された材料のプロファイルを成形するクリーニング段階を提供することと、
を含む、さらなる複数のサイクルの提供と、
ポリマスペーサを形成するための前記さらなる複数のサイクルを提供した後に、前記基板にさらなるドーパントを注入することと、
を備える方法。 - 請求項1ないし5のいずれかに記載の方法であって、
ポリマスペーサを形成するための前記複数のサイクルの提供は、前記ゲートスタックの周囲に垂直な側壁を形成するポリマスペーサを形成する、方法。 - 請求項1ないし6のいずれかに記載の方法であって、
前記ポリマスペーサの除去は、酸素アッシングを提供することを含む、方法。 - 請求項1ないし6のいずれかに記載の方法であって、
前記ポリマスペーサの除去は、アッシングを提供することを含む、方法。 - 請求項1ないし8のいずれかに記載の方法によって形成される半導体デバイス。
- 基板の表面の上にゲートスタックを形成することと、
前記ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルを提供することであって、各サイクルは、
前記ポリマスペーサの側面および前記基板の表面の上に材料を堆積させる堆積段階を提供することと、
前記基板の表面の上のポリマを除去するとともに前記堆積された材料のプロファイルを成形するクリーニング段階を提供することと、
を含む、複数のサイクルの提供と、
前記ポリマスペーサをドーパントマスクとして使用して、前記基板にドーパントを注入することと、
前記ポリマスペーサを除去することと、
を備える方法によって形成される半導体デバイス。 - 請求項10に記載の半導体デバイスであって、さらに、
前記ポリマスペーサが除去された後に、前記半導体デバイスの上に少なくとも1層の応力層を配することを備える半導体デバイス。 - 請求項10ないし11のいずれかに記載の半導体デバイスであって、さらに、
前記基板にドーパントを注入した後に、さらなるスペーサを形成することと、
前記さらなるスペーサを形成した後に、前記基板にさらなるドーパントを注入することと、
を備える半導体デバイス。 - 請求項10ないし12のいずれかに記載の方法であって、さらに、
前記基板に前記ドーパントを注入した後に、前記ゲートスタックの側面にポリマスペーサを形成するためのさらなる複数のサイクルを提供することであって、各サイクルは、
前記ポリマスペーサの側面および前記基板の表面の上に材料を堆積させる堆積段階を提供することと、
前記基板の表面の上のポリマを除去するとともに前記堆積された材料のプロファイルを成形するクリーニング段階を提供することと、
を含む、さらなる複数のサイクルの提供と、
ポリマスペーサを形成するための前記さらなる複数のサイクルを提供した後に、前記基板にさらなるドーパントを注入することと、
を備える半導体デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/598,242 US7476610B2 (en) | 2006-11-10 | 2006-11-10 | Removable spacer |
PCT/US2007/082723 WO2008060840A1 (en) | 2006-11-10 | 2007-10-26 | Removable spacer |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010509776A true JP2010509776A (ja) | 2010-03-25 |
Family
ID=39368390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009536381A Pending JP2010509776A (ja) | 2006-11-10 | 2007-10-26 | 除去可能なスペーサ |
Country Status (6)
Country | Link |
---|---|
US (1) | US7476610B2 (ja) |
JP (1) | JP2010509776A (ja) |
KR (1) | KR101412433B1 (ja) |
CN (1) | CN101578691B (ja) |
TW (1) | TWI416666B (ja) |
WO (1) | WO2008060840A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022524928A (ja) * | 2019-02-01 | 2022-05-11 | レール・リキード-ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード | 窒化ケイ素スペーサーの選択的エッチング中の形状制御を改善する方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7776688B2 (en) * | 2007-08-08 | 2010-08-17 | Spansion Llc | Use of a polymer spacer and Si trench in a bitline junction of a flash memory cell to improve TPD characteristics |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0574804A (ja) * | 1991-09-13 | 1993-03-26 | Matsushita Electric Ind Co Ltd | 不純物導入方法 |
JPH07249766A (ja) * | 1994-03-10 | 1995-09-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH10189915A (ja) * | 1996-12-17 | 1998-07-21 | Texas Instr Inc <Ti> | ダイナミック・ランダム・アクセス・メモリ用の金属シリサイド・ゲートを形成するプロセス |
JPH11312740A (ja) * | 1998-03-25 | 1999-11-09 | Texas Instr Inc <Ti> | 集積回路処理方法 |
JP2002237603A (ja) * | 2000-12-08 | 2002-08-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005513774A (ja) * | 2001-12-14 | 2005-05-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Nチャネルトランジスタおよびpチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法 |
JP2006173432A (ja) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07100068B2 (ja) | 1988-01-14 | 1995-11-01 | ユニ・チャーム株式会社 | 着用物品に弾性部材を取り付ける装置 |
JPH0340437A (ja) | 1989-07-07 | 1991-02-21 | Matsushita Electron Corp | Mis型トランジスタの製造方法 |
JPH0927620A (ja) | 1995-07-13 | 1997-01-28 | Hitachi Ltd | 半導体素子の形成方法およびその方法により形成されたmisfet |
KR100321758B1 (ko) * | 1995-09-18 | 2002-09-05 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
US5801077A (en) * | 1996-04-22 | 1998-09-01 | Chartered Semiconductor Manufacturing Ltd. | Method of making sidewall polymer on polycide gate for LDD structure |
US5882535A (en) * | 1997-02-04 | 1999-03-16 | Micron Technology, Inc. | Method for forming a hole in a semiconductor device |
US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
US6103588A (en) * | 1998-07-24 | 2000-08-15 | Vanguard International Semiconductor Corporation | Method of forming a contact hole in a semiconductor device |
KR20000044557A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 소자의 게이트 전극 형성방법 |
US6562696B1 (en) * | 2002-03-06 | 2003-05-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for forming an STI feature to avoid acidic etching of trench sidewalls |
US6566280B1 (en) * | 2002-08-26 | 2003-05-20 | Intel Corporation | Forming polymer features on a substrate |
US7045408B2 (en) * | 2003-05-21 | 2006-05-16 | Intel Corporation | Integrated circuit with improved channel stress properties and a method for making it |
US7235478B2 (en) * | 2005-01-12 | 2007-06-26 | Intel Corporation | Polymer spacer formation |
-
2006
- 2006-11-10 US US11/598,242 patent/US7476610B2/en not_active Expired - Fee Related
-
2007
- 2007-10-26 WO PCT/US2007/082723 patent/WO2008060840A1/en active Application Filing
- 2007-10-26 CN CN2007800495816A patent/CN101578691B/zh not_active Expired - Fee Related
- 2007-10-26 KR KR1020097011763A patent/KR101412433B1/ko active IP Right Grant
- 2007-10-26 JP JP2009536381A patent/JP2010509776A/ja active Pending
- 2007-10-30 TW TW096140798A patent/TWI416666B/zh not_active IP Right Cessation
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0574804A (ja) * | 1991-09-13 | 1993-03-26 | Matsushita Electric Ind Co Ltd | 不純物導入方法 |
JPH07249766A (ja) * | 1994-03-10 | 1995-09-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH10189915A (ja) * | 1996-12-17 | 1998-07-21 | Texas Instr Inc <Ti> | ダイナミック・ランダム・アクセス・メモリ用の金属シリサイド・ゲートを形成するプロセス |
JPH11312740A (ja) * | 1998-03-25 | 1999-11-09 | Texas Instr Inc <Ti> | 集積回路処理方法 |
JP2002237603A (ja) * | 2000-12-08 | 2002-08-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005513774A (ja) * | 2001-12-14 | 2005-05-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Nチャネルトランジスタおよびpチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法 |
JP2006173432A (ja) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022524928A (ja) * | 2019-02-01 | 2022-05-11 | レール・リキード-ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード | 窒化ケイ素スペーサーの選択的エッチング中の形状制御を改善する方法 |
JP7241894B2 (ja) | 2019-02-01 | 2023-03-17 | レール・リキード-ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード | 窒化ケイ素スペーサーの選択的エッチング中の形状制御を改善する方法 |
Also Published As
Publication number | Publication date |
---|---|
US20080111166A1 (en) | 2008-05-15 |
CN101578691B (zh) | 2012-04-25 |
CN101578691A (zh) | 2009-11-11 |
TW200826237A (en) | 2008-06-16 |
KR101412433B1 (ko) | 2014-06-25 |
US7476610B2 (en) | 2009-01-13 |
TWI416666B (zh) | 2013-11-21 |
KR20090089375A (ko) | 2009-08-21 |
WO2008060840A1 (en) | 2008-05-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5254351B2 (ja) | 酸化物スペーサを使用したピッチ低減 | |
KR101257532B1 (ko) | 감소된 라인 에지 거칠기를 갖는 피처 에칭 | |
KR101426105B1 (ko) | 베벨 식각 처리 동안 로우-k 손상 방지 | |
JP5165306B2 (ja) | 多孔質低k誘電体層内に特徴を形成するための装置 | |
US20070056925A1 (en) | Selective etch of films with high dielectric constant with H2 addition | |
US8283255B2 (en) | In-situ photoresist strip during plasma etching of active hard mask | |
KR101380544B1 (ko) | 핀 구조물 형성 | |
US20070264830A1 (en) | Pitch reduction | |
US8304262B2 (en) | Wiggling control for pseudo-hardmask | |
US20070075038A1 (en) | Vertical profile fixing | |
US20070181530A1 (en) | Reducing line edge roughness | |
TWI496196B (zh) | 植入光阻之保護層 | |
JP2010509776A (ja) | 除去可能なスペーサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101019 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121218 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130314 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130507 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131008 |