KR20090089375A - 제거 가능한 스페이서 - Google Patents

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Abstract

반도체 디바이스의 형성 방법이 제공된다. 게이트 스택은 기판의 표면 상부에 형성된다. 게이트 스택의 측부 상에 폴리머 스페이서를 형성하기 위한 복수의 사이클이 제공되며, 복수의 사이클의 각각은 기판의 표면 상부 및 폴리머 스페이서의 측부 상에 재료를 증착하는 증착 페이즈를 제공하는 단계, 및 기판의 표면 상부의 폴리머를 제거하고 증착된 재료의 프로파일을 정형화하는 세정 페이즈를 제공하는 단계를 포함한다. 도펀트 마스크로서 폴리머 스페이서를 사용하여 기판으로 도펀트가 주입된다. 폴리머 스페이서가 제거된다.
반도체 디바이스, 게이트 스택, 폴리머 스페이서, 도펀트 마스크

Description

제거 가능한 스페이서 {REMOVABLE SPACER}
본 발명은 반도체 디바이스의 형성에 관한 것이다.
CMOS 디바이스의 형성에 있어서, 게이트 스택은 채널 상부에 형성된다. 스페이서는 게이트 스택의 측부 상에 형성될 수 있어, 스페이서가 주입 마스크 및 치수 간격층으로서 사용될 수도 있다.
발명의 개요
상기한 바를 달성하기 위해 그리고 본 발명의 목적에 따라, 반도체 디바이스를 형성하는 방법이 제공된다. 게이트 스택은 기판의 표면 상부에 형성된다. 게이트 스택의 측부 상에 폴리머 스페이서를 형성하기 위한 복수의 사이클이 제공되며, 복수의 사이클의 각각은 기판의 표면 상부 및 폴리머 스페이서의 측부 상에 재료를 증착하는 증착 페이즈를 제공하는 단계, 및 기판의 표면 상부의 폴리머를 제거하고 증착된 재료의 프로파일을 정형화하는 세정 페이즈를 제공하는 단계를 포함한다. 도펀트 마스크로서 폴리머 스페이서를 사용하여 도펀트가 기판으로 주입된다. 폴리머 스페이서는 제거된다.
본 발명의 다른 양태에 있어서, 반도체 디바이스는 다음의 방법에 의해 형성된다. 게이트 스택은 기판의 표면 상부에 형성된다. 게이트 스택의 측부 상에 폴리머 스페이서를 형성하기 위한 복수의 사이클이 제공되며, 복수의 사이클의 각각은 기판의 표면 상부 및 폴리머 스페이서의 측부 상에 재료를 증착하는 증착 페이즈를 제공하는 단계, 및 기판 표면 상부의 폴리머를 제거하고 증착된 재료의 프로파일을 정형화하는 세정 페이즈를 제공하는 단계를 포함한다. 도펀트 마스크로서 폴리머 스페이서를 사용하여 도펀트가 기판으로 주입된다. 폴리머 스페이서는 제거된다.
본 발명의 이러한 특징 및 다른 특징들은 이하 발명의 상세한 설명에서 다음의 도면들과 결합하여 더 상세하게 설명될 것이다.
본 발명은 한정이 아닌 예시로서 설명되는 것이며, 첨부 도면의 도에 있어서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 도면에서,
도 1은 본 발명의 일 실시형태에 사용되는 디바이스 형성의 하이 레벨 플로우 챠트이다.
도 2a 내지 도 2i는 도 1에 나타낸 실시형태에 따른 디바이스 형성의 개략도들이다.
도 3은 식각 및 스트립에 사용될 수도 있는 플라즈마 처리 챔버의 개략도이다.
도 4a 및 도 4b는 본 발명의 실시형태에 사용되는 제어기를 구현하기에 적합한 컴퓨터 시스템을 도시한다.
이하, 첨부 도면에 도시된 바와 같은 본 발명의 몇몇 바람직한 실시형태들을 참조하여 본 발명이 상세하게 설명될 것이다. 다음의 설명에서, 다수의 특정 상세가 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이러한 특정 상세의 일부 또는 전부 없이도 본 발명이 실시될 수 있음은 당업자에게 자명할 것이다. 다른 예시에서, 본 발명을 불필요하게 모호하게 하지 않도록 하기 위하여, 주지된 공정 단계들 및/또는 구조물에 대해서는 상세하게 설명되지 않는다.
이해를 돕기 위해, 도 1은 본 발명의 일 실시형태에 사용되는 공정의 하이 레벨 플로우 챠트이다. 게이트 스택은 기판 상부에 형성된다 (단계 104). 도 2a는 상부에 게이트 스택 (208) 이 형성되어 있는 기판 (204) 을 갖는 중간 구조물 (200) 의 단면도이다. 기판 (204) 은 소자 분리 영역 (206) 을 갖는다. 또한, 저농도 도핑된 소스 및 드레인 영역 (205) 을 형성하기 위해 이온 도펀트가 사용되었다.
폴리머 스페이서는 게이트 스택 (208) 의 측부 상에 형성된다 (단계 108). 폴리머 스페이서는 복수의 사이클을 이용하여 형성되며, 복수의 사이클의 각각은 증착 페이즈 (단계 112) 및 프로파일 정형화 페이즈 (단계 116) 를 포함한다. 도 2b는 제1 증착 페이즈 (단계 112) 가 증착층 (212) 을 제공한 후의 중간 구조물 (200) 의 단면도이다. 이 예에 있어서, 제1 증착 페이즈는 기판의 표면 상부에 재료를 증착한다. 또한, 제1 증착 페이즈는 수직이 아닌 측벽을 형성한다. 이 예에 있어서, 게이트 스택 측부 상의 측벽은 게이트 스택의 최상단에서 더 두꺼 운 증착물을 형성하는 브레드 로프형 (bread loafed) 이다. 또한, 측벽은 곡선형 저부를 갖는다.
도 2c는 제1 프로파일 정형화 페이즈 (단계 116) 가 측벽을 정형화한 후의 스택의 단면도이다. 제1 프로파일 정형화 페이즈는 기판 상부의 증착된 재료의 층을 제거하고 측벽의 프로파일을 형성하기 위해 사용된다. 바람직하게, 측벽은 수직 측벽으로 형성된다. 도 2c에 나타낸 바와 같이, 수직 측벽은 하단에서 상단까지 기판 표면과 88°내지 90°사이의 각도를 이루는 측벽으로서 정의된다. 제1 프로파일 정형화 페이즈는 게이트 스택의 상단 상부로부터 증착된 재료의 층을 제거할 수도 있고, 또는 그 재료의 일부를 부분적으로 식각 제거할 수도 있고, 또는 게이트 스택 (208) 의 상단 상부에 증착된 재료를 남길 수도 있다.
도 2d는 제2 증착 페이즈 (단계 112) 후의 스택의 단면도이다. 제2 증착 페이즈는 측벽 상의 층 및 게이트 스택의 상단 상에 추가되어 기판의 상부에 새로운 층을 형성한다. 또한, 제2 증착은 브레드 로프 피쳐들 (216) 을 형성한다.
도 2e는 제2 프로파일 정형화 페이즈 (단계 116) 후의 스택의 단면도이다. 제2 프로파일 정형화 페이즈는 기판 상부의 재료의 층을 제거하고 측벽의 프로파일을 형성하는데, 바람직하게 다시 수직 측벽을 형성한다. 수직 측벽은 2회의 증착이 수행되었기 때문에, 제1 프로파일 정형화 페이즈 후의 수직 측벽의 2배 만큼 두꺼울 수도 있다.
다수의 사이클 후, 측벽은 원하는 두께에 도달한다. 그 후, 마스크로서 수직 측벽 (212) 을 사용하여 기판 (204) 으로 도펀트가 주입되어, 도 2f에 나타낸 바와 같이 고농도 도핑된 소스 및 드레인 영역 (220) 을 형성한다.
다른 주입이 요구되는지의 판정이 이루어진다 (단계 124). 추가 주입이 요구된다면, 복수의 사이클을 수행함으로써 추가 폴리머 스페이서가 형성되며 (단계 108), 복수의 사이클의 각각은 증착 페이즈 (단계 112) 및 프로파일 정형화 스테이지 (단계 116) 를 포함한다. 도 2g는 복수의 사이클에 의해 추가 측벽 (224) 이 형성된 후의 중간 구조물 (200) 의 단면도이며, 복수의 사이클의 각각은 증착 페이즈 (단계 112) 및 프로파일 정형화 페이즈 (단계 116) 를 포함한다. 다른 이온 주입이 수행되어 보다 고농도로 도핑된 소스 및 드레인 영역 (228) 을 형성한다 (단계 124).
도 2h에 나타낸 바와 같이, 스페이서는 제거된다 (단계 128). 스페이서는 폴리머 재료로 이루어지기 때문에, 스페이서를 제거하는데 애싱과 같은 폴리머 스트립이 사용될 수도 있다. L 형상의 스페이서에 대해, L을 정의하는 폴리머 상단층은 폴리머 스트립에 의해 제거되고 유전체 하부층은 그대로 남긴다.
도 2i에 나타낸 바와 같이, 적어도 하나의 스트레스층 (232) 은 기판 및 게이트 스택 상부에 형성된다 (단계 132). 또한, 콘택 (236) 이 추가될 수도 있다. 스트레스층 (232) 은 NMOS 디바이스에 대한 인장 스트레스층이어서 NMOS 구동 전류를 증가시킬 수도 있고, 또는 PMOS 디바이스에 대한 압축 스트레스층이어서 PMOS 구동 전류를 증가시킬 수도 있다.
폴리머로부터 스페이서를 형성하는 것은 스페이서의 제거를 용이하게 하며, 이는 보다 효과적인 스트레스층을 증착하게 한다. 또한, 다중 사이클 공정은 보다 수직의 측벽을 제공하며, 이는 주입을 개선한다. 또한, 다중 사이클 공정은 기판 상부의 증착을 최소화하거나 제거하여, 별도의 브레이크쓰루 (beakthrough) 가 요구되지 않는다. 또한, 다중 사이클 공정은 보다 높은 밀도의 구조물에 대해 게이트가 서로 근접하게 배치되는 경우 보다 양호한 증착을 제공한다.
실시예
본 발명의 일 실시예에 있어서, 게이트 스택은 기판 상부에 형성된다 (단계 104). 이 실시예에 있어서, 게이트 스택 (208) 은 산화물층 상부에 폴리실리콘, 금속 또는 실리사이드를 포함한다. 기판 (204) 은 실리콘 웨이퍼 또는 폴리실리콘층과 같은 반도체층일 수도 있다. 소자 분리 영역 (206) 은 종래의 얕은 트렌치 소자 분리 공정을 이용하여 형성된 실리콘 산화물 영역일 수도 있다. 저농도 도핑된 소스 및 드레인 영역 (205) 은 이온 주입을 이용하여 형성된다. 이 실시예에 있어서, 게이트 스택들 (208) 중 하나는 NMOS 트랜지스터를 형성하는데 사용되고 게이트 스택들 (208) 중 다른 하나는 PMOS 트랜지스터를 형성하는데 사용되도록 도핑이 행해진다.
폴리머 스페이서는 게이트 스택 (208) 의 측벽 상에 형성된다 (단계 108). 이 실시예에 있어서, 게이트 스택 (208) 에 측벽으로서 폴리머 스페이서를 형성하기 위해, 기판 (204) 은 플라즈마 처리 챔버에 배치된다.
도 3은 식각 및 스트립에 사용될 수도 있는 플라즈마 처리 챔버 (300) 의 개략도이다. 플라즈마 처리 챔버 (300) 는 한정 링 (302), 상부 전극 (304), 하 부 전극 (308), 가스 소스 (310) 및 배출 펌프 (320) 를 포함할 수도 있다. 가스 소스 (310) 는 증착 가스 소스 및 프로파일 정형화 페이즈 가스 소스를 포함할 수도 있다. 플라즈마 처리 챔버 (300) 내부에서, 기판 (204) 은 하부 전극 (308) 상에 위치된다. 하부 전극 (308) 은 기판 (204) 을 유지하기 위해 적당한 기판 척킹 메카니즘 (예를 들어 정전기, 기계적 클램핑 등) 을 포함한다. 반응기 상단 (328) 은 하부 전극 (308) 바로 반대쪽에 배치된 상부 전극 (304) 을 포함한다. 상부 전극 (304), 하부 전극 (308) 및 한정 링 (302) 은 한정된 플라즈마 체적 (340) 을 정의한다. 가스는 가스 소스 (310) 에 의해 한정된 플라즈마 체적에 공급되고, 한정된 플라즈마 체적으로부터 배출 펌프 (320) 에 의해 한정 링 (302) 및 배출구를 통해 배출된다. 제1 RF 소스 (344) 는 상부 전극 (304) 에 전기적으로 연결된다. 제2 RF 소스 (348) 는 하부 전극 (308) 에 전기적으로 연결된다. 챔버 벽 (352) 은 한정 링 (302), 상부 전극 (304), 및 하부 전극 (308) 을 둘러싼다. 제1 RF 소스 (344) 및 제2 RF 소스 (348) 양자는 27MHz 전원, 60MHz 전원 및 2MHz 전원을 포함할 수도 있다. RF 전력을 전극에 연결하는 다른 조합이 가능하다. 본 발명의 바람직한 실시형태에 있어서, 27MHz 전원, 60MHz 전원 및 2MHz 전원은 하부 전극에 연결된 제2 RF 전원 (348) 을 구성하고, 상부 전극은 접지된다. 제어기 (335) 는 RF 소스 (344, 348), 배출 펌프 (320) 및 가스 소스 (310) 에 제어가능하게 연결된다. 이러한 디바이스는 챔버의 압력, 가스 흐름, 가스 조합, RF 전력 및 각 페이즈의 시간 지속 기간을 조절할 수 있다.
도 4a 및 도 4b는 본 발명의 실시형태에 사용되는 제어기 (335) 를 구현하기에 적합한 컴퓨터 시스템 (400) 을 도시한다. 도 4a는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 휴대 장치부터 대형 슈퍼 컴퓨터까지 미치는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (400) 은 모니터 (402), 디스플레이 (404), 하우징 (406), 디스크 드라이브 (408), 키보드 (410) 및 마우스 (412) 를 포함한다. 디스크 (414) 는 컴퓨터 시스템 (400) 으로 및 컴퓨터 시스템 (400) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 4b는 컴퓨터 시스템 (400) 의 블록도의 일 예이다. 다양한 서브 시스템이 시스템 버스 (420) 에 부착된다. 프로세서 (들) (422) (또한 중앙 처리 장치 또는 CPU로도 칭함) 은, 메모리 (424) 를 포함하는 저장 디바이스에 연결된다. 메모리 (424) 는 RAM (random access memory) 및 ROM (read only memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 단일 방향으로 CPU에 전달하도록 하고, RAM은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 양 메모리들은 이하 설명되는 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (426) 는 CPU (422) 에 양방향으로 연결되는데; 그것은 부가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (426) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 1차 저장소보다 더 느린 (하드 디스크와 같은) 2차 저장 매체이 다. 적절한 경우에, 고정 디스크 (426) 내에 보존된 정보가 메모리 (424) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것을 알 수 있다. 탈착가능 디스크 (414) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
또한, CPU (422) 는 디스플레이 (404), 키보드 (410), 마우스 (412) 및 스피커 (430) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 보이스 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 선택적으로, CPU (422) 는 네트워크 인터페이스 (440) 를 사용하여 또 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 그러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신했을 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력했을 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (422) 상에서만 실행할 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가적으로, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수 있으며, 또는 컴퓨터 소프트웨어 기술의 당업자에게 이용가능 하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 더 높은 레벨의 코드를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
폴리머 스페이서는 처리 챔버 (300) 내에서 형성된다. 증착 페이즈 (단계 112) 에 대한 일 예의 레시피는 140mTorr의 압력을 제공한다. 제2 RF 전원은 27MHz에서 800W를 제공한다. 360sccm CH3F 및 180sccm N2 의 증착 가스가 제공된다. 전력은 증착 가스를 플라즈마로 변형시킨다. 그 후, 증착 가스는 일 시간 주기 이후에 정지된다. 프로파일 정형화 페이즈 (단계 116) 에 대한 일 예의 레시피는 120mTorr의 챔버 압력을 제공한다. 제2 RF 전원은 27MHz에서 1600W를 제공한다. 472sccm CF4 의 프로파일 정형화 가스가 제공된다. 전력은 프로파일 정형화 가스를 플라즈마로 변형시키다. 그 후, 프로파일 정형화 가스는 일 시간 주기 이후에 정지된다.
바람직하게, 폴리머 스페이서의 형성은 적어도 3 사이클을 포함한다. 보다 바람직하게, 폴리머 스페이서의 형성은 1 내지 20 사이클을 포함한다.
마스크로서 측벽 스페이서를 사용하여 도펀트가 주입된다 (단계 120). 종래의 이온 주입이 사용될 수도 있으며, 여기서 폴리머 스페이서는 마스크로서 사용된다. 폴리머 스페이서의 형성 및 이온 주입은 일 회 이상 수행될 수도 있다 (단계 124).
폴리머 스페이서는 제거된다 (단계 128). 이 실시예에 있어서, 스페이서를 제거하기 위한 레시피는 280mTorr의 챔버 압력을 제공한다. 제2 전원은 27 MHz에서 300W 및 2MHz에서 200W를 제공한다. 1500sccm O2의 스트립 가스가 제공된다. O2 가스는 전원으로부터의 전력에 의해 플라즈마로 변환된다. 플라즈마는 폴리머 스페이서를 제거하는데 사용된다. 그 후, 공정이 정지된다.
스트레스층 (132) 은 기판 (204) 및 게이트 스택 (208) 상부에 형성된다. NMOS 트랜지스터에 대하여, 인장 질화물막이 제공될 수 있으며, 이는 채널 영역에서의 전하 캐리어 이동도 및 속도를 향상시킴으로써 성능을 개선할 수도 있다. PMOS 트랜지스터에 대하여, 압축 스트레스를 야기하는 압축 질화물막이 제공될 수 있으며, 이는 채널 영역에서의 전하 캐리어 이동도 및 속도를 개선함으로써 성능을 개선한다. 이러한 스트레스층들은 CMOS 디바이스 상부의 추가 층들에 대한 식각 정지로서 사용될 수도 있다.
본 발명은 몇몇 바람직한 실시형태들에 의해 설명되었지만, 본 발명의 범위 내에 포함되는 변경, 변형 및 다양한 치환의 등가물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 변경 방식이 존재할 수 있음을 주지하여야 한다. 이에 따라, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 포함하는 그러한 변경, 변형 및 다양한 치환의 등가물 모두를 포함하는 것으로서 의도된다.

Claims (13)

  1. 기판의 표면 상부에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 측부 상에 폴리머 스페이서를 형성하기 위한 복수의 사이클을 제공하는 단계;
    상기 폴리머 스페이서를 도펀트 마스크로서 사용하여 상기 기판으로 도펀트를 주입하는 단계; 및
    상기 폴리머 스페이서를 제거하는 단계를 포함하고,
    상기 복수의 사이클의 각각은,
    상기 기판의 표면 상부 및 상기 폴리머 스페이서의 측부 상에 재료를 증착하는 증착 페이즈를 제공하는 단계; 및
    상기 기판의 표면 상부의 폴리머를 제거하고 상기 증착된 재료의 프로파일을 정형화하는 세정 페이즈를 제공하는 단계를 포함하는, 반도체 디바이스의 형성 방법.
  2. 제 1 항에 있어서,
    상기 폴리머 스페이서가 제거된 후, 상기 반도체 디바이스 상부에 적어도 하나의 스트레스층을 배치하는 단계를 더 포함하는, 반도체 디바이스의 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판으로 도펀트를 주입한 후 추가 스페이서를 형성하는 단계; 및
    상기 추가 스페이서를 형성한 후 상기 기판으로 추가 도펀트를 주입하는 단계를 더 포함하는, 반도체 디바이스의 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 폴리머 스페이서를 형성하기 위한 복수의 사이클을 제공하는 단계는 적어도 3 사이클을 제공하는, 반도체 디바이스의 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판으로 도펀트를 주입한 후 상기 게이트 스택의 측부 상에 폴리머 스페이서를 형성하기 위한 추가 복수의 사이클을 제공하는 단계; 및
    상기 폴리머 스페이서를 형성하기 위한 추가 복수의 사이클을 제공한 후, 상기 기판으로 추가 도펀트를 주입하는 단계를 더 포함하고,
    상기 추가 복수의 사이클의 각각은,
    상기 기판의 표면 상부 및 상기 폴리머 스페이서의 측부 상에 재료를 증착하는 증착 페이즈를 제공하는 단계; 및
    상기 기판의 표면 상부의 폴리머를 제거하고 상기 증착된 재료의 프로파일을 정형화하는 세정 페이즈를 제공하는 단계를 포함하는, 반도체 디바이스의 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 폴리머 스페이서를 형성하기 위한 복수의 사이클을 제공하는 단계는 상기 게이트 스택 주위에서 수직 측벽을 형성하는 폴리머 스페이서를 형성하는, 반도체 디바이스의 형성 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 폴리머 스페이서를 제거하는 단계는 산소 애싱을 제공하는 단계를 포함하는, 반도체 디바이스의 형성 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 폴리머 스페이서를 제거하는 단계는 애싱을 제공하는 단계를 포함하는, 반도체 디바이스의 형성 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 반도체 디바이스의 형성 방법에 의해 형성된, 반도체 디바이스.
  10. 기판의 표면 상부에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 측부 상에 폴리머 스페이서를 형성하기 위한 복수의 사이클을 제공하는 단계;
    상기 폴리머 스페이서를 도펀트 마스크로서 사용하여 상기 기판으로 도펀트 를 주입하는 단계; 및
    상기 폴리머 스페이서를 제거하는 단계를 포함하고,
    상기 복수의 사이클의 각각은,
    상기 기판의 표면 상부 및 상기 폴리머 스페이서의 측부 상에 재료를 증착하는 증착 페이즈를 제공하는 단계; 및
    상기 기판의 표면 상부의 폴리머를 제거하고 상기 증착된 재료의 프로파일을 정형화하는 세정 페이즈를 제공하는 단계를 포함하는 방법에 의해 형성된, 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 폴리머 스페이서가 제거된 후, 상기 반도체 디바이스 상부에 적어도 하나의 스트레스층을 배치하는 단계를 더 포함하는 상기 방법에 의해 형성된, 반도체 디바이스.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 기판으로 도펀트를 주입한 후 추가 스페이서를 형성하는 단계와,
    상기 추가 스페이서를 형성한 후 상기 기판으로 추가 도펀트를 주입하는 단계를 더 포함하는 상기 방법에 의해 형성된, 반도체 디바이스.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 기판으로 도펀트를 주입한 후 상기 게이트 스택의 측부 상에 폴리머 스페이서를 형성하기 위한 추가 복수의 사이클을 제공하는 단계; 및
    상기 폴리머 스페이서를 형성하기 위한 추가 복수의 사이클을 제공한 후 상기 기판으로 추가 도펀트를 주입하는 단계를 더 포함하고,
    상기 추가 복수의 사이클의 각각은,
    상기 기판의 표면 상부 및 상기 폴리머 스페이서의 측부 상에 재료를 증착하는 증착 페이즈를 제공하는 단계; 및
    상기 기판의 표면 상부의 폴리머를 제거하고 상기 증착된 재료의 프로파일을 정형화하는 세정 페이즈를 제공하는 단계를 포함하는 상기 방법에 의해 형성된, 반도체 디바이스.
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