KR101426105B1 - 베벨 식각 처리 동안 로우-k 손상 방지 - Google Patents

베벨 식각 처리 동안 로우-k 손상 방지 Download PDF

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Abstract

기판의 베벨 에지를 식각하는 방법이 제공된다. 패터닝된 포토레지스트 마스크가 식각층 상부에 형성된다. 베벨 에지는, CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나를 포함하는 세정 가스를 제공하는 단계, 세정 가스로부터 세정 플라즈마를 형성하는 단계 및 베벨 에지를 세정 플라즈마에 노출시키는 단계를 포함하여 세정된다. 피쳐들은 패터닝된 포토레지스트 마스크를 통해 식각층에 식각되고 패터닝된 포토레지스트 마스크가 제거된다.
베벨 에지, 세정 플라즈마, 세정 가스, 포토레지스트 마스크

Description

베벨 식각 처리 동안 로우-K 손상 방지{LOW-K DAMAGE AVOIDANCE DURING BEVEL ETCH PROCESSING}
본 발명은 반도체 디바이스의 형성에 관한 것이다. 보다 상세하게, 본 발명은 반도체 디바이스의 형성 동안 베벨 에지로부터 식각 부산물을 제거하는 것에 관한 것이다. 보다 더 상세하게, 본 발명은 반도체 디바이스의 형성 동안 베벨 에지로부터 식각 부산물을 제거하는데 있어서 로우-k 손상을 방지하는 것에 관한 것이다.
기판, 예를 들어 반도체 기판 또는 평판 디스플레이 제조에 사용되는 것과 같은 유리 패널의 처리에 있어서, 플라즈마가 종종 채용된다. 기판 처리 동안, 기판은 복수의 다이들 또는 직사각형 영역들로 분할된다. 복수의 다이들 각각은 집적 회로가 될 것이다. 그 후, 기판은 재료들이 선택적으로 제거 (또는 식각) 되고 증착되는 일련의 단계들로 처리된다. 트랜지스터 게이트 임계 치수 (CD) 를 대략 몇 나노미터로 제어하는 것이 가장 우선이며, 이는 타겟 게이트 길이로부터의 각 나노미터 편차가 이들 디바이스들의 동작 속도 및/또는 동작 능력으로 직접 변환할 수 있기 때문이다.
통상적으로, 기판은 식각 전에 경화된 에멀션의 박막 (예를 들어 포토레지스 트 마스크) 으로 코팅된다. 그 후, 경화된 에멀션의 영역은 선택적으로 제거되어, 하부층의 일부를 노출시키게 된다. 그 후, 기판은 플라즈마 처리 챔버 내의 기판 지지 구조체 상에 배치된다. 그 후, 적절한 플라즈마 가스 세트가 챔버 내부로 도입되고, 플라즈마가 발생되어 기판의 노출된 영역을 식각한다.
식각 공정 동안, 식각 부산물, 예를 들어 탄소 (C), 산소 (O), 질소 (N), 불소 (F) 등으로 구성된 폴리머가 기판 에지 (또는 베벨 에지) 근방의 상부 및 저부 표면 상에 종종 형성된다. 식각 플라즈마 밀도는 기판의 에지 근방에서 통상적으로 낮으며, 이는 기판 베벨 에지의 상부 및 저부 표면 상에 폴리머 부산물의 축적을 야기한다. 통상적으로, 기판의 에지 근방, 예를 들어 기판 에지로부터 약 5㎜ 내지 약 15㎜ 사이에는 다이가 존재하지 않는다. 그러나, 몇몇 상이한 식각 공정들의 결과로서 계속해서 부산물 폴리머층이 베벨 에지의 상부 및 저부 표면 상에 증착됨에 따라, 결국 일반적으로 강한 유기 결합 및 접착이 후속 처리 단계 동안 약화되게 된다. 그 후, 기판 에지의 상부 및 하부 표면 근방에 형성된 폴리머층들은 박리되거나 박편으로 되어, 기판 표면의 습식 세정과 같은 포스트 처리 동안 다른 기판 상으로 도달하여, 디바이스 수율에 잠재적으로 영향을 미치게 된다.
초미세 피쳐 크기 및 고성능의 요구는 구형 재료보다 기계적으로 더 약한 반도체 웨이퍼 상의 로우-k 유전체의 집적을 필요로 하고 있다. 로우-k 유전체 재료 고유의 연약성은 다운스트림 전자-패키징 공정 및 재료들에 대해 현저한 문제를 내포할 수 있다.
로우-k 재료는, 의미상, 2.9 보다 낮은 유전 상수 ("k") 를 갖는 반도체급 절연 재료이다. 집적 회로 상의 디바이스의 크기를 더욱 더 감소시키기 위해, 낮은 저항률을 갖는 도전성 재료 및 로우-k를 갖는 절연체를 사용하여 인접 금속 배선들 사이의 용량성 커플링을 감소시키는 것이 필요해지고 있다. 로우-k 유전체, 탄소 또는 불소 도핑된 필름은 BEOL (back-end-of-line) 스택으로 집적되어 디바이스 성능을 향상시키고 디바이스 스케링일을 허용하고 있다.
그러나, 로우-k 재료는 다공성이며, 공정 통합의 호스트 및 재료 호환 어려움을 도입한다. 필름의 무결성을 유지하고 그것을 적절하게 집적하는 것과 필요한 스트립, 세정 및 컨디셔닝을 수행하는 것 사이의 밸런싱 동작은 점차적으로 불확실해지고 있다. 또한 패터닝 공정들 (식각, 스트립 및 세정) 은 다공성 로우-k의 무결성에 과격한 영향을 미칠 수 있다. 사용되는 현재의 세정 플라즈마 가스는 O2 및 CF4 또는 N2 및 CF4 이며, 이는 기판으로 질소, 산소 또는 불소 라디칼의 이동을 야기한다. 이 이동은 k값을 증가하게 하여, 조성을 변화시키고 재료를 열화시킨다.
이로써, 로우-k 손상은 열화된 디바이스 성능, 감소된 신뢰성, 수율 상실 및 다른 관련 문제들을 야기한다.
상기한 바를 달성하기 위해 그리고 본 발명의 목적에 따라, 웨이퍼의 베벨 에지 식각 방법이 제공된다. 패터닝된 포토레지스트 마스크가 식각층 상부에 형성된다. CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나를 포함하는 세정 가스를 제공하는 단계, 세정 가스로부터 세정 플라즈마를 형성하는 단계, 및 베벨 에지를 세정 플라즈마에 노출시키는 단계를 포함하여 베벨 에지가 세정된다. 패터닝된 포토레지스트 마스크를 통해 식각층에 피쳐들이 식각되고 포토레지스트 마스크가 제거된다.
본 발명의 다른 양태는 식각층 상부에 패터닝된 포토레지스트 마스크를 형성하는 것을 제공한다. 패터닝된 포토레지스트 마스크를 통해 식각층에 피쳐들이 식각되고 패터닝된 포토레지스트 마스크가 제거된다. CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나를 포함하는 세정 가스를 제공하는 단계, 세정 가스로부터 세정 플라즈마를 형성하는 단계, 및 베벨 에지를 세정 플라즈마에 노출시키는 단계를 포함하여 베벨 에지가 세정된다.
본 발명의 다른 양태에 있어서, 기판의 베벨 에지를 식각하는 장치가 제공된다. 플라즈마 처리 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 처리 챔버 인클로저 내부에서 기판을 지지하며 기판의 직경보다 더 작은 직경을 갖는 기판 지지체, 플라즈마 처리 챔버 인클로저 내의 압력을 조정하기 위한 압력 조정기, 플라즈마를 유지하기 위해 플라즈마 처리 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극, 플라즈마 처리 챔버 인클로저에 가스를 제공하기 위한 가스 유입구,및 플라즈마 처리 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는, 플라즈마 처리 챔버가 제공된다. 가스 소스는 가스 유입구와 유체 연결되고, 세정 가스 소스, 세정 플라즈마 가스 소스, 및 식각층 식각 가스 소스를 포함한다. 제어기는 가스 소스 및 적어도 하나의 전극에 제어가능하게 연결된다. 제어기는 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 식각층 상부에 패터닝된 포토레지스트 마스크를 형성하기 위한 컴퓨터 판독가능 코드, 및 CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나를 포함하는 세정 가스를 제공하기 위한 컴퓨터 판독가능 코드와, 세정 가스로부터 세정 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드와, 베벨 에지를 상기 세정 플라즈마에 노출시키기 위한 컴퓨터 판독가능 코드를 포함하는, 베벨 에지를 세정하기 위한 컴퓨터 판독가능 코드를 포함한다. 컴퓨터 판독가능 코드는 패터닝된 포토레지스트 마스크를 통해 상기 식각층에 피쳐들을 식각하기 위한 컴퓨터 판독가능 코드 및 패터닝된 포토레지스트 마스크를 제거하기 위한 컴퓨터 판독가능 코드를 더 포함한다.
본 발명의 이러한 특징 및 다른 특징들은 이하 발명의 상세한 설명에서 다음의 도면들과 결합하여 더 상세하게 설명될 것이다.
본 발명은 한정이 아닌 예시로서 설명되는 것이며, 첨부 도면의 도에 있어서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 도면에서,
도 1은 본 발명의 일 실시형태에 사용될 수 있는 공정의 하이 레벨 플로우 챠트이다.
도 2는 본 발명의 다른 실시형태에 사용될 수 있는 공정의 하이 레벨 플로우 챠트이다.
도 3a 내지 도 3c는 본 발명의 일 실시형태에 따라 공정처리된 스택의 개략적인 단면도 및 상면도들이다.
도 4은 베벨 에지를 세정하는 단계의 보다 상세한 플로우 챠트이다.
도 5의 (a) 및 (b)는 본 발명을 실시하는데 사용될 수 있는 베벨 식각 처리 챔버의 개략도이다.
도 6a 및 도 6b는 본 발명을 실시하는데 사용될 수 있는 플라즈마 처리 챔버의 일 실시형태의 개략도이다.
도 7a 및 도 7b는 본 발명의 실시형태들에 사용되는 제어기를 구현하기에 적합한 컴퓨터 시스템을 도시한다.
바람직한 실시형태의 상세한 설명
이하, 첨부 도면에 도시된 바와 같은 본 발명의 몇몇 바람직한 실시형태들을 참조하여 본 발명이 상세하게 설명될 것이다. 다음의 설명에서, 다수의 특정 상세가 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이러한 특정 상세의 일부 또는 전부 없이도 본 발명이 실시될 수 있음은 당업자에게 자명할 것이다. 다른 예시에서, 본 발명을 불필요하게 모호하게 하지 않도록 하기 위하여, 주지된 공정 단계들 및/또는 구조물에 대해서는 상세하게 설명되지 않는다.
이해를 돕기 위해, 도 1은 본 발명의 일 실시형태에 사용될 수 있는 공정의 하이 레벨 플로우 챠트이다. 도 1을 참조하면, 패터닝된 포토레지스트 마스크가 제공된다 (단계 100). 도 3a는 스택 (300) 을 형성하는, 식각될 층 (308) 상부의 하부층 (310) 상부에, 포토레지스트 피쳐들 (314) 을 갖는 패터닝된 포토레지스트 마스크 (312) 를 구비한 기판 (304) 상부의 식각될 층 (308) 의 개략적인 단면도이다. 포토레지스트 마스크는 포토레지스트 피쳐 임계 치수 (CD) 를 가지며, 이는 최소 가능 피쳐의 폭의 최광부일 수도 있다. 패터닝된 포토레지스트 마스크를 제공하기 위해, 먼저 포토레지스트층이 식각될 층 상부에 형성된다. 그 후, 포토레지스트층이 패터닝되어 포토레지스트 피쳐들 (314) 이 형성된다.
선택적으로, 기판은 베벨 식각 챔버로 이송될 수도 있다 (단계 102). 이하 상세하게 설명되겠지만, 하나의 플라즈마 챔버가 반도체를 형성하기 위한 모든 단계들을 수행하기 위해 사용될 수도 있다. 그러나, 대안적인 실시형태에 있어서, 별도의 챔버가 베벨 에지를 세정하기 위해 사용될 수도 있다. 이로써, 기판은 베벨 에지를 세정하기 위해 베벨 식각 챔버로 이송되어야 한다.
베벨 에지는 세정될 수도 있다 (단계 104). 도 4는 이 단계의 보다 상세한 플로우 챠트이다. 도 4에 나타낸 바와 같이, 베벨 에지를 세정하는 단계는, 세정 가스를 제공하는 단계 (단계 404), 세정 플라즈마를 형성하는 단계 (단계 406), 및 베벨 에지를 세정 플라즈마에 노출시키는 단계 (단계 408) 를 포함한다. 세정 가스는 CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물일 수도 있다. 화학식 CxHy를 갖는 세정 가스는 CH4, C2H6, 및 C2H4 일 수도 있다. 화학식 CxHyFz 를 갖는 세정 가스는 CH3F, CHF3, CH2F2 또는 C2H2F4 일 수도 있다. 세정 플라즈마는 CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물을 포함할 수도 있다.
임의의 한정 또는 이론으로 제한하려는 것은 아니지만, CO 또는 CO2 다음으로 CxHy, H2, CxHyFz 및 NH3가 최상으로 작용한다고 생각된다. 또한, CO2 및 CF4는 산소 및 불소 라디칼의 양을 감소시킨다고 생각된다. 이로써, CO 또는 CO2의 사용이 가장 바람직하다. 다음으로, CxHy 의 사용이 가장 바람직하다. 다음으로, H2의 사용이 가장 바람직하다. 다음으로 CxHyFz의 사용이 바람직하고, 그 다음 NH3의 사용이 바람직하다.
선택적으로, 기판은 플라즈마 식각 챔버로 다시 이송될 수도 있다 (단계 106). 이하 상세하게 설명되는 바와 같이, 하나의 플라즈마 챔버가 반도체를 형성하기 위한 모든 단계들을 수행하기 위해 사용될 수도 있다. 그러나, 대안의 실시형태에 있어서, 별도의 챔버가 식각층에 피쳐들을 식각하기 위해 사용될 수도 있다. 이로써, 기판은 피쳐들을 식각하기 위해 플라즈마 식각 챔버로 이송되어야 한다.
그 후, 도 3b에 나타낸 바와 같이, 피쳐들 (328) 은 포토레지스트 마스크 (312) 를 통해 식각층 (308) 에 식각된다 (단계 108). 그 후, 도 3c에 나타낸 바와 같이, 포토레지스트 마스크 (312) 가 제거된다 (단계 110).
선택적으로, 기판은 다시 베벨 식각 챔버로 이송될 수도 있다 (단계 112). 도 4를 참조하면, 베벨 에지는 상술한 바와 같이 다시 세정될 수도 있다 (단계 114).
도 2는 본 발명의 다른 실시형태에 사용될 수도 있는 공정의 하이 레벨 플로우 챠트이다. 도 3a를 참조하면, 상술한 바와 같이 패터닝된 포토레지스트 마스크가 제공된다 (단계 200). 그 후, 도 3b에 나타낸 바와 같이, 피쳐들 (328) 이 포토레지스트 마스크 (312) 를 통해 식각층 (308) 에 식각된다 (단계 202). 그 후, 도 3c에 나타낸 바와 같이, 포토레지스트 마스크 (312) 가 제거된다 (단계 204).
선택적으로, 기판은 베벨 식각 챔버로 이송될 수도 있다 (단계 206). 이하 상세하게 설명되겠지만, 하나의 플라즈마 챔버가 반도체를 형성하기 위한 모든 단계들을 수행하기 위해 사용될 수도 있다. 그러나, 대안적인 실시형태에 있어서, 별도의 챔버가 베벨 에지를 세정하기 위해 사용될 수도 있다. 이로써, 기판은 베벨 에지를 세정하기 위해 베벨 식각 챔버로 이송되어야 한다.
베벨 에지는 세정될 수도 있다 (단계 208). 도 4에 나타낸 바와 같이, 베벨 에지를 세정하는 단계는 세정 가스를 제공하는 단계 (단계 404), 세정 플라즈마를 형성하는 단계 (단계 406), 및 베벨 에지를 세정 플라즈마에 노출시키는 단계 (단계 408) 를 포함한다. 세정 가스는 CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물일 수도 있다. 화학식 CxHy를 갖는 세정 가스는 CH4, C2H6, 및 C2H4 일 수도 있다. 화학식 CxHyFz를 갖는 세정 가스는 CH3F, CHF3, CH2F2 또는 C2H2F4 일 수도 있다. 세정 플라즈마는 CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물을 포함할 수도 있다.
임의의 한정 또는 이론으로 제한하려는 것은 아니지만, CO 또는 CO2 다음으로 CxHy, H2, CxHyFz 및 NH3가 최상으로 작용한다고 생각된다. 또한, CO2 및 CF4는 산소 및 불소 라디칼의 양을 감소시킨다고 생각된다. 이로써, CO 또는 CO2의 사용이 가장 바람직하다. 다음으로, CxHy의 사용이 가장 바람직하다. 다음으로, H2의 사용이 가장 바람직하다. 다음으로 CxHyFz의 사용이 바람직하고, 그 다음 NH3의 사용이 바람직하다.
하부층 (310) 은 임의의 알려진 유기, 무기, 또는 금속층일 수도 있다. 예시적인 목적을 위해서이고 한정하려는 것은 아니며, 하부층은 반사 방지층 (ARL), 저부 반사방지 코팅 (BARC), 유전체 반사 방지 코팅 (DARC), 비정질 탄소 또는 임의의 다른 알려진 하부층들일 수도 있다.
실시예
이 공정의 일 실시예에 있어서, 패터닝된 포토레지스트층이 형성된다 (단계 100, 200). 식각층 (308), 하부층 (310), 패터닝된 포토레지스트 마스크 (312) 및 베벨 에지 (316) 를 갖는 기판 (304) 이 플라즈마 처리 챔버 내에 배치된다.
도 5의 (a) 및 (b)는 챔버 벽 (502) 에 의해 둘러싸인 베벨 식각 처리 챔버 (500) 의 일 실시형태를 도시한다. 챔버 (500) 는 상부 상에 기판 (550) 을 갖 는 기판 지지체 (540) 를 구비한다. 일 실시형태에 있어서, 기판 지지체 (540) 는 정전 척이며, 이는 RF (고주파) 전원 (미도시) 에 의해 전력을 공급받는다. 기판 지지체 (540) 는 DC (직류) 일 수 있고, RF 바이어싱되거나 접지될 수 있다. 기판 지지체 (540) 는 베벨 에지의 세정을 허용하도록 기판 (550) 의 직경보다 더 작은 직경을 가질 수도 있다. 기판 지지체 (540) 의 맞은 편에는 가스 유입구 (561) 를 갖는 가스 분배판 (560) 이 있다. 기판 (550) 의 식각 동안, 챔버 (500) 는 RF 전력을 공급받아 용량 결합형 식각 플라즈마 또는 유도 결합형 식각 플라즈마를 발생할 수 있다.
도 5(a)의 영역 B 및 도 5(b)의 확대 영역 B에 나타낸 바와 같이, 기판 (550) 은 기판의 에지의 상부 및 저부 표면을 포함하는 베벨 에지 (517) 를 가질 수도 있다. 도 5의 (b)에서, 베벨 에지 (517) 는 굵은 실선 및 곡선으로서 두드러지게 된다.
기판 지지체 (540) 의 에지 주위에는, 알루미늄 (Al) 과 같은 도전성 재료로 이루어진 하부 에지 전극 (520) 이 있다. 기판 지지체 (540) 와 하부 에지 전극 (520) 사이에, 기판 지지체 (540) 와 하부 에지 전극 (520) 을 전기적으로 분리하는 하부 유전체 링 (521) 이 있다. 일 실시형태에 있어서, 기판 (550) 은 하부 에지 전극 (520) 과 접촉하지 않는다. 기판 에지 전극 (520) 아래에, 기판 (550) 과 대면하는 하부 에지 전극 (520) 의 표면을 연장하는 또 다른 하부 절연체 링 (525) 이 있다.
가스 분배판 (560) 주위에는, 알루미늄 (Al) 과 같은 도전성 재료로 이루어 진 상부 에지 전극 (510) 이 있다. 상부 에지 전극 (510) 은 상부 유전체 링 (511) 에 의해 가스 분배판 (560) 과 전기적으로 절연된다. 상부 에지 전극 (510) 아래에, 기판 (550) 과 대면하는 상부 에지 전극 (510) 의 표면을 연장하는 상부 절연체 링 (515) 이 있다.
일 실시형태에 있어서, 하부 에지 전극 (520) 은 RF 전원 (525) 에 커플링되고 상부 에지 전극 (510) 은 접지된다. 기판 베벨 에지 세정 공정 동안, RF 전원 (525) 은 약 2MHz 내지 약 15MHz 사이의 주파수 및 약 100W 내지 약 2000W 사이의 전력으로 RF 전력을 공급하여 세정 플라즈마를 발생한다. 베벨 에지 세정 동안, 기판 지지체 (540) 및 가스 분배판 (560) 은 전기적으로 플로팅이 유지된다. 세정 플라즈마는 상부 유전체 링 (511), 상부 에지 전극 (510), 상부 절연체 링 (515), 하부 유전체 링 (521), 하부 에지 전극 (520) 및 하부 절연체 링에 의해 한정되도록 구성된다.
베벨 에지 세정 공정 동안 베벨 식각 챔버의 압력은 약 100mTorr 내지 약 2Torr 사이 일 수도 있다. 베벨 에지 세정 공정 동안 가스 분배판 (560) 과 기판 (550) 사이의 간격 (DS) 은 상부 전극 (560) 과 기판 (550) 사이에 어떠한 플라즈마도 형성되지 않는 것을 보장하도록 0.6㎜ 미만이다. 세정 가스(들) 은 가스 유입구 (561) 와 유체 연결되고 배출 펌프 (550) 에 의해 가스 배출구를 통해 챔버로부터 배출되는 임의의 가스 소스 (미도시) 로부터 공급될 수도 있다. 일 실시형태에 있어서, 가스 유입구는 가스 분배판 (560) 의 중앙 근방에 위치된다. 대안적으로, 세정 가스 (들) 은 또한 처리 챔버 (500) 의 다른 부분들에 배치된 가스 유입구 (들) 을 통해 공급될 수 있다. 제어기 (504) 는 RF 소스 (525), 가스 소스 및 임의의 다른 디바이스들에 제어가능하게 연결된다.
챔버의 다른 실시형태들은 "Apparatus and Methods To Remove Films On Bevel Edge and Backside of Wafer" 의 명칭으로 2006년 5월 24일 출원된 미국특허 출원번호 제 11/440,561 호에 설명되어 있으며, 이는 모든 점에서 그 전부가 본 명세서에 통합된다.
도 6a 및 도 6b는 본 발명을 실시하는데 사용될 수 있는 플라즈마 처리 챔버의 일 실시형태의 개략도이다. 플라즈마 처리 챔버 (600) 는 기판이 챔버들 사이에서 이송되지 않도록 기판을 세정하고 식각할 수도 있어, 공정 시간, 오염, 및 다른 관련 문제들을 감소시킨다. 플라즈마 처리 챔버 (600) 는 도 5를 참조하여 설명된 챔버와 유사하기 때문에, 관련 요소들만이 설명될 것이다.
처리 챔버 (600) 는 상부 전극 (602) 및 하부 전극 (604) 을 구비할 수도 있다. 베벨 식각을 용이하게 하기 위해, 기판 (610) 의 직경은 기판을 지지하는 하부 전극 (604) 의 직경보다 더 크다. 세정 가스 (들) 은 가스 유입구 (도 5의 (a)에 도시됨) 와 유체 연결되는 임의의 가스 소스로부터 공급될 수도 있다. 세정 가스 (들) 은 전극들 (602, 604) 사이에 세정 플라즈마 (608) 를 형성하기 위해 사용될 수도 있다. 기판을 세정하기 위해, 전극들 (602, 604) 은 서로를 향해 이동될 수도 있어, 도 6b에 도시된 바와 같이 챔버 (600) 의 측면들로 세정 플라즈마 (608) 를 몰아낸다. 이에 따라, 전극들 (602, 604) 은 식각층 식각 동안보다 베벨 식각 동안 서로 더 근접하게 된다. 즉, 상부 전극 (602) 및 하부 전극 (604) 은 식각층의 식각 공정 동안 분리되고 베벨 에지의 식각 공정 동안 서로 근접하게 된다. 베벨 에지들은 세정 플라즈마 (608) 에 노출되는 것에 의해 세정된다.
도 7a 및 도 7b는 본 발명의 실시형태에 사용되는 제어기 (504) 를 구현하기에 적합한 컴퓨터 시스템 (700) 을 도시한다. 도 7a 는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 휴대 장치부터 대형 슈퍼 컴퓨터까지 미치는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (700) 은 모니터 (702), 디스플레이 (704), 하우징 (706), 디스크 드라이브 (708), 키보드 (710), 및 마우스 (712) 를 포함한다. 디스크 (714) 는 컴퓨터 시스템 (700) 으로 및 컴퓨터 시스템 (700) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 7b 는 컴퓨터 시스템 (700) 의 블록도의 일 예이다. 다양한 서브 시스템이 시스템 버스 (720) 에 부착된다. 프로세서 (들) (722) (또한 중앙 처리 장치 또는 CPU로도 칭함) 은, 메모리 (724) 를 포함하는 저장 디바이스에 연결된다. 메모리 (724) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 단일 방향으로 CPU 에 전달하도록 하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 양 메모리들은 이하 설명되는 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (726) 는 CPU (722) 에 양방향으로 연결되는데; 그것은 부가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (726) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 1차 저장소보다 더 느린 (하드 디스크와 같은) 2차 저장 매체이다. 적절한 경우에, 고정 디스크 (726) 내에 보존된 정보가 메모리 (724) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것을 알 수 있다. 탈착가능 디스크 (714) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
또한, CPU (722) 는 디스플레이 (704), 키보드 (710), 마우스 (712) 및 스피커 (730) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 보이스 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 선택적으로, CPU (722) 는 네트워크 인터페이스 (740) 를 사용하여 또 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 그러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신했을 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력했을 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (722) 상에서만 실행할 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가적으로, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수 있으며, 또는 컴퓨터 소프트웨어 기술의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 더 높은 레벨의 코드를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수 있다.
베벨 에지는 세정될 수도 있다 (단계 104). 도 4에 나타낸 단계들을 참조하면, 세정 가스를 제공 (단계 404) 하는 일 예의 레시피는, 예를 들어 CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나의 가스를 사용하며, 이 가스로부터 세정 플라즈마가 형성될 수도 있다 (단계 406). 플라즈마 처리 챔버는 500mTorr 내지 2Torr 의 압력을 가질 수도 있다. 더 바람직하게, 베벨 에지 를 세정하기 위한 압력은 100mT-2T 사이이다. 100 내지 2000W의 전력이 약 2-27MHz 에서 플라즈마 처리 챔버에 공급된다. 레시피의 일 실시형태에 있어서, 세정 가스 5-1000 sccm이 5초 초과 동안 40℃의 온도에서 사용될 수도 있다.
그 후, 피쳐들이 식각층에 식각된다 (단계 108). 식각될 층의 일 예는 SiN, SiC, 산화물 또는 로우-k 유연체와 같은 종래의 식각층일 수도 있다. 식각될 층을 식각하기 위해 종래의 식각 레시피가 사용될 수도 있다.
마스크를 제거 (단계 110) 하기 위해, 산소 에싱이 사용될 수도 있다.
본 발명의 바람직한 실시형태에 있어서, 베벨 에지의 세정 및 식각층에 피쳐들을 식각하는 것은 도 6a 및 도 6b에 도시된 바와 같이, 동일한 식각 챔버에서 인시튜로 수행된다.
다른 실시형태에 있어서, 피쳐들은 식각층에 식각된다 (단계 202). 식각될 층의 일 예는 SiN, SiC, 산화물 또는 로우-k 유전체와 같은 종래의 식각층일 수도 있다. 식각될 층을 식각하기 위해 종래의 레시피가 사용될 수도 있다.
마스크를 제거 (단계 204) 하기 위해, 산소 에싱이 사용될 수도 있다.
베벨 에지는 세정될 수도 있다 (단계 208). 도 4에 나타낸 플로우 챠트를 참조하여, 세정 가스를 제공 (단계 404) 하는 일 예의 레시피는, 예를 들어 CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나의 가스를 사용하며, 이 가스로부터 세정 플라즈마가 형성될 수도 있다 (단계 406). 플라즈마 식각 챔버 또는 플라즈마 처리 챔버는 500mTorr 내지 2Torr 의 압력을 가질 수도 있다. 더 바람직하게, 베벨 에지를 세정하기 위한 압력은 100mT-2T 사이이다. 100 내지 2000W의 전력이 약 2-27MHz 에서 플라즈마 처리 챔버에 공급된다. 레시피의 일 실시형태에 있어서, 세정 가스 5-1000 sccm이 5초 초과 동안 40℃의 온도에서 사용될 수도 있다.
본 발명은 몇몇 바람직한 실시형태들에 의해 설명되었지만, 본 발명의 범위 내에 포함되는 변경, 변형 및 다양한 치환의 등가물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 변경 방식이 존재할 수 있음을 주지하여야 한다. 이에 따라, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 포함하는 그러한 변경, 변형 및 다양한 치환의 등가물 모두를 포함하는 것으로서 의도된다.

Claims (28)

  1. 기판의 베벨 에지를 식각하는 방법으로서,
    식각층 상부에 패터닝된 포토레지스트 마스크를 형성하는 단계;
    상기 베벨 에지를 세정하는 단계;
    상기 패터닝된 포토레지스트 마스크를 통해 상기 식각층에 피쳐들을 식각하는 단계; 및
    상기 패터닝된 포토레지스트 마스크를 제거하는 단계를 포함하고,
    상기 베벨 에지를 세정하는 단계는,
    CO2 및 CO 중 적어도 하나를 포함하는 세정 가스를 제공하는 단계;
    상기 세정 가스로부터 세정 플라즈마를 형성하는 단계; 및
    상기 베벨 에지를 상기 세정 플라즈마에 노출시키는 단계를 포함하는, 기판의 베벨 에지 식각 방법.
  2. 제 1 항에 있어서,
    상기 패터닝된 포토레지스트 마스크를 형성하는 단계, 상기 베벨 에지를 세정하는 단계, 상기 피쳐들을 식각하는 단계, 및 상기 패터닝된 포토레지스트 마스크를 제거하는 단계는 단일 플라즈마 챔버 내에서 일어나는, 기판의 베벨 에지 식 각 방법.
  3. 제 1 항에 있어서,
    상기 패터닝된 포토레지스트 마스크를 형성하는 단계, 상기 피쳐들을 식각하는 단계, 및 상기 패터닝된 포토레지스트 마스크를 제거하는 단계는 플라즈마 처리 챔버 내에서 일어나는, 기판의 베벨 에지 식각 방법.
  4. 제 3 항에 있어서,
    하부 전극으로부터 상부 전극을 분리시키는 단계를 더 포함하는, 기판의 베벨 에지 식각 방법.
  5. 제 1 항에 있어서,
    상기 베벨 에지를 세정하는 단계는 베벨 식각 챔버 내에서 일어나는, 기판의 베벨 에지 식각 방법.
  6. 제 5 항에 있어서,
    상기 기판을 상기 베벨 식각 챔버로 이송하는 단계를 더 포함하는, 기판의 베벨 에지 식각 방법.
  7. 제 6 항에 있어서,
    상기 피쳐들을 식각하는 단계는 상기 기판을 플라즈마 처리 챔버로 이송하는 단계를 더 포함하는, 기판의 베벨 에지 식각 방법.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 세정 플라즈마는 CxHy를 더 포함하는, 기판의 베벨 에지 식각 방법.
  11. 제 1 항에 있어서,
    상기 세정 플라즈마는 H2를 더 포함하는, 기판의 베벨 에지 식각 방법.
  12. 제 1 항에 있어서,
    상기 기판을 베벨 식각 챔버로 이송하는 단계; 및
    상기 베벨 에지를 세정하는 단계를 반복하는 단계를 더 포함하는, 기판의 베벨 에지 식각 방법.
  13. 제 1 항 내지 제 7 항 및 제 10 항 내지 제 12 항 중 어느 한 항에 기재된 기판의 베벨 에지 식각 방법에 의해 형성된, 반도체 디바이스.
  14. 기판의 베벨 에지를 식각하는 방법으로서,
    식각층 상부에 패터닝된 포토레지스트 마스크를 형성하는 단계;
    상기 패터닝된 포토레지스트 마스크를 통해 상기 식각층에 피쳐들을 식각하는 단계;
    상기 패터닝된 포토레지스트 마스크를 제거하는 단계; 및
    상기 베벨 에지를 세정하는 단계를 포함하고,
    상기 베벨 에지를 세정하는 단계는,
    CO2 및 CO 중 적어도 하나를 포함하는 세정 가스를 제공하는 단계;
    상기 세정 가스로부터 세정 플라즈마를 형성하는 단계; 및
    상기 베벨 에지를 상기 세정 플라즈마에 노출시키는 단계를 포함하는, 기판의 베벨 에지 식각 방법.
  15. 제 14 항에 있어서,
    상기 패터닝된 포토레지스트 마스크를 형성하는 단계, 상기 피쳐들을 식각하는 단계, 상기 패터닝된 포토레지스트 마스크를 제거하는 단계, 및 상기 베벨 에지를 세정하는 단계는 단일 플라즈마 챔버 내에서 일어나는, 기판의 베벨 에지 식각 방법.
  16. 제 14 항에 있어서,
    상기 패터닝된 포토레지스트 마스크를 형성하는 단계, 상기 피쳐들을 식각하는 단계, 및 상기 패터닝된 포토레지스트 마스크를 제거하는 단계는 플라즈마 처리 챔버 내에서 일어나는, 기판의 베벨 에지 식각 방법.
  17. 제 16 항에 있어서,
    하부 전극으로부터 상부 전극을 분리시키는 단계를 더 포함하는, 기판의 베벨 에지 식각 방법.
  18. 제 14 항에 있어서,
    상기 베벨 에지를 세정하는 단계는 베벨 식각 챔버 내에서 일어나는, 기판의 베벨 에지 식각 방법.
  19. 제 18 항에 있어서,
    상기 기판을 상기 베벨 식각 챔버로 이송하는 단계를 더 포함하는, 기판의 베벨 에지 식각 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제 14 항에 있어서,
    상기 세정 플라즈마는 CxHy를 더 포함하는, 기판의 베벨 에지 식각 방법.
  24. 제 14 항에 있어서,
    상기 세정 플라즈마는 H2 및 CO2를 포함하는, 기판의 베벨 에지 식각 방법.
  25. 제 14 항 내지 제 19 항, 제 23 항 및 제 24 항 중 어느 한 항에 기재된 기판의 베벨 에지 식각 방법에 의해 형성된, 반도체 디바이스.
  26. 기판의 베벨 에지를 식각하는 장치로서,
    플라즈마 처리 챔버 인클로저를 형성하는 챔버 벽; 상기 플라즈마 처리 챔버 인클로저 내부에서 기판을 지지하며 상기 기판의 직경보다 더 작은 직경을 갖는 기판 지지체; 상기 플라즈마 처리 챔버 인클로저 내의 압력을 조정하기 위한 압력 조정기; 플라즈마를 유지하기 위해 상기 플라즈마 처리 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극; 상기 플라즈마 처리 챔버 인클로저에 가스를 제공하기 위한 가스 유입구; 및 상기 플라즈마 처리 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는, 플라즈마 처리 챔버;
    상기 가스 유입구와 유체 연결되고; 세정 가스 소스; 세정 플라즈마 가스 소스; 및 식각층 식각 가스 소스를 포함하는, 가스 소스; 및
    상기 가스 소스 및 상기 적어도 하나의 전극에 제어가능하게 연결되고; 적어도 하나의 프로세서; 및 컴퓨터 판독가능 매체를 포함하는, 제어기를 포함하며,
    상기 컴퓨터 판독가능 매체는,
    식각층 상부에 패터닝된 포토레지스트 마스크를 형성하기 위한 컴퓨터 판독가능 코드;
    상기 베벨 에지를 세정하기 위한 컴퓨터 판독가능 코드;
    상기 패터닝된 포토레지스트 마스크를 통해 상기 식각층에 피쳐들을 식각하기 위한 컴퓨터 판독가능 코드; 및
    상기 패터닝된 포토레지스트 마스크를 제거하기 위한 컴퓨터 판독가능 코드를 포함하고,
    상기 베벨 에지를 세정하기 위한 컴퓨터 판독가능 코드는
    CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나를 포함하는 세정 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 세정 가스로부터 세정 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드; 및
    상기 베벨 에지를 상기 세정 플라즈마에 노출시키기 위한 컴퓨터 판독가능 코드를 포함하는, 기판의 베벨 에지 식각 장치.
  27. 기판의 베벨 에지를 식각하는 장치로서,
    베벨 식각 챔버 인클로저를 형성하는 챔버 벽; 상기 베벨 식각 챔버 인클로저 내부에서 기판을 지지하며 상기 기판의 직경보다 더 작은 직경을 갖는 기판 지지체; 상기 베벨 식각 챔버 인클로저 내의 압력을 조정하기 위한 압력 조정기; 플 라즈마를 유지하기 위해 상기 베벨 식각 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극; 상기 베벨 식각 챔버 인클로저에 가스를 제공하기 위한 가스 유입구; 및 상기 베벨 식각 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는, 베벨 식각 챔버;
    상기 가스 유입구와 유체 연결되고; CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나를 포함하는 세정 가스를 포함하는, 가스 소스; 및
    상기 가스 소스 및 상기 적어도 하나의 전극에 제어가능하게 연결되고; 적어도 하나의 프로세서; 및 컴퓨터 판독가능 매체를 포함하는, 제어기를 포함하며,
    상기 컴퓨터 판독가능 매체는,
    CO2, CO, CxHy, H2, NH3, CxHyFz 또는 이들의 조합물 중 적어도 하나를 포함하는 세정 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 세정 가스로부터 세정 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드; 및
    상기 세정 플라즈마로 상기 베벨 에지를 세정하기 위한 컴퓨터 판독가능 코드를 포함하는, 기판의 베벨 에지 식각 장치.
  28. 제 27 항에 있어서,
    플라즈마 식각 챔버 인클로저를 형성하는 챔버 벽; 상기 플라즈마 식각 챔버 인클로저 내부에서 기판을 지지하는 기판 지지체; 상기 플라즈마 식각 챔버 인클로 저 내의 압력을 조정하기 위한 압력 조정기; 플라즈마를 유지하기 위해 상기 플라즈마 식각 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극; 상기 플라즈마 식각 챔버 인클로저에 가스를 제공하기 위한 가스 유입구; 및 상기 플라즈마 식각 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는, 플라즈마 식각 챔버;
    상기 가스 유입구와 유체 연결되고; 식각층 식각 가스 소스를 포함하는, 가스 소스; 및
    상기 가스 소스 및 상기 적어도 하나의 전극에 제어가능하게 연결되고; 적어도 하나의 프로세서; 및 컴퓨터 판독가능 매체를 포함하는, 제어기를 더 포함하며,
    상기 컴퓨터 판독가능 매체는,
    식각층 상부에 패터닝된 포토레지스트 마스크를 형성하기 위한 컴퓨터 판독가능 코드;
    상기 패터닝된 포토레지스트 마스크를 통해 상기 식각층에 피쳐들을 식각하기 위한 컴퓨터 판독가능 코드; 및
    상기 패터닝된 포토레지스트 마스크를 제거하기 위한 컴퓨터 판독가능 코드를 포함하는, 기판의 베벨 에지 식각 장치.
KR1020097006003A 2006-08-25 2007-08-21 베벨 식각 처리 동안 로우-k 손상 방지 KR101426105B1 (ko)

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US11/510,309 2006-08-25
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230052991A (ko) * 2020-07-07 2023-04-20 램 리써치 코포레이션 방사선 포토레지스트 패터닝을 패터닝하기 위한 통합된 건식 프로세스
US11921427B2 (en) 2018-11-14 2024-03-05 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
US11988965B2 (en) 2020-01-15 2024-05-21 Lam Research Corporation Underlayer for photoresist adhesion and dose reduction

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7597816B2 (en) * 2004-09-03 2009-10-06 Lam Research Corporation Wafer bevel polymer removal
CN1978351A (zh) * 2005-12-02 2007-06-13 鸿富锦精密工业(深圳)有限公司 一种模仁保护膜的去除装置及方法
US7718542B2 (en) * 2006-08-25 2010-05-18 Lam Research Corporation Low-k damage avoidance during bevel etch processing
US20080083701A1 (en) * 2006-10-04 2008-04-10 Mks Instruments, Inc. Oxygen conditioning of plasma vessels
US7977244B2 (en) * 2006-12-18 2011-07-12 United Microelectronics Corp. Semiconductor manufacturing process
US7943007B2 (en) * 2007-01-26 2011-05-17 Lam Research Corporation Configurable bevel etcher
US8398778B2 (en) * 2007-01-26 2013-03-19 Lam Research Corporation Control of bevel etch film profile using plasma exclusion zone rings larger than the wafer diameter
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US20090302002A1 (en) * 2008-02-29 2009-12-10 Applied Materials, Inc. Method and apparatus for removing polymer from a substrate
US20090277874A1 (en) * 2008-05-09 2009-11-12 Applied Materials, Inc. Method and apparatus for removing polymer from a substrate
US20090293907A1 (en) * 2008-05-28 2009-12-03 Nancy Fung Method of substrate polymer removal
US8323523B2 (en) 2008-12-17 2012-12-04 Lam Research Corporation High pressure bevel etch process
US9275838B2 (en) * 2009-09-02 2016-03-01 Lam Research Corporation Arrangements for manipulating plasma confinement within a plasma processing system and methods thereof
CN102033437B (zh) * 2009-09-25 2012-09-26 中芯国际集成电路制造(上海)有限公司 去胶方法
US8562750B2 (en) * 2009-12-17 2013-10-22 Lam Research Corporation Method and apparatus for processing bevel edge
JP5638405B2 (ja) * 2010-10-08 2014-12-10 パナソニック株式会社 基板のプラズマ処理方法
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
JP2014036104A (ja) * 2012-08-08 2014-02-24 Tokyo Electron Ltd パターン形成方法及び固体撮像装置
KR102151177B1 (ko) 2013-07-25 2020-09-02 삼성전자 주식회사 Tsv 구조를 구비한 집적회로 소자 및 그 제조 방법
CN103972051B (zh) * 2014-05-20 2016-08-17 上海华力微电子有限公司 一种消除晶边颗粒残留的铝刻蚀前置工艺方法
KR102300039B1 (ko) * 2014-08-04 2021-09-10 삼성디스플레이 주식회사 표시 장치의 제조 장치 및 표시 장치의 제조 방법
US10903055B2 (en) 2015-04-17 2021-01-26 Applied Materials, Inc. Edge ring for bevel polymer reduction
US9633862B2 (en) * 2015-08-31 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor manufacturing apparatus and semiconductor manufacturing method
CN110718462B (zh) 2018-07-10 2022-01-18 联华电子股份有限公司 在半导体晶片上制作半导体结构的方法
US11139168B2 (en) * 2019-12-02 2021-10-05 Applied Materials, Inc. Chamber deposition and etch process

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279494A (ja) * 1995-02-07 1996-10-22 Seiko Epson Corp 基板周縁の不要物除去方法及び装置並びにそれを用いた塗布方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4820378A (en) * 1987-07-17 1989-04-11 Texas Instruments Incorporated Process for etching silicon nitride selectively to silicon oxide
US4923562A (en) 1987-07-16 1990-05-08 Texas Instruments Incorporated Processing of etching refractory metals
US4923828A (en) * 1989-07-07 1990-05-08 Eastman Kodak Company Gaseous cleaning method for silicon devices
JPH07142449A (ja) * 1993-11-22 1995-06-02 Kawasaki Steel Corp プラズマエッチング装置
US6117786A (en) * 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
US6797633B2 (en) 2000-11-09 2004-09-28 Texas Instruments Incorporated In-situ plasma ash/treatment after via etch of low-k films for poison-free dual damascene trench patterning
KR100442194B1 (ko) 2002-03-04 2004-07-30 주식회사 씨싸이언스 웨이퍼 건식 식각용 전극
US7134941B2 (en) * 2002-07-29 2006-11-14 Nanoclean Technologies, Inc. Methods for residue removal and corrosion prevention in a post-metal etch process
US20040137745A1 (en) 2003-01-10 2004-07-15 International Business Machines Corporation Method and apparatus for removing backside edge polymer
EP1560262B1 (en) * 2003-05-12 2017-08-23 Sosul Co., Ltd. Plasma etching chamber and plasma etching system using same
KR100585089B1 (ko) * 2003-05-27 2006-05-30 삼성전자주식회사 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치,플라즈마 처리장치용 절연판, 플라즈마 처리장치용하부전극, 웨이퍼 가장자리의 플라즈마 처리방법 및반도체소자의 제조방법
US7368392B2 (en) * 2003-07-10 2008-05-06 Applied Materials, Inc. Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode
JP2005039004A (ja) * 2003-07-18 2005-02-10 Hitachi High-Technologies Corp プラズマエッチング装置およびプラズマエッチング方法
US7067441B2 (en) 2003-11-06 2006-06-27 Texas Instruments Incorporated Damage-free resist removal process for ultra-low-k processing
US20050189068A1 (en) * 2004-02-27 2005-09-01 Kawasaki Microelectronics, Inc. Plasma processing apparatus and method of plasma processing
US20050241671A1 (en) * 2004-04-29 2005-11-03 Dong Chun C Method for removing a substance from a substrate using electron attachment
KR100532354B1 (ko) 2004-05-31 2005-11-30 삼성전자주식회사 식각 영역 조절 장치 및 웨이퍼 에지 식각 장치 그리고웨이퍼 에지 식각 방법
US7404874B2 (en) * 2004-06-28 2008-07-29 International Business Machines Corporation Method and apparatus for treating wafer edge region with toroidal plasma
US20050284568A1 (en) * 2004-06-28 2005-12-29 International Business Machines Corporation Removing unwanted film from wafer edge region with reactive gas jet
US20060000552A1 (en) * 2004-07-05 2006-01-05 Tokyo Electron Limited Plasma processing apparatus and cleaning method thereof
US20060011582A1 (en) * 2004-07-14 2006-01-19 Savas Stephen E Fast isotropic etching system and process for large, non-circular substrates
US7094689B2 (en) * 2004-07-20 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap interconnect structure and method thereof
US7597816B2 (en) 2004-09-03 2009-10-06 Lam Research Corporation Wafer bevel polymer removal
US20060199370A1 (en) * 2005-03-01 2006-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of in-situ ash strip to eliminate memory effect and reduce wafer damage
US7718542B2 (en) * 2006-08-25 2010-05-18 Lam Research Corporation Low-k damage avoidance during bevel etch processing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279494A (ja) * 1995-02-07 1996-10-22 Seiko Epson Corp 基板周縁の不要物除去方法及び装置並びにそれを用いた塗布方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11921427B2 (en) 2018-11-14 2024-03-05 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
US11988965B2 (en) 2020-01-15 2024-05-21 Lam Research Corporation Underlayer for photoresist adhesion and dose reduction
KR20230052991A (ko) * 2020-07-07 2023-04-20 램 리써치 코포레이션 방사선 포토레지스트 패터닝을 패터닝하기 위한 통합된 건식 프로세스
KR102601038B1 (ko) 2020-07-07 2023-11-09 램 리써치 코포레이션 방사선 포토레지스트 패터닝을 패터닝하기 위한 통합된 건식 프로세스

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