KR20080046653A - Ｈ₂부가물을 이용하는 고유전율을 가진 막의 선택적 에칭 - Google Patents

Ｈ₂부가물을 이용하는 고유전율을 가진 막의 선택적 에칭 Download PDF

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KR20080046653A
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선지앙 리우
린다 펑-밍 리
앤소니 천
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램 리써치 코포레이션
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Abstract

실리콘계 재료에 대하여 고 k 층을 선택적으로 에칭하는 방법이 제공된다. 고 k 층은 에칭 챔버 내에 배치된다. 에칭 챔버 내에는 에천트 가스가 제공되는데, 그 에천트 가스는 H2 를 포함한다. 그 에천트 가스로부터 플라즈마를 발생시켜 실리콘계 재료에 대하여 고 k 층을 선택적으로 에칭한다.
에칭 챔버, 에천트 가스, 실리콘계 재료, 희가스, 불활성 가스

Description

Ｈ₂부가물을 이용하는 고유전율을 가진 막의 선택적 에칭{SELECTIVITY ETCH OF FILMS WITH HIGH DIELECTRIC CONSTANT WITH H2 ADDITION}
발명의 배경
1. 발명의 분야
본 발명은 반도체 디바이스에 관한 것이다. 더 상세하게는, 본 발명은, 고유전율 재료의 층을 가진 반도체 디바이스에 관한 것이다.
2. 관련 기술의 설명
랩톱 컴퓨터, 이동 전화기, PDA 등과 같은 휴대용 전자 디바이스에서 플래시 메모리가 널리 사용되기 때문에, 에너지 소비를 줄이기 위하여, 동작 전압을 줄이도록 하는 요구가 끊임없이 증가하고 있다.
ONO (Oxide Nitride Oxide) 층은, 메모리 저장용 플래시 메모리 디바이스 게이트 스택으로 사용되었다. 그러나, ONO 의 유전율은, 동작 전압에 대해 끊임없이 증가하는 요구를 만족시키기에 충분하지 않기 때문에, 고유전율 재료 (또는, 고 k 재료) 가 ONO 를 대체하기 위해 도입되었다.
SiO2 의 유전율은 대략 3.9 이다. SiO2 를 대체하기 위해 Al2O3 와 같은 고 k 재료가 사용된다면, 유전율은 대략 9.0 으로 증가할 것이다. Al2O3 이외에, HfO2, Ta2O3 가 또한, ONO 를 대체하기 위해, 플래시 메모리 게이트 스택에서의 고 k 재료의 후보로서 고려된다. 그들 중에서, Al2O3, HfO2 및 Al2O3/HfO2/Al2O3 샌드위치 구조가 사용되었다.
ONO 에칭과 비교해서, 고 k 재료의 에칭 부산물의 휘발성 (volatiliy) 이 더 낮기 때문에, 고 k 재료의 에칭이 더 어려운 것으로 확인되었다. 이 때문에, ONO 막과 비교해, 폴리실리콘 막에 대한 에칭 레이트, 및 그의 선택도가 훨씬 더 낮은 것으로 확인되었다. 폴리실리콘에 대한 고 k 재료의 선택도 및 에칭 레이트를 증가시키기 위한 노력들이 행해졌다.
발명의 개요
전술의 것을 달성하기 위해, 그리고, 본 발명의 목적에 따라서, 실리콘계 (silicon-based) 재료에 대하여 고 k 층을 선택적으로 에칭하는 방법이 제공된다. 실리콘계 층상의 고 k 층을 에칭 챔버 내에 배치한다. 에칭 챔버 내에 에천트 가스 (etchant gas) 를 제공하는데, 그 에천트 가스는 H2 를 포함한다. 그 에천트 가스로부터 플라즈마를 발생시켜, 실리콘계 재료에 대하여 고 k 층을 선택적으로 에칭한다.
본 발명의 다른 명시에서, 실리콘계 층상에 고 k 층을 가진 스택을 에칭하는 방법이 제공된다. 이 스택을 에칭 챔버 내에 배치한다. 실리콘계 층에 대하여 고 k 층을 선택적으로 에칭한다. 선택적 에칭은, H2 를 포함하는 고 k 층 에천트 가스를 에칭 챔버 내에 제공하고, 고 k 층 에천트 가스로부터 플라즈마를 발생시켜 실리콘계 층에 대하여 고 k 층을 선택적으로 에칭하는 것을 포함한다.
본 발명의 다른 명시에서, 실리콘계 층상에 고 k 유전층을 가진 플래시 메모리를 형성하는 장치가 제공된다. 플라즈마 처리 챔버 인클로저 (enclosure) 를 형성하는 챔버 벽, 플라즈마 처리 챔버 인클로저 내에 기판을 지지하는 기판 지지체, 플라즈마 처리 챔버 인클로저 내의 압력을 조정하는 압력 조정기 (pressure regulator), 플라즈마를 유지하기 위해 플라즈마 처리 챔버 인클로저에 전력을 제공하는 적어도 하나의 전극, 플라즈마 처리 챔버 인클로저 내로 가스를 제공하는 가스 인렛, 및 플라즈마 처리 챔버 인클로저로부터 가스를 배출하는 가스 아웃렛을 포함하는 플라즈마 처리 챔버가 제공된다. 가스 소스는, 가스 인렛과 유체 연결되어 있고, H2 가스 소스, BCl3 가스 소스, 및 Cl2 가스 소스를 포함한다. 제어기는, 가스 소스 및 적어도 하나의 전극에 제어가능하게 연결되고, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 실리콘계 층에 대하여 고 k 층을 선택적으로 에칭하는 컴퓨터 판독가능 코드, 실리콘계 층에 대한 고 k 층의 선택적 에칭을 정지시키는 컴퓨터 판독가능 코드, 및 고 k 층에 대하여 실리콘계 층을 선택적으로 에칭하는 컴퓨터 판독가능 코드를 포함한다. 실리콘계 층에 대하여 고 k 층을 선택적으로 에칭하는 컴퓨터 판독가능 코드는, H2 가스 소스로부터 H2 를 제공하는 컴퓨터 판독가능 코드, BCl3 가스 소스로부터 BCl3 을 제공하는 컴퓨터 판독가능 코드, Cl2 가스 소스로부터 Cl2 를 제공하는 컴퓨터 판독가능 코드, 및 H2, BCl3, 및 Cl2 로부터 플라즈마를 발생시켜 실리콘계 층에 대하여 고 k 층을 선택적으로 에칭하는 컴퓨터 판독가능 코드를 포함한다.
본 발명의 이들 및 다른 특징들은, 다음의 도면을 참조로, 본 발명의 상세한 설명에서 이하 더 상세히 설명될 것이다.
도면의 간단한 설명
본 발명은, 첨부 도면들의 도안에, 제한이 아닌 일 예로서 도시되며, 동일한 참조 번호는 동일한 엘리먼트를 지칭한다.
도 1 은, 본 발명의 실시형태를 이용하여 형성될 수도 있는 전계 효과 트랜지스터의 개략도이다.
도 2 는, 본 발명의 실시형태에서 사용되는 프로세스의 흐름도이다.
도 3a 내지 도 3d 는, 본 발명에 따라 형성된 고유전율 층의 개략 단면도이다.
도 4 는, 본 발명의 바람직한 실시형태에서 사용될 수도 있는 프로세스 챔버의 개략도이다.
도 5a 및 도 5b 는, 제어기를 구현하기에 적합한 컴퓨터 시스템을 나타낸 도면이다.
도 6 은, 플래시 메모리를 형성하기 위해 본 발명의 또 다른 실시형태에서 사용되는 프로세스의 흐름도이다.
도 7a 내지 도 7g 는, 본 발명에 따라 형성된 플래시 메모리 디바이스의 형성에 대한 개략 단면도이다.
바람직한 실시형태의 상세한 설명
다음에, 본 발명은, 첨부 도면에 도시한 것처럼, 본 발명의 몇몇 바람직한 실시형태들을 참조로 상세히 기술될 것이다. 다음의 설명에서는, 본 발명의 완전한 이해를 제공하기 위하여, 다수의 특정 상세가 설명된다. 그러나, 당업자라면, 본 발명이 이들 특정 상세의 일부 또는 전부 없이도 실시될 수도 있다는 것을 알 것이다. 다른 경우에, 본 발명을 불필요하게 모호하게 하지 않기 위하여 널리 공지된 프로세스 단계들 및/또는 구조들은 기술되지 않았다.
이해를 돕기 위해, 도 1 은, 전계 효과 트랜지스터 (100) 의 개략도이다. 전계 효과 트랜지스터 (100) 는 기판 (104) 을 포함하며, 그 기판 (104) 내에는, 소스 (108) 와 드레인 (112) 이 도핑된다. 그 기판상에는 게이트 산화물 (116) 이 형성된다. 게이트 전극 (120) 이 게이트 산화물 (116) 상에 형성되어, 게이트 산화물 (116) 이 그 게이트 산화물 (116) 아래의 기판 (104) 내의 채널과 게이트 전극 (120) 사이의 절연체가 된다. 게이트 전극 (120) 과 게이트 산화물 (116) 의 종단에는 스페이서 (spacer; 124) 가 배치된다. 본 발명은, 고유전율 재료로부터 게이트 산화물 (116) 을 형성하도록 허용하는 선택적 에칭을 제공한다.
명세서 및 특허 청구범위에 있어서, 고유전율 재료는 적어도 8 (K≥8) 의 유전율을 갖는다.
도 2 는, 고유전율 층을 가진 반도체 디바이스를 형성하는 높은 수준의 흐름도이다. 기판상에 고유전율 (고 k) 재료의 층을 제공한다 (단계 204). 고유전율 재료의 층을 증착시키기 위해서는, 원자 층 증착, 스퍼터링 또는 화학 기상 증착이 이용될 수도 있다. 도 3a 는, 기판 (308) 상에 증착된 고유전율 층 (304) 의 개략 단면도이다. 기판은 실리콘계 재료이다. 바람직하게는, 실 리콘계 재료는, 실질적으로, 실리콘 웨이퍼의 일부일 수도 있는 결정질 실리콘이며, 또는 반도체 디바이스가 웨이퍼 상에 몇몇 층들로 이루어지는 경우, 실리콘 기판은 폴리실리콘일 수도 있다.
그 후, 고 k 층 (304) 상에 폴리실리콘 층 (312) 을 형성한다 (단계 208). 폴리실리콘 층 (312) 상에, 포토레지스트 마스크와 같은 패터닝된 마스크 (316) 를 배치한다 (단계 212). 패터닝된 마스크 (316) 의 형성을 돕기 위하여, 패터닝된 마스크 (316) 와 폴리실리콘 층 (312) 사이에는 반사방지 코팅 (314) 이 존재할 수도 있다. 그 후, 그 마스크를 통하여 폴리실리콘 층 (312) 을 에칭한다 (단계 216). 도 3b 는, 폴리실리콘 층 (312) 이 에칭된 후의 개략 단면도이다.
그 후, 도 3c 에 나타낸 것처럼, H2 부가물을 이용하여 고 k 층 (304) 을 에칭한다 (단계 220). 기저 기판 (underlying substrate; 308) 의 에칭을 최소화하고, 폴리실리콘 층 (312) 의 에칭을 최소화하기 위하여, 고유전율 층 (304) 의 에칭은 매우 선택적인 것이 바람직하다. 바람직한 실시형태에서, 고유전율 층 (304) 의 에칭 동안, 5Å 미만의 기판이 제거되도록 에칭이 매우 선택적이다.
소스 영역과 드레인 영역을 생성하기 위해 이온 주입을 수행한다 (단계 224). 도 3d 는, 소스 영역 (324) 과 드레인 영역 (328) 이 형성된 후의 개략도이다. 이온 주입은 기판의 특성에 매우 의존하기 때문에, 웨이퍼에 걸쳐 균일한 소스 영역과 드레인 영역을 제공하기 위해서는, 기판의 에칭이 최소화되어야 한다.
2003년 1월 28일에 발행된, Donnelly, Jr. 등에 의한 미국 특허 제6,511,872호는, 기판상의 고유전율 층을 에칭하는 방법을 개시한다. BCl3 및 Cl2 의 에칭 화학물 (etch chemistry) 이 개시된다. 그러나, 기판에 대한 고 k 유전층에 대해 고 에칭 선택도를 사용한 프로세스는 개시되지 않는다. Journal of Vacuum Science Technology A 19(4) July/August 2001, 1361p~1366p 에 발표된, K. Pelhos 등에 의한 논문 "Etching of high-k dielectric Zr1 - xAlxOy films in chlorine-containing plasmas" 은, 동일한 에칭 화학물을 검토했지만, 역시 에칭 선택도를 사용한 프로세스는 개시하지 않고 있다.
Journal of Vacuum Science Technology A 21(6) July/August 2001, 1915p~1922p 의, Lin Sha 및 Jane P. Chang 에 의한 논문 "Plasma Etching Selectivity of ZrO2 to Si in BCl3/Cl2 Plasmas" 는, 기판상의 고유전율 층을 에칭하는 방법을 개시한다. BCl3, Cl2 및 5% Ar 의 에천트 화학물이 개시된다. 이 논문은, 순수 BCl3 을 이용함으로써 1.5 의 최고의 에칭 선택도에 이르렀다는 것을 언급한다. 기판의 에칭을 최소화하기 위해서는, 더 높은 에칭 선택도를 갖는 것이 바람직하다.
본 발명의 바람직한 실시형태에서, 고유전율 층은, 산화물들인, Hf 실리케이트 (K
Figure 112008016914744-PCT00001
11), HfO2 (K
Figure 112008016914744-PCT00002
25~30), Zr 실리케이트 (K
Figure 112008016914744-PCT00003
11~13), ZrO2 (K
Figure 112008016914744-PCT00004
22~28), Al2O3 (K
Figure 112008016914744-PCT00005
8~12), La2O3 (K
Figure 112008016914744-PCT00006
25~30), SrTiO3 (K
Figure 112008016914744-PCT00007
200), SrZrO3 (K
Figure 112008016914744-PCT00008
25), TiO2 (K
Figure 112008016914744-PCT00009
80), 및 Y2O3 (K
Figure 112008016914744-PCT00010
8~15) 와 같이, 적어도 8 의 유전율을 가진 재료로부터 형성될 수도 있다. 더 바람직하게는, 고유전율 층은, 이성분계 금속 산화물 (binary metal oxide) 이다.
도 6 은, 고유전율 층을 가진 플래시 메모리 디바이스를 형성하는 높은 수준의 흐름도이다. 기판 내에 STI (Shallow Trench Isolation) 영역들을 형성한다 (단계 604). 도 7a 는, 3 개의 STI 영역들 (708) 을 가진 기판 (704) 의 개략 단면도이다.
게이트 산화물 층을 형성한다 (단계 608). 도 7b 는, 기판 (704) 의 표면상에 형성되는 게이트 산화물 층 (712) 을 나타낸다. 게이트 산화물 층 (712) 은, 기판 (704) 을 산소에 노출시킴으로써 형성될 수도 있다. 그 후, STI 영역들 (708) 및 게이트 산화물 층 (712) 상에 제 1 폴리실리콘 층 (716) 이 증착된다.
제 1 폴리실리콘 층 (716) 을 도 7c 에 나타낸 것과 같은 형태로 에칭하기 위해 플로팅 게이트 에칭 (floating gate etch) 을 수행한다 (단계 616). 에칭된 제 1 폴리실리콘 층 (716) 상에는 IPD (Interpoly Dielectric) 층 (720) 이 형성된다. IPD 층 (720) 은 고 k 유전체 재료로 이루어진다. IPD 층 (720) 상에 제 2 폴리실리콘 층 (724) 을 형성한다 (단계 624).
제 2 폴리실리콘 층상에 마스크를 형성한다 (단계 628). 도 7d 는, 나타낸 것처럼, 마스크 (728) 가 제 2 폴리실리콘 층 (724) 상에 형성된 후, 절단된 선 들 7D-7D 을 따라 도 7c 의 기판 (704) 을 나타낸 단면도이다. 도 7e 에 나타낸 것과 같은 스택 형성을 획득하기 위해, 마스크 (728) 를 이용하여 제 2 폴리실리콘 층 (724) 을 에칭한다.
도 7f 에 나타낸 것처럼, H2 부가물을 이용하여 IPD 층 (720) 을 에칭한다 (단계 636). IPD 층 (720) 의 에칭은, IPD 층 두께가 상당히 가변적일 수도 있기 때문에, 도전적이다. 예를 들어, 도 7c 에 나타낸 IPD 층의 기둥들 (columns; 730) 의 두께 T2 와 도 7e 에 나타낸 IPD 층의 두께 T1 을 비교하면, T2 는 T1 보다 4 배 이상 클 수도 있다. IPD 층 기둥들 (730) 의 불완전한 에칭은 스트링거들 (stringers) 을 형성하며, 이는 바람직하지 않다. 스트링거들을 제거하기 위한 부적절한 에칭은, 제 1 폴리실리콘 층 (716) 의 에칭을 야기하는데, 이는 손상을 야기할 수 있다. 또한, IPD 층의 스트링거들을 제거하기 위한 부적절한 에칭 동안, 제 1 폴리실리콘 층 (716) 이 에칭된다면, 게이트 산화물 층 (712) 이 손상될 것이다. H2 부가물을 이용한 에칭의 사용은, 제 1 폴리실리콘 층 (716) 에 대한 고 k IPD 층 (720) 에 대해 매우 선택적 에칭을 허용하며, 스트링거들은, 플래시 메모리 구조를 손상시키지 않으면서 제거된다. 그 후, 도 7g 에 나타낸 것처럼, 제 1 폴리실리콘 층 (716) 을 에칭한다 (단계 640). 바람직하게는, 제 1 폴리실리콘 층 (716) 은, 고 k 층에 대하여 선택적으로 에칭된다. 부가적인 단계들이 플래시 메모리 구조를 완성하기 위해 이용될 수도 있다.
고 k 유전체 에칭의 예
고 k 유전체 에칭의 예에 있어서, H2 부가물을 이용하여 고 k 층을 에칭하는 동안 (단계 220 및 단계 636), 웨이퍼가 에칭 챔버 내에 배치된다. 폴리실리콘 층을 에칭 (단계 216) 하기 위해 에칭 챔버가 사용될 수도 있고, 또는 폴리실리콘 층을 에칭하기 위해 다른 챔버가 사용될 수도 있다.
도 4 는, 본 발명의 바람직한 실시형태에서 사용될 수도 있는 프로세스 챔버 (400) 의 개략도이다. 이 실시형태에서, 플라즈마 처리 챔버 (400) 는, 유도성 코일 (404), 하부 전극 (408), 가스 소스 (410), 및 배기 펌프 (420) 를 포함한다. 플라즈마 처리 챔버 (400) 내에서, 기판 (308) 은 하부 전극 (408) 위에 위치된다. 하부 전극 (408) 은, 기판 (308) 을 지지하기에 적합한 기판 척킹 메커니즘 (예를 들어, 정전기 클램핑, 기계적 클램핑 등) 을 포함한다. 리액터 탑 (reactor top; 428) 은 유전체 윈도우를 포함한다. 리액터 탑 (428), 챔버 벽 (452), 및 하부 전극 (408) 은, 한정된 플라즈마 체적 (confined plasma volume; 440) 을 규정한다. 가스는, 가스 소스 (410) 에 의해 가스 인렛 (443) 을 통하여 한정된 플라즈마 체적에 공급되고, 배기 펌프 (420) 에 의해 한정된 플라즈마 체적으로부터 배출된다. 배기 펌프 (420) 는 플라즈마 처리 챔버용 가스 아웃렛이 된다. 제 1 RF 소스 (444) 는, 코일 (404) 에 전기적으로 연결된다. 제 2 RF 소스 (448) 는 하부 전극 (408) 에 전기적으로 연결된다. 이 실시형태에서, 제 1 RF 소스 (444) 및 제 2 RF 소스 (448) 는, 13.56MHz 전력 소스를 포함한다. 상이한 결합들로 RF 전력을 전극들에 연결하는 것이 가능하다. 제어 기 (435) 는, 제 1 RF 소스 (444), 제 2 RF 소스 (448), 배기 펌프 (420), 및 가스 소스 (410) 에 제어가능하게 연결된다. 이 예에 있어서, 프로세스 챔버는, 캘리포니아주 프리몬트 소재의 Lam Research Corporation 에 의해 만들어진 Versys 2300 이다. 저부 RF 소스와 최상부 RF 소스 모두는, 13.56MHz 의 주파수에서 전력 신호를 제공한다.
도 5a 및 도 5b 는, 본 발명의 실시형태들에서 사용되는 제어기 (435) 를 구현하기에 적합한 컴퓨터 시스템 (800) 을 도시한다. 도 5a 는, 컴퓨터 시스템의 한가지 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은, 집적 회로, 인쇄 회로 기판, 및 소형의 핸드헬드 디바이스에서 거대한 슈퍼 컴퓨터까지의 범위에 이르는 다수의 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (800) 은, 모니터 (802), 디스플레이 (804), 하우징 (806), 디스크 드라이브 (808), 키보드 (810), 및 마우스 (812) 를 포함한다. 디스크 (814) 는, 컴퓨터 시스템 (800) 으로 데이터를 전송하고 그 컴퓨터 시스템 (800) 으로부터의 데이터를 전송하기 위해 사용되는 컴퓨터 판독가능 매체이다.
도 5b 는, 컴퓨터 시스템 (800) 의 블록도의 예이다. 시스템 버스 (820) 에는 다양한 서브시스템들이 부착된다. 프로세서(들) (822; 중앙 처리 유닛들 또는 CPUs 라고도 지칭) 는, 메모리 (824) 를 포함한 저장 디바이스들에 결합된다. 메모리 (824) 는, RAM (Random Access Memory) 및 ROM (Read-Only Memory) 을 포함한다. 당업계에 널리 공지된 것처럼, ROM 은, 데이터 및 명령들을 단방향식으로 CPU 에 전송하도록 작동하고, RAM 은 통상, 데이터 및 명령들을 양방향 방 식으로 전송하기 위해 사용된다. 이들 유형의 메모리들 모두는, 이하에 기술되는 임의의 적절한 컴퓨터 판독가능 매체를 포함한다. 고정식 디스크 (826) 는 또한, CPU (822) 에 양방향식으로 결합되는데, 그것은, 부가적인 데이터 저장 용량을 제공하고, 또한, 이하에 기술되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정식 디스크 (826) 는, 프로그램, 데이터 등을 저장하기 위해 사용될 수도 있고, 통상은, 1 차 저장 매체보다 더 느린 2 차 저장 매체 (이를 테면, 하드 디스크) 이다. 고정식 디스크 (826) 내에 보유되는 정보는, 적절한 경우에는, 메모리 (824) 내의 가상 메모리처럼 표준 방식으로 포함될 수도 있다는 것을 알게 될 것이다. 착탈식 디스크 (814) 는, 이하 기술되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (822) 는 또한, 디스플레이 (804), 키보드 (810), 마우스 (812), 및 스피커 (830) 와 같은 다양한 입/출력 디바이스들에 결합된다. 일반적으로, 입/출력 디바이스는, 비디오 디스플레이들, 트랙 볼들, 마우스들, 키보드들, 마이크로폰들, 접촉 감지 디스플레이들, 변환기 카드 판독기들, 자기 또는 종이 테이프 판독기들, 타블렛들, 스타일러스들, 음성 또는 필적 인식기들, 생체인식 판독기들, 또는 다른 컴퓨터들 중 임의의 것일 수도 있다. CPU (822) 는 옵션으로, 네트워크 인터페이스 (840) 를 이용하여 또 다른 컴퓨터 또는 전기통신 네트워크에 결합될 수도 있다. 그런 네트워크 인터페이스로 인해, CPU 는, 상기 기술된 방법 단계들을 수행하는 도중에, 그 네트워크로부터 정보를 수신할 수도 있고, 또는 그 네트워크로 정보를 출력할 수도 있는 것으로 예상된다. 더욱이, 본 발명의 방 법 실시형태들은, CPU (822) 를 통해 단독으로 실행시킬 수도 있고, 또는, 프로세싱의 일부를 공유하는 원격 CPU 와 공동으로, 인터넷과 같은 네트워크를 통해 실행시킬 수도 있다.
또한, 본 발명의 실시형태들은, 다양한 컴퓨터 구현 동작들을 수행하기 위해 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 가진 컴퓨터 저장 제품들에 관한 것이다. 그 컴퓨터 판독가능 매체 및 컴퓨터 코드는, 본 발명의 목적을 위해 특별히 설계되고 구성된 것일 수도 있고, 또는, 컴퓨터 소프트웨어 기술자에게 널리 공지되어 이용가능한 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 제한하려는 것은 아니지만, 하드 디스크들, 플로피 디스크들, 및 자기 테이프와 같은 자기 매체; CD-ROM 들 및 홀로그래픽 디바이스들과 같은 광학 매체; 플롭티컬 디스크들과 같은 광자기 매체; 및 주문형 집적 회로들 (ASICs), 프로그램가능한 로직 디바이스들 (PLDs), 및 ROM 과 RAM 디바이스들과 같이, 프로그램 코드를 저장하여 실행하도록 특별히 구성된 하드웨어 디바이스들을 포함한다. 컴퓨터 코드의 예는, 컴파일러에 의해 생성되는 기계 코드, 및 인터프리터를 이용하여 컴퓨터에 의해 실행되는 더 높은 수준의 코드를 포함한 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한, 반송파에 수록된 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 일련의 명령들을 나타내는, 컴퓨터 코드일 수도 있다.
BCl3, 및 불활성 희석제, Cl2, 및 H2 부가물의 에천트 가스는, 가스 소스 (410) 로부터 플라즈마 체적의 영역으로 제공된다. 불활성 희석제는, 네온, 아 르곤, 또는 크세논과 같은 임의의 불활성 가스일 수도 있다. 더 바람직하게는, 불활성 희석제는 아르곤이다. 따라서, 가스 소스 (410) 는, BCl3 소스 (412), Cl2 소스 (414), H2 소스 (415), 및 아르곤 소스 (416) 를 포함할 수도 있다. 제어기 (435) 는, 다양한 가스들의 플로우 레이트 (flow rate) 를 제어할 수 있다.
이 예에서, 에천트 가스는, 본질적으로, BCl3, Cl2, Ar, CxHy 및 H2 로 구성된다. 바람직하게는, 총 가스 유량은 5sccm 내지 1,000sccm 이며, 여기서, Cl2 대 BCl3 의 체적당 비율은, 0 ~ 2 : 1 이고, H2 대 BCl3 의 체적당 비율은, 0.2 ~ 5 : 1 이며, CxHy 대 BCl3 의 체적당 비율은, 0 ~ 0.5 : 1 이며, Ar 또는 다른 불활성 가스의 유량은 0sccm 내지 500sccm 사이이다. 대략 200% 오버 에칭으로 에칭이 행해졌고, 이 후의 폴리실리콘 손실은 대략 100A 이다. 고 k 재료의 두께가 대략 250A 이기 때문에, 200% 오버 에칭은, 500A 의 고 k 유전체 에칭과 등가이다. 상기에 기초하여, 폴리실리콘에 대한 고 k 의 에칭 선택도는 대략 5 로 추정된다.
이 예에서, Al2O3 인 고 k 유전체는, 폴리실리콘 상에 존재한다. 가스 소스 (410) 는, BCl3, Ar, Cl2, 및 H2 부가물을 포함한 에천트 가스를 프로세스 챔버에 제공한다. 에칭 동안, 웨이퍼는 20℃ 내지 80℃ 사이의 온도로 유지된다. 선택적 에칭을 제공하기 위해, 다른 방법들이 가열을 필요로 하는, 고온을 요할 수도 있지만, 본 발명은, 웨이퍼를 가열하지 않고 수행될 수도 있으며, 이는 웨이 퍼에 대한 열 손상을 막는다. 또한, 더 낮은 온도는, 웨이퍼가 가열되는 것을 요하는 방법들보다 문제를 적게 일으킨다. 제어기 (435) 는, 챔버 압력을 제어하기 위해 배기 펌프 (448) 및 가스 소스 (410) 를 제어한다. 챔버 압력은, 에칭 동안, 2mTorr 내지 20mTorr 사이로 유지된다.
DC 바이어스가 하부 전극에 인가될 수도 있다. 바람직하게는, DC 바이어스의 절대값은 0V 내지 300V 사이이다. 가장 바람직하게는, DC 바이어스의 절대값은 50V 미만이다. 바람직하게는, 상부 RF 소스는, 코일 (404) 을 통하여 200W 내지 1400W 의 전력 (TCP) 을 대략 13.56MHz 의 주파수에서 에칭 챔버에 제공한다. 그 결과, 109 ions/㎤ 내지 1011 ions/㎤ 의 플라즈마 밀도가 제공된다.
불활성 가스 부가의 효과는, 에칭 동안 잔여물을 형성시키지 않도록 스퍼터링을 증가시키는 것이다. 불활성 가스 희석제의 또 다른 효과는 에칭 레이트 균일도를 향상시키는 것이다.
BCl3 대 Cl2 의 비율은, Cl2 가 BCl3 로부터의 증착물 (deposits) 을 깨끗이 하도록 (clean up) 하는데, 이는, 선택도를 상당히 희생시키지 않고도, 테이퍼링된 에칭에 푸터 (footer) 의 형성을 막는다.
이론에 의해 속박되길 원하지 않고, 더 낮은 챔버 압력 및 높은 TCP 의 이용은, BCl3 및 BCl2 + 의 해리를 크게 일으키는 것으로 생각된다. 또한, 더 추가로 해리된 종들은 원하는 에칭을 제공하는 것으로 생각된다.
H2 부가물은, Al2O3 에칭 레이트를 증가시키고 폴리실리콘 에칭 레이트를 감소시키는 등 양자를 행하는 것으로 생각된다. 이론에 의해 속박되지 않고, H2 부가물은, 고 k 유전체의 에칭 레이트를 증가시키기 위해, Al2O3 의 Al3 + 와 O2 - 으로 의 해리를 돕는 것으로 생각된다. 또한, H2 는, 폴리실리콘의 에칭 레이트를 감소시키기 위해 폴리실리콘 표면상에 패시베이션 (passivation) 을 형성한다.
신규한 H2 부가물을 사용한 실험들은, Al2O3 대 폴리실리콘의 선택도를 3 : 1 보다 더 크게, 더 바람직하게는 5 : 1 보다 더 크게 증가시키는 것으로 확인되었다. 일 실험은 선택도가 48.7 : 1 인 것을 확인하였다.
신규한 H2 부가물을 사용한 실험들은, 에칭 레이트가 50Å/분 내지 200Å/분 사이로 증가하는 것으로 확인되었다. 더 바람직하게는, 신규한 고유전율 층 에칭은, 100Å/분 내지 1000Å/분 사이의 에칭 레이트를 제공할 수 있다. 일 실험에서, 고 k 유전체의 696Å/분의 에칭 레이트가 달성되었다. 실험들은, H2 부가물이 Al2O3 에 있어서 7% 증가를 제공하였고 선택도에 있어서 50% 증가를 제공한 것으로 확인되었다. H2 부가물에 의한 선택도 증가는, VDC 가 낮다면 한층 더 기대된다.
본 발명은 또한, 예상외로 양호한 에칭 균일도를 제공한다. 본 발명은, 실리콘계 재료에 대한 고 k 절연체에 대해 선택적 에칭을 제공한다. 바람직하 게는, 실리콘계 재료는, 결정질 실리콘 및 폴리실리콘과 같은 실리콘, 및 실리콘 질화물 중 적어도 하나이다. 더 바람직하게는, 실리콘계 재료는, 폴리실리콘 상의 결정질 실리콘과 같은 실리콘이다. 실리콘 산화물에 대해서는 낮은 선택도가 확인되었다. 바람직하게는, 고 k 절연체는 이성분계 금속 산화물이다.
본 발명이 몇몇 바람직한 실시형태들에 의하여 기술되었지만, 변경, 치환, 변형, 및 다양한 대체적인 등가물이 존재하며, 이들은 본 발명의 범위 내에 있다. 또한, 본 발명의 방법들 및 장치들을 구현하는 많은 대안의 방법들이 존재한다는 것을 알아야 한다. 따라서, 다음의 첨부된 특허청구범위는 본 발명의 진실한 정신 및 범위 내에 있을 때 모든 이러한 변경, 치환, 변형, 및 다양한 대체적인 등가물을 포함하는 것으로서 해석되는 것으로 생각된다.

Claims (20)

  1. 실리콘계 재료에 대하여 고 k 층을 선택적으로 에칭하는 방법으로서,
    상기 고 k 층을 에칭 챔버 내에 배치하는 단계;
    상기 에칭 챔버 내에 H2 및 BCl3 을 포함하는 에천트 가스 (etchant gas) 를 제공하는 단계; 및
    상기 에천트 가스로부터 플라즈마를 발생시켜 상기 실리콘계 재료에 대하여 상기 고 k 층을 선택적으로 에칭하는 단계를 포함하는, 고 k 층의 선택적 에칭 방법.
  2. 제 1 항에 있어서,
    상기 고 k 의 유전층은, 산화물 층인, 고 k 층의 선택적 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에천트 가스는, 할로겐 함유 성분을 더 포함하는, 고 k 층의 선택적 에칭 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 에천트 가스는, 희가스를 더 포함하는, 고 k 층의 선택적 에칭 방법.
  5. 제 1 항에 있어서,
    상기 에천트 가스는, 불활성 가스를 더 포함하는, 고 k 층의 선택적 에칭 방법.
  6. 제 5 항에 있어서,
    상기 에천트 가스는, 0.2 ~ 5 : 1 의 H2 대 BCl3 의 체적 유량비를 갖는, 고 k 층의 선택적 에칭 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 에천트 가스는, 500sccm 미만의 불활성 가스 체적 유량을 갖는, 고 k 층의 선택적 에칭 방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 에천트 가스는, Cl2 를 더 포함하는, 고 k 층의 선택적 에칭 방법.
  9. 제 8 항에 있어서,
    상기 에천트 가스는, 0 ~ 0.5 : 1 의 Cl2 대 BCl3 의 체적 유량비를 갖는, 고 k 층의 선택적 에칭 방법.
  10. 제 1 항에 있어서,
    상기 에천트 가스는, Cl2 를 더 포함하는, 고 k 층의 선택적 에칭 방법.
  11. 제 10 항에 있어서,
    상기 에천트 가스는, 0.2 ~ 5 : 1 의 H2 대 BCl3 의 체적 유량비를 갖는, 고 k 층의 선택적 에칭 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 에천트 가스는, 0 ~ 0.5 : 1 의 Cl2 대 BCl3 의 체적 유량비를 갖는, 고 k 층의 선택적 에칭 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 실리콘계 재료는, 실리콘과 실리콘 질화물 중 적어도 하나이고,
    상기 고 k 층은, Hf 실리케이트, HfO2, Zr 실리케이트, ZrO2, Al2O3, La2O3, SrTiO3, SrZrO3, TiO2, 및 Y2O3 중 적어도 하나인, 고 k 층의 선택적 에칭 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 실리콘계 재료는 층을 형성하고,
    상기 고 k 층을 선택적으로 에칭한 후에 상기 실리콘계 재료 층을 에칭하는 단계를 더 포함하는, 고 k 층의 선택적 에칭 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 고 k 층의 선택적 에칭 방법에 의해 형성되는, 반도체 디바이스.
  16. 실리콘계 층상에 고 k 층을 가진 스택을 에칭하는 방법으로서,
    상기 스택을 에칭 챔버 내에 배치하는 단계;
    상기 실리콘계 층에 대하여 상기 고 k 층을 선택적으로 에칭하는 단계로서, 상기 에칭 챔버 내에 H2 및 BCl3 을 포함하는 고 k 층 에천트 가스를 제공하는 단계와, 상기 고 k 층 에천트 가스로부터 플라즈마를 발생시켜 상기 실리콘계 층에 대하여 상기 고 k 층을 선택적으로 에칭하는 단계를 포함하는, 상기 고 k 층의 선택적 에칭 단계;
    상기 고 k 층의 선택적 에칭을 정지시키는 단계; 및
    상기 고 k 층에 대하여 상기 실리콘계 층을 선택적으로 에칭하는 단계를 포함하는, 스택 에칭 방법.
  17. 제 16 항에 있어서,
    상기 고 k 층 에천트 가스는, Cl2 를 더 포함하며,
    상기 실리콘계 층은, 실리콘과 실리콘 질화물 중 적어도 하나를 포함하는 실리콘계 재료로 형성되는, 스택 에칭 방법.
  18. 제 17 항에 있어서,
    상기 고 k 층 에천트 가스는, 0.2 ~ 5 : 1 의 H2 대 BCl3 의 체적 유량비를 갖고,
    상기 실리콘계 재료는 실리콘인, 스택 에칭 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 고 k 층 에천트 가스는 0 ~ 0.5 : 1 의 Cl2 대 BCl3 의 체적 유량비를 갖는, 스택 에칭 방법.
  20. 실리콘계 층상에 고 k 유전층을 가진 플래시 메모리를 형성하는 장치로서,
    플라즈마 처리 챔버;
    가스 인렛과 유체 연결되어 있는 가스 소스; 및
    상기 가스 소스 및 적어도 하나의 전극에 제어가능하게 연결되는 제어기를 포함하며,
    상기 플라즈마 처리 챔버는,
    플라즈마 처리 챔버 인클로저를 형성하는 챔버 벽;
    상기 플라즈마 처리 챔버 인클로저 내에 기판을 지지하는 기판 지지체;
    상기 플라즈마 처리 챔버 인클로저 내의 압력을 조정하는 압력 조정기;
    플라즈마를 유지하기 위해 상기 플라즈마 처리 챔버 인클로저에 전력을 제공하는 상기 적어도 하나의 전극;
    상기 플라즈마 처리 챔버 인클로저 내로 가스를 제공하는 상기 가스 인렛; 및
    상기 플라즈마 처리 챔버 인클로저로부터 가스를 배출하는 가스 아웃렛을 포함하고,
    상기 가스 소스는,
    H2 가스 소스;
    BCl3 가스 소스; 및
    Cl2 가스 소스를 포함하고,
    상기 제어기는,
    적어도 하나의 프로세서; 및
    컴퓨터 판독가능 매체를 포함하며,
    상기 컴퓨터 판독가능 매체는,
    상기 실리콘계 층에 대하여 상기 고 k 층을 선택적으로 에칭하는 컴퓨터 판독가능 코드;
    상기 실리콘계 층에 대한 상기 고 k 층의 상기 선택적 에칭을 정지시키는 컴퓨터 판독가능 코드; 및
    상기 고 k 층에 대하여 상기 실리콘계 층을 선택적으로 에칭하는 컴퓨터 판독가능 코드를 포함하고,
    상기 실리콘계 층에 대하여 상기 고 k 층을 선택적으로 에칭하는 상기 컴퓨터 판독가능 코드는, H2 가스 소스로부터 H2 를 제공하는 컴퓨터 판독가능 코드; BCl3 가스 소스로부터 BCl3 을 제공하는 컴퓨터 판독가능 코드; Cl2 가스 소스로부터 Cl2 를 제공하는 컴퓨터 판독가능 코드; 및 상기 H2, BCl3, 및 Cl2 로부터 플라즈마를 발생시켜 상기 실리콘계 층에 대하여 상기 고 k 층을 선택적으로 에칭하는 컴퓨터 판독가능 코드를 포함하는, 플래시 메모리 형성 장치.
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