JPH0340437A - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JPH0340437A JPH0340437A JP17591789A JP17591789A JPH0340437A JP H0340437 A JPH0340437 A JP H0340437A JP 17591789 A JP17591789 A JP 17591789A JP 17591789 A JP17591789 A JP 17591789A JP H0340437 A JPH0340437 A JP H0340437A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造工程におけるライトリ−・
ドープト・ドレイン（Ｌ Ｄ Ｄ ） １ａ造のＭＩＳ
型トランジスタ、特にゲート絶縁膜が酸化シリコン膜で
あるＭＯ８型トランジスタの製造方法に関するものであ
る。
ドープト・ドレイン（Ｌ Ｄ Ｄ ） １ａ造のＭＩＳ
型トランジスタ、特にゲート絶縁膜が酸化シリコン膜で
あるＭＯ８型トランジスタの製造方法に関するものであ
る。
従来の技術
近年、半導体装置の高密度、高集積化で微細化が進んで
きており、ＬＤＤ構造のＭＯ８型トランジスタが多く用
いられるようになってきた。
きており、ＬＤＤ構造のＭＯ８型トランジスタが多く用
いられるようになってきた。
以下に従来のＬＤＤ構造のＭＯ３型トランジスタの製造
方法について第３図（ａ）〜（ｄ）に示した断面構造図
を用いて説明する。
方法について第３図（ａ）〜（ｄ）に示した断面構造図
を用いて説明する。
第３図（ａ）に示すように、Ｐ形のシリコン基板１１の
上にゲート絶縁膜となる酸化シリコン膜１２と、ゲート
電極となる多結晶シリコン膜１３を順次形成する。次に
、第３図（ｂ）に示すように、写真食刻法により多結晶
シリコン１漠１３と酸化シリコン膜１２を選択除去して
ゲート電極１３°とゲート酸化１１１１２’を形成する
。次に例えばリンを不純物としてイオン注入法によりゲ
ート電極１３゛をマスクとして第１の不純物層１４を形
成する。
上にゲート絶縁膜となる酸化シリコン膜１２と、ゲート
電極となる多結晶シリコン膜１３を順次形成する。次に
、第３図（ｂ）に示すように、写真食刻法により多結晶
シリコン１漠１３と酸化シリコン膜１２を選択除去して
ゲート電極１３°とゲート酸化１１１１２’を形成する
。次に例えばリンを不純物としてイオン注入法によりゲ
ート電極１３゛をマスクとして第１の不純物層１４を形
成する。
続いて第３図（Ｃ）に示すように、サイドウオール川と
して、例えば酸化シリコン膜１５を減圧ＣＶＤ法により
表面に形成する。次に、第３図（ｄ）に示すように、選
択的異方性ドライエツチングにより酸化シリコン膜１５
をエツチングし、ゲート電極１３゛とゲート酸化１１２
’の側壁にサイドウオール１５′を形成する。その後、
例えば砒素を不純物としたイオン注入法により、ゲート
電極１３°及びサイドウオール１５′をマスクとして第
１の不純物層１４より不純物濃度の高い第２不糺物層１
６を形成し、ＬＤＤ構造のＭＯ８型トランジスタを形成
する。
して、例えば酸化シリコン膜１５を減圧ＣＶＤ法により
表面に形成する。次に、第３図（ｄ）に示すように、選
択的異方性ドライエツチングにより酸化シリコン膜１５
をエツチングし、ゲート電極１３゛とゲート酸化１１２
’の側壁にサイドウオール１５′を形成する。その後、
例えば砒素を不純物としたイオン注入法により、ゲート
電極１３°及びサイドウオール１５′をマスクとして第
１の不純物層１４より不純物濃度の高い第２不糺物層１
６を形成し、ＬＤＤ構造のＭＯ８型トランジスタを形成
する。
なお、ゲート電極を挟んで第１と第２の不純物層により
形成されるＺｔｉＥｌ域は一方がソース領域、他方がド
レイン領域となる。
形成されるＺｔｉＥｌ域は一方がソース領域、他方がド
レイン領域となる。
発明が解決しようとする課題
従来のＬＤＤ構造のＭＯ３型トランジスタの製造方法に
よれば、サイドウオールを形成する為に、酸化シリコン
膜の形成及びこの膜のエツチングという工程が必要であ
りＬＤＤ構造を用いない場合と比較して工程の増加、ひ
いては製造歩留りが低下するという０層題があった。
よれば、サイドウオールを形成する為に、酸化シリコン
膜の形成及びこの膜のエツチングという工程が必要であ
りＬＤＤ構造を用いない場合と比較して工程の増加、ひ
いては製造歩留りが低下するという０層題があった。
本発明は、上記従来の課題を解決するもので、工程を増
やさないでＬＤＤ構造のＭＯ３型トランジスタを実現す
る製造方法を提供するものである。
やさないでＬＤＤ構造のＭＯ３型トランジスタを実現す
る製造方法を提供するものである。
課題を解決するための手段
本発明のＭＩＳ形トランジスタの製造方法は、ゲート絶
縁膜の上に形成された多結晶シリコン股または多結晶シ
リコン膜と導電１１膜の２ＦｆＩをフォトレジスト膜を
マスクとして選択的ドライエツチング法で過剰エツチン
グし、前記多結晶シリコン膜または多結晶シリコン膜と
導電性１漠の２層の（１１１１壁にポリマーを形成し、
フォトレジスト咬と前記ポリマーまたは多結晶シリコン
１漠とポリマーをマスクとして半導体基板とは逆導電形
の第１の不純物を導入したのち、前記ポリマーを除去し
、前記フォトレジスト膜または前記多結晶シリコン膜を
マスクとして前記第１不純物よりも低濃度な第２不純物
を導入するものである。
縁膜の上に形成された多結晶シリコン股または多結晶シ
リコン膜と導電１１膜の２ＦｆＩをフォトレジスト膜を
マスクとして選択的ドライエツチング法で過剰エツチン
グし、前記多結晶シリコン膜または多結晶シリコン膜と
導電性１漠の２層の（１１１１壁にポリマーを形成し、
フォトレジスト咬と前記ポリマーまたは多結晶シリコン
１漠とポリマーをマスクとして半導体基板とは逆導電形
の第１の不純物を導入したのち、前記ポリマーを除去し
、前記フォトレジスト膜または前記多結晶シリコン膜を
マスクとして前記第１不純物よりも低濃度な第２不純物
を導入するものである。
作用
本発明のＭＩＳ型トランジスタの製造方法によれば、ゲ
ート電極パターン形成のための選択的ドライエツチング
工程で過剰エツチングすることにより、フォトレジスト
やエツチングガスから炭素が供給され、ゲート電極１１
１１！壁にポリマーが形成され、サイドウオールが自動
的に形成される。
ート電極パターン形成のための選択的ドライエツチング
工程で過剰エツチングすることにより、フォトレジスト
やエツチングガスから炭素が供給され、ゲート電極１１
１１！壁にポリマーが形成され、サイドウオールが自動
的に形成される。
実施例
本発明のＭＩＳ型トランジスタの一実施例について第１
図に示した断面構造図に従って説明する。
図に示した断面構造図に従って説明する。
まず、第１図（ａ）に示すように、Ｐ形シリ、コン基板
等の半導体基板１上にシリコン酸化膜等のゲート絶縁１
３２を−２０ｎ ｍの厚さに形成し、この上に多結晶シ
リコン膜３を減圧ＣＶＤ法にて４００ｎｍの厚さに形成
する。こののちフォトレジスト４を表面に形成してフォ
トリソグラフィー技術を用いてゲート電極用マスクパタ
ーンを形成する。次に、第１図（ｂ）に示すように、フ
ォトレジスト膜４をマスクにして、ｓｒ；’ａ、Ｃ２Ｃ
（！ ２Ｆ４ガス等を用いたＥＣＲによるドライエツチ
ング技（・トｉで選択的に多結晶シリコン収３を過剰エ
ツチングし、ゲート電極３゛を形成する。この時、多結
晶シリコン１摸３を過剰エツチング、例えば多結晶シリ
コン１摸の膜厚の２倍分をエツチングする時間でエツチ
ングすることにより、ゲート電極３″の側壁にポリマー
５が形成される。続いて、第１図（Ｃ）に示すように、
フォトレジスト膜４及びポリマー５をマスクとして、ド
ーズ量が５ Ｘ １０”ｃｍ−”の６１七素を用いてイ
オン注入法により、第１の不純物層６を形成する。次に
、第１図（ｄ）に示すように、酸素プラズマエツチング
法等でフォトレジスト膜４及びボッマー５を除去する。
等の半導体基板１上にシリコン酸化膜等のゲート絶縁１
３２を−２０ｎ ｍの厚さに形成し、この上に多結晶シ
リコン膜３を減圧ＣＶＤ法にて４００ｎｍの厚さに形成
する。こののちフォトレジスト４を表面に形成してフォ
トリソグラフィー技術を用いてゲート電極用マスクパタ
ーンを形成する。次に、第１図（ｂ）に示すように、フ
ォトレジスト膜４をマスクにして、ｓｒ；’ａ、Ｃ２Ｃ
（！ ２Ｆ４ガス等を用いたＥＣＲによるドライエツチ
ング技（・トｉで選択的に多結晶シリコン収３を過剰エ
ツチングし、ゲート電極３゛を形成する。この時、多結
晶シリコン１摸３を過剰エツチング、例えば多結晶シリ
コン１摸の膜厚の２倍分をエツチングする時間でエツチ
ングすることにより、ゲート電極３″の側壁にポリマー
５が形成される。続いて、第１図（Ｃ）に示すように、
フォトレジスト膜４及びポリマー５をマスクとして、ド
ーズ量が５ Ｘ １０”ｃｍ−”の６１七素を用いてイ
オン注入法により、第１の不純物層６を形成する。次に
、第１図（ｄ）に示すように、酸素プラズマエツチング
法等でフォトレジスト膜４及びボッマー５を除去する。
さらに、第１図（Ｃ）に示すように、ゲート電極３′を
マスクとして、ドーズ量が２ Ｘ １０ ｌ３ｃｍ’−
２のリンを用いたイオン注入法により第２の不純物層７
を形成し、ＬＤＤ構逍のＭＯ８型トランジスタを形成す
る。
マスクとして、ドーズ量が２ Ｘ １０ ｌ３ｃｍ’−
２のリンを用いたイオン注入法により第２の不純物層７
を形成し、ＬＤＤ構逍のＭＯ８型トランジスタを形成す
る。
なお、第１図（ｂ）の段階での多結晶シリコン膜３のエ
ツチング工程は本実施例に示すエツチング技術、ガスの
種類および時間に限るものではなく、これらを適当な条
件に設定することにより実現できる。
ツチング工程は本実施例に示すエツチング技術、ガスの
種類および時間に限るものではなく、これらを適当な条
件に設定することにより実現できる。
次に、本発明の他の実施例を第２図に示した断面構造図
に従って説明する。
に従って説明する。
まず、第２図（ａ）に示すように、Ｐ形シリコン基板等
の半導体基板１上にシリコン酸化膜等のゲート絶縁１２
を２０ｎｍの厚さに形成し、この上に導電１”１ｌｌ１
８としてタングステン膜を減圧ＣＶＤ法により２００ｎ
ｍの厚さに形成する。次に、第２図（ｂ）に示すように
、導電性膜８の上に多結晶シリコン膜３を減圧ＣＶＤ法
により２００ｎｍ形成したのち、フォトレジスト膜４を
マスクとしてフォトリソグラフィー技術を用いてゲート
電極用のマスクパターンを形成する。続いて、第２図（
Ｃ）に示すように、フォトレジスト膜４をマスクとして
、例えばＳＦＧ、Ｃ２Ｃｅ ２Ｆ４ガス等を用いたＥＣ
Ｒによるドライエツチング技術で選択的に多結晶シリコ
ン膜３及び導電性膜８をエツチングし、ゲート電極３゛
と８゛を形成する。この時、多結晶シリコン膜３及び導
電性膜８を過剰エツチング、例えば膜厚の２倍分のエツ
チング時間でエツチングすることによりゲート電極の側
壁にポリマー５を形成する。次に、第２図（ｄ）に示す
ように、フォトレジスト膜４及びポリマー５をマスクと
して、ドーズ量が５ Ｘ １０ ”ｃｎ−”の砒素を用
いてイオン注入法により第１の不純物層６を形成する。
の半導体基板１上にシリコン酸化膜等のゲート絶縁１２
を２０ｎｍの厚さに形成し、この上に導電１”１ｌｌ１
８としてタングステン膜を減圧ＣＶＤ法により２００ｎ
ｍの厚さに形成する。次に、第２図（ｂ）に示すように
、導電性膜８の上に多結晶シリコン膜３を減圧ＣＶＤ法
により２００ｎｍ形成したのち、フォトレジスト膜４を
マスクとしてフォトリソグラフィー技術を用いてゲート
電極用のマスクパターンを形成する。続いて、第２図（
Ｃ）に示すように、フォトレジスト膜４をマスクとして
、例えばＳＦＧ、Ｃ２Ｃｅ ２Ｆ４ガス等を用いたＥＣ
Ｒによるドライエツチング技術で選択的に多結晶シリコ
ン膜３及び導電性膜８をエツチングし、ゲート電極３゛
と８゛を形成する。この時、多結晶シリコン膜３及び導
電性膜８を過剰エツチング、例えば膜厚の２倍分のエツ
チング時間でエツチングすることによりゲート電極の側
壁にポリマー５を形成する。次に、第２図（ｄ）に示す
ように、フォトレジスト膜４及びポリマー５をマスクと
して、ドーズ量が５ Ｘ １０ ”ｃｎ−”の砒素を用
いてイオン注入法により第１の不純物層６を形成する。
次に、第２図（ｅ）に示すように、酸素プラズマエッ′
ｆ“フグ法等でフォトレジスト［ｌＪ４及びポリマー５
を選択的に除去する。続いて、第２図（ｆ）に示すよう
に、ゲート電極３゛と８゛をマスクとしてドーズ量が２
Ｘ １０１３ｃｍのリンを用いてイオン注入法により
第２の不純物層７を形成し、ＬＤＤ構造ＭＯ３型トラン
ジスタを形成する。
ｆ“フグ法等でフォトレジスト［ｌＪ４及びポリマー５
を選択的に除去する。続いて、第２図（ｆ）に示すよう
に、ゲート電極３゛と８゛をマスクとしてドーズ量が２
Ｘ １０１３ｃｍのリンを用いてイオン注入法により
第２の不純物層７を形成し、ＬＤＤ構造ＭＯ３型トラン
ジスタを形成する。
なお、実施例に示したように、第２図（ａ）の段階での
導電性ｌｌ１８の種類及び第２図（Ｃ）のエツチング工
程でのエツチング技術、ガスの種朋１時間に限るもので
はなく、これらを適当な条件に設定することにより実現
できる。
導電性ｌｌ１８の種類及び第２図（Ｃ）のエツチング工
程でのエツチング技術、ガスの種朋１時間に限るもので
はなく、これらを適当な条件に設定することにより実現
できる。
発明の効果
本発明のＭＩＳ型トランジスタの製造方法によれば、サ
イドウオールの形成を絶縁膜の形成およびその異方性ド
ライエツチングの工程がなくても、ゲート電極のパター
ン形成時に自動的に容易にでき、ＬＤＤ構造のＭＯ３型
トランジスタの製造歩留りを向上させ、コストを低減さ
せることができる。
イドウオールの形成を絶縁膜の形成およびその異方性ド
ライエツチングの工程がなくても、ゲート電極のパター
ン形成時に自動的に容易にでき、ＬＤＤ構造のＭＯ３型
トランジスタの製造歩留りを向上させ、コストを低減さ
せることができる。
第１図は本発明のＭｔＳ型トランジスタの製造方法の一
実施例を示す工程断面図、第２図は本発明における他の
実施例を示す工程断面図、第３図は従来のＭＩＳ型トラ
ンジスタの製造工程断面図である。 １・・・・・・半導体基板、２・・・・・・ゲート絶縁
膜、３・・・・・・多結晶シリコン１摸、３゛・・・・
・・ゲート電極、４・・・・・フォトレジスト、５・・
・・・・ポリマー、６・・・・・・第１のネジＵ物層、
７・：・・・・第２の不純物層、８・・・・・・導電性
膜、８゛・・・・・・ゲート電極、
実施例を示す工程断面図、第２図は本発明における他の
実施例を示す工程断面図、第３図は従来のＭＩＳ型トラ
ンジスタの製造工程断面図である。 １・・・・・・半導体基板、２・・・・・・ゲート絶縁
膜、３・・・・・・多結晶シリコン１摸、３゛・・・・
・・ゲート電極、４・・・・・フォトレジスト、５・・
・・・・ポリマー、６・・・・・・第１のネジＵ物層、
７・：・・・・第２の不純物層、８・・・・・・導電性
膜、８゛・・・・・・ゲート電極、
Claims (2)
- （１）一導電形の半導体基板の一主面上にゲート絶縁膜
を形成する工程、前記ゲート絶縁膜上にゲート電極とな
る多結晶シリコン膜を形成する工程、前記多結晶シリコ
ン膜上にフォトレジスト膜を選択的に形成する工程、前
記フォトレジスト膜をマスクとして前記多結晶シリコン
膜を選択的ドライエッチング法にて過剰エッチングし、
前記多結晶シリコン膜の側壁にポリマーを形成する工程
、前記フォトレジスト膜と前記ポリマー又は多結晶シリ
コン膜と前記ポリマーをマスクとして前記半導体基板と
は逆導電形の第１不純物を導入する工程、前記ポリマー
を除去する工程および前記フォトレジスト膜又は前記多
結晶シリコン膜をマスクとして前記第１不純物よりも低
濃度な第２不純物を導入する工程とを備えたことを特徴
とするＭＩＳ型トランジスタの製造方法。 - （２）一導電形の半導体基板の一主面上にゲート絶縁膜
を形成する工程、前記ゲート絶縁膜上に導電性膜と多結
晶シリコン膜を順次積層する工程、前記多結晶シリコン
膜上にフォトレジスト膜を選択的に形成する工程、前記
フォトレジスト膜をマスクとして前記多結晶シリコン膜
及び前記導電性膜を選択的ドライエッチング法にて過剰
エッチングし、前記多結晶シリコン並びに前記導電性膜
の側壁にポリマーを形成する工程、前記フォトレジスト
膜と前記ポリマー又は多結晶シリコン膜と前記ポリマー
をマスクとして前記半導体基板とは逆導電形の第１不純
物を導入する工程、前記ポリマーを除去する工程および
前記フォトレジスト膜又は多結晶シリコン膜をマスクと
して前記第１不純物よりも低濃度な第２不純物を導入す
る工程とを備えたことを特徴とするＭＩＳ型トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17591789A JPH0340437A (ja) | 1989-07-07 | 1989-07-07 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17591789A JPH0340437A (ja) | 1989-07-07 | 1989-07-07 | Ｍｉｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340437A true JPH0340437A (ja) | 1991-02-21 |
Family
ID=16004510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17591789A Pending JPH0340437A (ja) | 1989-07-07 | 1989-07-07 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008060840A1 (en) * | 2006-11-10 | 2008-05-22 | Lam Research Corporation | Removable spacer |
-
1989
- 1989-07-07 JP JP17591789A patent/JPH0340437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008060840A1 (en) * | 2006-11-10 | 2008-05-22 | Lam Research Corporation | Removable spacer |
| US7476610B2 (en) | 2006-11-10 | 2009-01-13 | Lam Research Corporation | Removable spacer |
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