TWI416666B - 可移除的間隔物 - Google Patents

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Description

可移除的間隔物
本發明關於半導體裝置的形成。
在形成CMOS裝置時，在通道上形成閘極堆疊。可以在閘極堆疊的側邊上形成間隔物，以致於可以使用間隔物作為佈植掩罩及尺寸間隔層。
為了取得上述及根據本發明的目的，提供形成半導體裝置的方法。在基底的表面上形成閘極堆疊。提供複數個工作循環以用於在閘極堆疊的側邊上形成聚合物間隔物，其中，每一工作循環包含提供沈積階段及清潔階段，沈積階段會在聚合物間隔物的側邊上及基底的表面上沈積材料，清潔階段會移除基底表面上的聚合物以及使沈積的材料的輪廓成形。使用聚合物間隔物作為摻雜劑掩罩，將摻雜劑植入基底中。移除聚合物間隔物。
在本發明的另一態樣中，以下述方法形成半導體。在基底的表面上形成閘極堆疊。提供複數個工作循環，用於在閘極堆疊的側邊上形成聚合物間隔物，其中，每一工作循環包含提供沈積階段及清潔階段，沈積階段會在聚合物間隔物的側邊上及基底的表面上沈積材料，清潔階段會移除基底表面上的聚合物以及使沈積的材料的輪廓成形。使用聚合物間隔物作為摻雜劑掩罩，將摻雜劑植入基底中。移除聚合物間隔物。
在下述實施方式中及配合附圖，更詳細地說明本發明的這些及其它特點。
現在，將參考如附圖中所示的數個較佳實施例，詳細說明本發明。在下述說明中，揭示眾多具體細節，以完整瞭解本發明。但是，習於此技藝者，清楚可知不用這些具體細節的一些或全部，仍可實施本發明。在其它實施例中，未詳述著名的習知製程及/或結構，以免不必要地模糊本發明。
為便於瞭解，圖1顯示用於本發明的實施例中所使用的製程的高階流程圖。在基底上形成閘極堆疊(步驟104)。圖2A為中間結構200的剖面視圖，其設有基底204，閘極堆疊208形成於基底204上。基底204具有隔離區206。此外，使用離子摻雜劑以形成輕度摻雜的源極與汲極區205。
在閘極堆疊208的側邊上形成聚合物間隔物(步驟108)。使用複數個工作循環，形成聚合物間隔物，其中，每一循循包括沈積階段(步驟112)及輪廓成形階段(步驟116)。圖2B是第一沈積階段提供沈積層212之後的中間結構200的剖面視圖。在本實施例中，沈積階段將材料沈積於基底的表面上。此外，沈積階段形成不是垂直的側壁。在本實施例中，閘極堆疊的側邊上的側壁形成為麵包條狀，在閘極堆疊的非常頂部形成更厚的沈積。此外，側壁具有曲線底部。
圖2C是第一輪廓成形階段(步驟116)使側壁成形之後的堆疊的剖面視圖。使用輪廓成形階段以移除沈積於基底上的材料層以及形成側壁的輪廓。較佳地，將側壁形成為垂直側壁。垂直側壁界定為如圖2C所示從底部至頂部與基底表面形成88°至90°的角度。輪廓成形階段可以從閘極堆疊的頂部上移除沈積的材料層，或是，部份地蝕刻掉一些材料，或留下沈積於閘極堆疊208的頂部上的材料。
圖2D是第二沈積階段(步驟112)之後的堆疊的剖面視圖。第二沈積階段將層加於側壁上及閘極堆疊的頂部上，以及，在基底上形成新的層。第二沈積也造成麵包條特徵216。
圖2E是第二輪廓成形階段(步驟116)之後的堆疊的剖面視圖。第二輪廓成形階段移除基底上的材料層以及形成側壁的輪廓，再度較佳地形成垂直側壁。由於執行二次沈積，所以，垂直側壁可為第一輪廓成形階段之後的垂直側壁的二倍厚。
在一些工作循環之後，側壁達到所需厚度。接著，使用垂直側壁212作為掩罩，將摻雜劑佈植至基底204中，如圖2F所示，形成重度摻雜的源極與汲極區220。
決定是否需要另一佈植(步驟124)。假使需要增加的佈植，則藉由執行複數個工作循環以執行增加的聚合物間隔物(步驟108)，其中，每一循環包括沈積階段(步驟112)及輪廓成形階段(步驟116)。圖2G是由複數個工作循環形成增加的側壁224之後的中間結構200的剖面視圖，其中，每一工作循環包括沈積階段(步驟112)及輪廓成形階段(步驟116)。形成另一離子佈植，產生更重度摻雜的源極和汲極區228(步驟124)。
如圖2H所示，移除間隔物(步驟128)。由於間隔物具有聚合物材料、所以，可以使用例如灰化等聚合物剝離以移除間隔物。以聚合物剝離，移除界定L的聚合物頂層，原封不動地留下介電下層。
如圖2I所示，在基底及閘極堆疊上形成至少一應力層232(步驟132)。也可以增加接點236。應力層232可以為用於NMOS裝置的張力應力層以增加NMOS驅動電流或是用於PMOS裝置的壓縮應力層以增加PMOS驅動電流。
從聚合物形間隔物會允許容易移除間隔物，允許沈積更有效的應力層。此外，多工作循環製程提供更多的垂直側壁，改進佈植。多工作循環製程也最小化或消除基底上的沈積，以致於不需要分別的突破。當為了更高密度結構而使多個閘極配置成緊密在一起時，以多工作循環製程也提供更佳的沈積。
實施例
在本發明的實施例中，在基底上形成閘極堆疊(步驟104)。在本實施例中，閘極堆疊208包括氧化物層上的多晶矽、金屬、或矽化物。基底204可為半導體層，例如矽晶圓或多晶矽層。隔離層206可為使用傳統的淺溝槽隔離製程形成的氧化矽區。使用離子佈植，形成輕度摻雜源極與汲極區205。在本實施例中，執行摻雜以致於閘極堆疊208之一被用以形成NMOS電晶體，而其它閘極堆疊208被用以形成PMOS電晶體。
聚合物間隔物形成於閘極堆疊208的側壁上(步驟108)。在本實施例中，為了形成聚合物間隔物作為閘極堆疊208的側壁，將基底204置於電漿處理室中。
圖3是可以用於蝕刻及剝離的電漿處理室300的視圖。電漿處理室300包括密閉環302、上電極304、下電極308、氣體源310及排氣泵320。氣體源310包括沈積氣體源及輪廓成形氣體源。在電漿處理室300之內，基底204設置於下電極308上。下電極308倂有適合的基底夾持機構(例如靜電、機械夾具、等等)以用於固持基底204。反應器頂部328倂有上電極304，上電極304與下電極308緊密地相對立。上電極304、下電極308、及緊密環302界定局限的電漿容量340。氣體由氣體源310供應給局限的電漿容量340，以及，由排氣泵320從局限的電漿容量經由緊密環302及排氣埠而排出。第一RF源344電連接至上電極304。第二RF源348電連接至下電極308。室壁352圍繞緊密環302、上電極304、及下電極308、第一RF源344及第二RF源348包括27 MHz電源、60 MHz電源、及2 MHz電源。連接RF功率至電極可以有不同的組合。在本發明的較佳實施例，27 MHz、60 MHz、及2 MHz電源構成連接至下電極的第二RF電源348，而上電極接地。控制器355可控制地連接至RF源344、348、排氣泵320、及氣體源310。此裝置能夠對每一階段調變室的壓力、氣流、氣體組合、RF功率、及持續時間。
圖4A及4B顯示電腦系統400，其可用於實施本發明的實施例中所使用的控制器335。圖4A顯示電腦系統的一可能實體形式。當然，電腦系統可以具有很多種實體形式，從積體電路、印刷電路板、及小型手持裝置至大型超級電腦。電腦系統400包含監視器402、顯示器404、殼406、碟片機408、鍵盤410、及滑鼠412。碟片414是電腦可讀取的媒體，用以對電腦系統400傳輸資料。
圖4B是用於電腦系統400的方塊圖的實施例。廣泛不同的子系統可以附接至系統匯流排420。處理器422(也稱為中央處理單元、或CPU)耦合至包含記憶體424等儲存裝置。記憶體424包含隨機存取記憶體(RAM)及唯讀記憶體(ROM)。如同此領域所熟知般，ROM單向地傳送資料及指令給CPU，RAM典型地以雙向方式傳輸資料及指令。這二型的記憶體包含任何下述適用的電腦可讀取媒體。固定碟片426也雙向地耦合至CPU 422；其提供增加的資料儲存容量，也包含任一下述電腦可讀取媒體。固定碟片426可以用以儲存程式、資料、等等且典型上為比主儲存緩慢的二次儲存媒體(例如硬碟)。將瞭解保持在固定碟片426內的資訊在適當的情形下可以以標準形式倂入記憶體424中作為虛擬記憶體。可移除碟片414可以採用下述電腦可讀取的媒體的形式。
CPU 422也耦合至多種輸入/輸出裝置，例如顯示器404、鍵盤410、滑鼠412、及揚音器430。一般而言，輸入/輸出裝置可為下述任一者：視頻顯示器、軌跡球、滑鼠、鍵盤、麥克風、觸摸感應式顯示器、轉換器卡讀取器、磁帶或紙帶讀取器、輸入板、針筆、語音或手寫辨識器、生化讀取器、或其它電腦。使用網路介面440，CPU 422可選加地耦合至另一電腦或電信網路。藉由此網路介面，可思及CPU可以在執行上述方法步驟期間從網路接收資訊，或者輸出資訊給網路。此外，本發明的方法實施例可以在CPU 422上單獨地執行，或者可以在例如網際網路等網路上配合共享處理的一部份的遠端CPU而執行。
此外，本發明的實施例又關於具有電腦可讀取的媒體之電腦儲存產品，電腦可讀取的媒體於其上具有用於執行不同的電腦實施操作之電腦碼。媒體及電腦碼可以是特別設計用於及構造成用於本發明，或者，它們可以為習於電腦軟體領域者所熟知及可取得的。電腦可讀取媒體的實施例包含但不限於：例如硬碟、軟碟、及磁帶等磁性媒體；例如CD－ROM及全息裝置等光學媒體；例如軟磁光碟等磁光媒體；及例如特定應用積體電路(ASIC)、可程式邏輯裝置(PLD)、及ROM與RAM裝置等特別地配置以儲存及執行程式碼的硬體裝置。電腦碼的實施例包含例如編譯器所產生的機械碼、及含有由使用解譯器的電腦執行之更高階的碼之檔案。電腦可讀取的媒體也可以為嵌入於載波中的電腦資料訊號所傳送及代表可由處理器執行的指令序列之電腦碼。
在處理室300中形成聚合物間隔物。用於沈積階段(步驟112)之配方實施例提供140 mTorr的壓力。第二RF電源提供27MHz，800瓦特。提供360 sccm CH3 F及180 sccm N2 的沈積氣體。電力將沈積氣體轉換成電漿。接著，在一段時間後停止沈積氣體。用於輪廓成形階段(步驟116)的配方實施例提供120 mTorr的室壓。第二RF電源提供27MHz，1600瓦特。提供472 sccm CF4 的輪廓成形氣體。電力將輪廓成形氣體轉換成電漿。接著，在一段時間後停止輪廓成形氣體。
較佳地，聚合物間隔物的形成包括至少3個工作循環。更佳地，聚合物間隔物的形成包括1－20個工作循環。
使用側壁間隔物作為掩罩，佈植摻雜劑(步驟120)。可以使用傳統的離子佈植，以聚合物間隔物作為掩罩。可以執行一或更多次聚合物間隔物的形成及離子佈植(步驟124)。
移除聚合物間隔物(步驟128)。在本實施例中，用於移除間隔物的配方提供280 mTorr的室壓。第二電源提供27MHz，800瓦特及2MHz，200瓦特。提供1500 sccm O2 的剝離氣體。O2 氣體由來自電源的電力轉換成電漿。電漿被用以移除聚合物間隔物。接著，停止處理。
在基底204及閘極堆疊208上形成應力層132。對於NMOS電晶體，提供張力氣化物膜，其藉由改進電荷載子遷移率及通道區中的速度，可以改進性能。對於PMOS電晶體，提供壓縮氣化物膜，其藉由改進電荷載子遷移率及通道區中的速度，可以改進性能。這些應力層可以作為CMOS裝置上增加的層之蝕刻阻擋。
雖然以數個較佳實施例說明本發明，但是，在本發明的範圍內可以有改變、置換、及不同的替代均等性。也應注意有很多實施本發明的方法及裝置之變化方式。因此，後附的申請專利範圍係解釋成包含落在本發明的真正精神及範圍內的這些改變、置換、及不同的替代均等性。
200．．．中間結構
204．．．基底
205．．．輕度摻雜的源極與汲極區
206．．．隔離區
208．．．閘極堆疊
212．．．沈積層
216．．．麵包條特徵
220．．．重度摻雜的源極與汲極區
224．．．側壁
228．．．重度摻雜的源極與汲極區
232．．．應力層
236．．．接點
300．．．電漿處理室
302．．．緊密環
304．．．上電極
308．．．下電極
310．．．氣體源
320．．．排氣泵
328．．．反應器頂部
335．．．控制器
340．．．局限的電漿容量
344．．．第一RF電源
348．．．第二RF電源
352．．．室壁
400．．．電腦系統
402．．．監視器
404．．．顯示器
406．．．殼
408．．．碟片機
410．．．鍵盤
412．．．滑鼠
414．．．碟片
420．．．系統匯流排
422．．．處理器
424．．．記憶體
426．．．固定碟片
430．．．揚音器
440．．．網路介面
將以在附圖的圖式中的實施例但非限定，說明本發明，其中，類似的代號意指類似的元件，其中：圖1是用於本發明的實施例之裝置形成的高階流程圖。
圖2A－I是根據圖1中所示的實施例之裝置形成的視圖。
圖3是可以用於蝕刻及剝離的電漿處理室的視圖。
圖4A－B顯示電腦系統，其用於實施本發明的實施例中的控制器。

Claims (17)

  1. 一種形成半導體裝置的方法，包括：在基底的表面上形成閘極堆疊；提供用於在該閘極堆疊的側邊上形成聚合物間隔物的複數個工作循環，其中，各別工作循環包括：提供沈積階段，在該聚合物間隔物的側邊上及該基底的表面上沈積材料，以及提供清潔階段，移除該基底的該表面上的聚合物及使該沈積的材料的輪廓成形；使用該聚合物間隔物作為摻雜劑掩罩，將摻雜劑植入該基底；及移除該聚合物間隔物。
  2. 如申請專利範圍第1項之方法，又包括：移除該聚合物間隔物之後配置至少一應力層於該半導體裝置上。
  3. 如申請專利範圍第2項之方法，又包括：在將摻雜劑植入該基底之後形成增加的間隔物，以及，在形成該增加的間隔物之後，將增加的摻雜劑植入該基底。
  4. 如申請專利範圍第3項之方法，其中，該提供用於形成聚合物間隔物的該複數個工作循環提供至少3個工作循環。
  5. 如申請專利範圍第4項之方法，又包括：提供增加的複數個工作循環，用於在該摻雜劑植入該基底之後，在該閘極堆疊的側邊上形成聚合物間隔物，其中，各別工作循環包括： 提供沈積階段，在該聚合物間隔物的側邊上及該基底的表面上沈積材料，以及提供清潔階段，移除該基底的該表面上的聚合物及使該沈積的材料的輪廓成形；及在提供用於形成聚合物間隔物之該增加的複數個工作循環之後，將增加的摻雜劑植入該基底。
  6. 如申請專利範圍第5項之方法，其中，該提供用於形成聚合物間隔物的該複數個工作循環形成聚合物間隔物，該聚合物間隔物形成圍繞該閘極堆疊的垂直側壁。
  7. 如申請專利範圍第6項之方法，其中，該移除聚合物間隔物包括提供氧灰化。
  8. 如申請專利範圍第6項之方法，其中，該移除聚合物間隔物包括提供灰化。
  9. 如申請專利範圍第1項之方法，又包括：在將摻雜劑植入該基底之後形成增加的間隔物，以及在形成該增加的間隔物後將增加的摻雜劑植入該基底。
  10. 如申請專利範圍第1項之方法，其中，該提供用於形成聚合物間隔物的該複數個工作循環提供至少3個工作循環。
  11. 如申請專利範圍第1項之方法，又包括：提供增加的複數個工作循環，用於在該摻雜劑植入該基底之後，在該閘極堆疊的側邊上形成聚合物間隔物，其中，各別工作循環包括：提供沈積階段，在該聚合物間隔物的側邊上及該 基底的表面上沈積材料，以及提供清潔階段，移除該基底的該表面上的聚合物及使該沈積的材料的輪廓成形；及在提供用於形成聚合物間隔物之該增加的複數個工作循環之後，將增加的摻雜劑植入該基底。
  12. 如申請專利範圍第1項之方法，其中，該提供用於形成聚合物間隔物的該複數個工作循環形成聚合物間隔物，該聚合物間隔物形成圍繞該閘極堆疊的垂直側壁。
  13. 如申請專利範圍第12項之方法，其中，該移除聚合物間隔物包括提供氧灰化。
  14. 如申請專利範圍第1項之方法，其中，該移除聚合物間隔物包括提供氧灰化。
  15. 一種半導體裝置，由包括下述步驟之方法形成：在基底的表面上形成閘極堆疊；提供用於在該閘極堆疊的側邊上形成聚合物間隔物的複數個工作循環，其中，各別工作循環包括：提供沈積階段，在該聚合物間隔物的側邊上及該基底的表面上沈積材料，以及提供清潔階段，移除該基底的該表面上的聚合物及使該沈積的材料的輪廓成形；使用該聚合物間隔物作為摻雜劑掩罩，將摻雜劑植入該基底；移除該聚合物間隔物；及配置至少一應力層於該半導體裝置上。
  16. 如申請專利範圍第15項之半導體裝置，又包括：在將摻雜劑植入該基底之後形成增加的間隔物，以及，在形成該增加的間隔物之後，將增加的摻雜劑植入該基底。
  17. 如申請專利範圍第15項之半導體裝置，又包括：提供增加的複數個工作循環，用於在該摻雜劑植入該基底之後，在該閘極堆疊的側邊上形成聚合物間隔物，其中，各別工作循環包括：提供沈積階段，在該聚合物間隔物的側邊上及該基底的表面上沈積材料，以及提供清潔階段，移除該基底的該表面上的聚合物及使該沈積的材料的輪廓成形；及在提供用於形成聚合物間隔物之該增加的複數個工作循環之後，將增加的摻雜劑植入該基底。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7776688B2 (en) * 2007-08-08 2010-08-17 Spansion Llc Use of a polymer spacer and Si trench in a bitline junction of a flash memory cell to improve TPD characteristics
US10629451B1 (en) * 2019-02-01 2020-04-21 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574804A (ja) * 1991-09-13 1993-03-26 Matsushita Electric Ind Co Ltd 不純物導入方法
JPH10189915A (ja) * 1996-12-17 1998-07-21 Texas Instr Inc <Ti> ダイナミック・ランダム・アクセス・メモリ用の金属シリサイド・ゲートを形成するプロセス
JPH11312740A (ja) * 1998-03-25 1999-11-09 Texas Instr Inc <Ti> 集積回路処理方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07100068B2 (ja) 1988-01-14 1995-11-01 ユニ・チャーム株式会社 着用物品に弾性部材を取り付ける装置
JPH0340437A (ja) 1989-07-07 1991-02-21 Matsushita Electron Corp Ｍｉｓ型トランジスタの製造方法
JPH07249766A (ja) * 1994-03-10 1995-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JPH0927620A (ja) 1995-07-13 1997-01-28 Hitachi Ltd 半導体素子の形成方法およびその方法により形成されたｍｉｓｆｅｔ
KR100321758B1 (ko) * 1995-09-18 2002-09-05 주식회사 하이닉스반도체 반도체소자의제조방법
US5801077A (en) * 1996-04-22 1998-09-01 Chartered Semiconductor Manufacturing Ltd. Method of making sidewall polymer on polycide gate for LDD structure
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
US5801083A (en) * 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
US6103588A (en) * 1998-07-24 2000-08-15 Vanguard International Semiconductor Corporation Method of forming a contact hole in a semiconductor device
KR20000044557A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 게이트 전극 형성방법
JP3483541B2 (ja) * 2000-12-08 2004-01-06 沖電気工業株式会社 半導体装置の製造方法
US6562676B1 (en) * 2001-12-14 2003-05-13 Advanced Micro Devices, Inc. Method of forming differential spacers for individual optimization of n-channel and p-channel transistors
US6562696B1 (en) * 2002-03-06 2003-05-13 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming an STI feature to avoid acidic etching of trench sidewalls
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US7045408B2 (en) * 2003-05-21 2006-05-16 Intel Corporation Integrated circuit with improved channel stress properties and a method for making it
JP5002891B2 (ja) * 2004-12-17 2012-08-15 富士通セミコンダクター株式会社 半導体装置の製造方法
US7235478B2 (en) * 2005-01-12 2007-06-26 Intel Corporation Polymer spacer formation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574804A (ja) * 1991-09-13 1993-03-26 Matsushita Electric Ind Co Ltd 不純物導入方法
JPH10189915A (ja) * 1996-12-17 1998-07-21 Texas Instr Inc <Ti> ダイナミック・ランダム・アクセス・メモリ用の金属シリサイド・ゲートを形成するプロセス
JPH11312740A (ja) * 1998-03-25 1999-11-09 Texas Instr Inc <Ti> 集積回路処理方法

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