KR20090107970A - Ｈｉｇｈ－ｋ 유전체 재료의 선택적 에칭 - Google Patents

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Abstract

하이-k (High-k) 유전체층을 폴리실리콘 재료에 대해서 부분적으로 에칭하는 방법을 제공한다. Ar 스퍼터링에 의해 하이-k 유전체층을 부분적으로 제거하고, 이후 BCl3 를 포함한 에칭 가스를 이용하여 하이-k 유전체층을 에칭한다. 하이-k 유전체층 및 폴리실리콘 재료는 기판 상에 형성될 수도 있다. 하이-k 유전체층을 부분적으로 제거하기 위하여, Ar 를 함유한 스퍼터링 가스를 기판이 배치되는 에칭 챔버로 제공하고, 스퍼터링 가스로부터 플라즈마를 발생시키고, 이후 스퍼터링 가스를 정지시킨다. 하이-k 유전체층을 에칭하기 위하여, 에칭 가스를 에칭 챔버로 제공하고, 에칭 가스로부터 플라즈마를 발생시키고, 이후 에칭 가스를 정지시킨다.
하이-k 유전체, Ar 스퍼터링, 에칭 가스, 스퍼터링 가스, 플라즈마, 스택

Description

ＨＩＧＨ－Ｋ 유전체 재료의 선택적 에칭{SELECTIVE ETCH OF HIGH-K DIELECTRIC MATERIAL}
본 발명은 반도체 디바이스의 제조 동안의 에칭 프로세스에 관한 것이다. 특히, 본 발명은 하이-k 유전율 재료인 층을 갖는 반도체 디바이스를 위한 에칭 프로세스에 관한 것이다.
통상적으로, 메모리 저장을 위한 플래시 메모리 게이트 스택에 ONO (oxide nitride oxide; 산화물 질화물 산화물) 층을 이용하였다. 그러나, ONO 의 유전율은 동작 전압에 있어서의 계속 증가하는 요구를 만족하시키는데 충분하지 않다. 따라서, ONO 를 대체하기 위해 고 유전율 재료 (또는 하이-k 유전체 재료라 불림) 가 도입되었다.
SiO2 의 유전율은 약 3.9 이다. SiO2 를 대신하여 Al2O3 (알루미늄 산화물) 과 같은 하이 k 재료를 이용하는 경우, 유전율은 약 9.0 까지 증가할 것이다. 또한, Al2O3 이외에 HfO2 및 Ta2O3 가 ONO 를 대신하여 플래시 메모리 게이트 스택의 하이-k 재료들을 위한 후보로서 고려된다. 이들 중에서는, Al2O3, HfO2 및 Al2O3/HfO2/Al2O3 샌드위치 구조가 사용되었다.
그러나, 하이-k 유전체 재료의 에칭은 그것의 에칭 부산물의 더 낮은 휘발성 때문에, ONO 를 에칭하는 것에 비해 더 곤란해지는 것으로 확인되었다. 이 때문에, ONO 막과 비교해, 하이-k 유전체 재료의 폴리실리콘막에 대한 에칭 속도 및 선택도가 휠씬 낮은 것으로 확인되었다. 폴리실리콘에 대한 하이 k 재료의 에칭 속도 및 선택도를 증가시키기 위한 노력이 행해졌다. 폴리실리콘에 대한 양호한 에칭 선택도를 달성하기 위하여, 종래의 BCl3 기반 에칭 화학물질은 저 바이어스 전압을 요구한다. 그러나, 이러한 저-바이어스 BCl3 프로세스는 심각한 마이크로 로딩 (micro loading) 문제를 갖는다.
상기한 바를 달성하기 위해 그리고 본 발명의 목적에 따라, 하이-k 유전체층을 폴리실리콘 재료에 대해서 선택적으로 에칭하는 방법을 제공한다. Ar 스퍼터링에 의해 하이-k 유전체층을 부분적으로 제거하고, 이후 BCl3 를 포함하는 에칭 가스를 이용하여 하이-k 유전체층을 에칭한다. 기판 상에 하이-k 유전체층 및 폴리실리콘 재료를 형성할 수도 있다. 하이-k 유전체층을 부분적으로 제거하기 위하여, 기판이 배치되는 에칭 챔버 내로 Ar 을 함유한 스퍼터링 가스를 제공하고, 스퍼터링 가스로부터 플라즈마를 발생시키며, 이후 스퍼터링 가스를 정지시킨다. 하이-k 유전체층을 에칭하기 위하여, 에칭 챔버로 에칭 가스를 제공하고, 에칭 가스로부터 플라즈마를 발생시키며, 이후 에칭 가스를 정지시킨다.
본 발명의 또다른 표명 (manifestation) 에서, 층들의 스택 중의 하이-k 유전체층을 폴리실리콘 재료에 대해서 선택적으로 에칭하는 방법을 제공한다. 그 스택은 기판 상에 형성된 패터닝된 제 1 폴리실리콘층, 그 제 1 폴리실리콘층 상에 형성된 하이-k 유전체층, 및 그 하이-k 유전체층 상에 형성된 제 2 폴리실리콘층을 포함한다. 밀한 영역 및 소한 영역을 갖는 마스크 피쳐를 구비한 마스크를 통해 제 2 폴리실리콘층을 에칭한다. 그 마스크층을 통해 하이-k 유전체층을 패터닝된 폴리실리콘층에 대해서 선택적으로 에칭한다. 하이-k 유전체층의 선택적 에칭은 (a) Ar 스퍼터링에 의해 하이-k 유전체층을 부분적으로 제거하는 것과, (b) BCl3 를 포함한 에칭 가스를 이용하여 하이-k 유전체층을 추가적으로 에칭하는 것을 포함한다. Ar 스퍼터링에 의한 부분 제거와 에칭 가스를 이용한 추가 에칭의 조합은 밀한 영역 및 소한 영역에 대한 마이크로 로딩을 감소시킨다.
본 발명의 또다른 표명에서, 하이-k 유전체층을 폴리실리콘 재료에 대해서 선택적으로 에칭하는 장치를 제공한다. 그 장치는 플라즈마 처리 챔버를 포함한다. 그 플라즈마 처리 챔버는 플라즈마 처리 챔버 인클로저 (enclosure) 를 형성하는 챔버벽, 플라즈마 처리 챔버 인클로저 내부에서 기판을 지지하기 위한 기판 지지체, 플라즈마 처리 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기, 플라즈마를 유지시키는 전력을 플라즈마 처리 챔버 인클로저에 제공하기 위한 적어도 하나의 전극, 플라즈마 처리 챔버 인클로저로 가스를 제공하기 위한 가스 입구 및 플라즈마 처리 챔버 인클로저로부터 가스를 배기하기 위한 가스 출구를 포함한다. 플라즈마 처리 챔버는 가스 입구와 유체 연통하는 가스 소스를 더 포함한다. 가스 소스는 스퍼터링 가스 소스 및 하이-k 유전체 에칭 가스 소스를 포함한다. 제어기는 가스 소스 및 상기 적어도 하나의 전극에 제어가능하게 접속된다. 제어기는 적어도 하나의 프로세서, 및 하이-k 유전체층을 폴리실리콘 재료에 대해서 선택적으로 에칭하기 위한 컴퓨터 판독가능 코드를 갖는 컴퓨터 판독가능 매체를 포함한다. 그 컴퓨터 판독가능 코드는 스퍼터링 가스 소스로부터 Ar 스퍼터링 가스를 제공하기 위한 컴퓨터 판독가능 코드, 하이-k 유전체층을 부분적으로 제거하기 위하여 스퍼터링 가스로부터 플라즈마를 발생시키기 위한 컴퓨터 판독가능 코드, 스퍼터링 가스를 정지시키기 위한 컴퓨터 판독가능 코드, 하이-k 유전체 에칭 가스 소스로부터 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드, 하이-k 유전체층을 에칭하기 위하여 에칭 가스로부터 플라즈마를 발생시키기 위한 컴퓨터 판독가능 코드 및 에칭 가스를 정지시키기 위한 컴퓨터 판독가능 코드를 포함한다.
본 발명에 따르면, Ar 스퍼터링에 의해 하이-k 유전체층을 부분적으로 제거하고, 이후 BCl3 를 포함한 에칭 가스를 이용하여 추가적으로 에칭함으로써, 폴리실리콘에 대한 하이-k 재료의 에칭 속도 및 선택도를 개선할뿐만 아니라 밀한 영역과 소한 영역에 대해서 마이크로 로딩을 감소시킬 수 있다.
본 발명의 상세한 설명 및 다음의 도면들을 참조하여 본 발명의 이들 특징들 및 다른 특징들을 보다 상세히 기술할 것이다.
본 발명은 한정으로서가 아닌 예시로서 설명되며, 첨부 도면의 도면에 있어서, 동일한 참조 부호는 유사한 구성 요소를 지칭한다.
이하에서는 첨부된 도면들에 기술하는 바와 같이 몇몇 바람직한 실시형태들을 참조하여 본 발명을 상세히 서술할 것이다. 다음의 설명에서는, 본 발명의 완전한 이해를 제공하기 위하여 다양한 구체적 상세를 설명한다. 그러나, 당업자에게는, 이들의 구체적 상세의 일부 또는 전부 없이도 본 발명을 실시할 수도 있음이 명백할 것이다. 다른 경우, 본 발명을 불필요하게 모호하게 하지 않도록 잘 알려진 프로세스 단계들 및/또는 구조물들을 상세히 기술하지 않았다.
이해를 돕기 위하여, 도 1 은 하이-k 유전체층을 폴리실리콘 재료에 대해서 선택적으로 에칭하는 본 발명의 일 실시형태에 따라 에칭될 수도 있는, 기판 (106) 상에 형성된 하이-k 유전체층 (102) 및 폴리실리콘층 (104) 을 포함하는 층들의 스택 (100) 의 일 실시예를 개략적으로 나타낸다. 기판 (106) 은 실리콘계 재료일 수도 있다. 바람직하게, 실리콘계 재료는 실질적으로 실리콘 웨이퍼의 일부일 수도 있는 결정질 실리콘이다. 도 1 에 도시되는 바와 같이, 게이트 산화물과 같은 산화층 (110) 은 하이-k 유전체층 (102) 및 폴리실리콘층 (104) 아래의 기판 (106) 상에 형성될 수도 있다. 본 실시예에서, 폴리실리콘층 (104) 은 리지 (ridge) 들이나 트렌치들과 같은 피쳐들을 갖는 패터닝된 폴리실리콘층이다.
도 1 에 도시되는 바와 같이, 하이-k 유전체층 (102) 은 폴리실리콘층 (104) 의 상부 및 측벽들을 덮고 또한 피쳐들의 저부 (즉, 산화층 (110)) 를 덮도록 패터닝된 폴리실리콘층 (104) 상에 형성된다. 원자층 증착, 스퍼터링 또는 화학 기상 증착은 하이-k 유전체 재료의 층을 증착시키는데 사용될 수도 있다. 상세한 설명 및 청구범위에서, 하이-k 유전체 재료는 유전율이 적어도 8 (K≥8) 이다. 하이-k 유전체층은 Al2O3 (알루미늄 산화물), HfO2, 또는 Ta2O3 와 같은 금속 산화물로 이루어질 수도 있다. 하이-k 유전체층 (102) 은 Al2O3/HfO2/Al2O3 샌드위치 구조를 갖는 산화층으로 이루어질 수도 있다. 또한, 본 발명의 일 실시형태에서, 하이-k 유전체층은 유전율이 적어도 8 인 재료, 예를 들어, 산화물인, Hf 실리케이트 (K
Figure 112009021557003-PAT00001
11), HfO2 (K
Figure 112009021557003-PAT00002
25-30), Zr 실리케이트 (K
Figure 112009021557003-PAT00003
11-13), ZrO2 (K
Figure 112009021557003-PAT00004
22-28), Al2O3 (K
Figure 112009021557003-PAT00005
8-12), La2O3 (K
Figure 112009021557003-PAT00006
25-30), SrTiO3 (K
Figure 112009021557003-PAT00007
200), SrZrO3 (K
Figure 112009021557003-PAT00008
25), TiO2 (K
Figure 112009021557003-PAT00009
80), 및 Y2O3 (K
Figure 112009021557003-PAT00010
8-15) 로 이루어질 수도 있다.
도 2a 및 도 2b 는 각각 절단선 2A-2A 및 2B-2B 에 따른 도 1 의 스택 (100) 에 대한 개략적인 단면도들이다. 또한, 도 2a 및 도 2b 에 도시되는 바와 같이, 스택 (100) 은 하이-k 유전체층 (102) 상부에 형성된 제 2 폴리실리콘층 (108) 을 포함할 수도 있다. 에칭될 하이-k 유전체층 (102) 을 스택 (100) 의 표면에서 노출시키도록, 하이-k 유전체층에 대한 선택적 에칭 전에 마스크를 통해 이러한 제 2 폴리실리콘층 (108) 을 하이-k 유전체층 (102) 에 대해서 선택적 에칭 하였을 수도 있다. 도 2a 및 도 2b 에 도시되는 바와 같이, 제 2 폴리실리콘층 (108) 상에 마스크를 포함한 하나 이상 다른 층 (112) 들을 이전 패터닝 프로세스 및 에칭 프로세스에 의해 형성하고 패터닝하였을 수도 있다.
도 2a 및 도 2b 에 도시되는 바와 같이, 에칭 방향을 따른 하이-k 유전체층 (102) 의 두께는 위치에 따라 현저하게 변화하고, 이로써 하이-k 유전체층 (102) 의 에칭에 대한 도전을 제공한다. 예를 들어, 도 2a 에 도시된 바와 같은 하이-k 유전체층 (102) 두께 T1 를 도 2b 에 도시되는 바와 같은 하이-k 유전체층 (102) 의 컬럼 (114) 두께 T2 와 비교하면, 두께 T2 는 두께 T1 보다 수배 이상 클 수도 있다. 하이-k 유전체층 (102) 중 마스킹되지 않은 부분을 제거하기 위하여, 하이-k 유전체층 컬럼 (114) 은 산화층 (110) 까지 모두 에칭되어야 할 것이다 (도 2b). 하이-k 유전체층 컬럼 (114) 의 불완전한 에칭은 바람직하지 않은 스트링거 (stringer) 들 또는 펜스 (fence) 들을 형성할 수도 있다. 폴리실리콘층 (104) 에 대한 하이-k 유전체층 (102) 의 에칭 선택도가 1 미만인 경우, 스트링거들 또는 펜스들을 제거하기 위한 부적절한 에칭은 하이-k 유전체층 (102) 이 얇은 산화층 (110) 의 에칭을 야기할 수도 있다. 산화층 (110) 내의 천공 (puncture) 은 디바이스에 손상을 야기할 수 있다.
본 발명의 실시형태들은 폴리실리콘 재료에 대해서 하이-k 유전체층 (102) 에 대한 선택적 에칭을 제공한다. 도 3 은 본 발명의 일 실시형태에 따라 하이-k 유전체층을 폴리실리콘 재료에 대해서 선택적으로 에칭하기 위한 하이 레벨 흐 름도이다. 예를 들어, 에칭 챔버를 이용해 패터닝된 마스크 또는 패터닝된 마스크들을 통해 하이-k 유전체층 (102) 상에 퇴적된 하나 이상의 층들을 에칭함으로써 에칭될 하이-k 유전체층을 노출시킬 수도 있다 (단계 302). 예를 들어, 도 2a 및 도 2b 에 도시되는 바와 같이, 선택적 에칭 전에 스택 (100) 은 하이-k 유전체층을 선택적으로 에칭하는 패터닝된 마스크를 포함한 패턴층 (112) 을 가질 수도 있다. 선택적 에칭 단계에서는, 고 선택적 Ar 스퍼터링에 의해 하이-k 유전체층 (102) 을 우선 부분적으로 제거한다 (단계 304). 이후, BCl3 를 포함한 에칭 가스를 이용하여 하이-k 유전체층 (102) 을 에칭한다 (단계 306). 동일한 에칭 챔버 내에서 후속 프로세스(들)을 실시할 수도 있다 (단계 308). 예를 들어, 남은 폴리실리콘층 (104) 을 에칭할 수도 있다.
Ar 스퍼터링은 일반적으로 평탄면 상에서 양호한 에칭 속도로 하이-k 유전체 재료를 에칭하지 못한다. 그러나, Ar 스퍼터링은 매우 큰 에칭 속도로 노출된 측벽 하이-k 재료 (하이-k 펜스) 를 제거할 수 있음을 확인하였다. 따라서, 폴리실리콘 재료에 대해서 측벽 하이-k 유전체층의 매우 높은 선택도가 달성된다. 또한, 이 스퍼터링 프로세스는 극히 최소의 또는 약간 역전된 마이크로로딩을 가진다. 이 모든 특성들은 하이-k 펜스 에칭에 매우 유익하다. 그러나, 스퍼터링 특성 때문에, Ar 스퍼터링 단계는 바람지하지 않은 스퍼터링 부산물이 과도하게 되기 전에 제한된 시간동안만 운행할 수 있다. 또한, 본 발명은 특정 하이-k 유전체층/폴리실리콘층 구성에 제한되는 것이 아니라, 하이-k 유전체층을 폴리실 리콘 재료에 대해서 선택적으로 에칭해야 하는 임의의 상황에 적용가능하다는 것을 주목해야 한다.
도 4 는 본 발명의 바람직한 실시형태에 사용될 수도 있는 프로세스 챔버 (400) 의 개략도이다. 본 실시형태에서, 플라즈마 처리 챔버 (400) 는 유도 코일 (404), 하부 전극 (408), 가스 소스 (410) 및 배기 펌프 (420) 를 포함한다. 가스 소스 (410) 는 Ar 스퍼터링 가스 소스 (412), BCl3 소스와 같은 하이-k 유전체 에칭 가스 소스 (414) 를 포함할 수도 있다. 가스 소스 (410) 는 하이-k 유전체층 상부 및/또는 하부의 층들에 대한 에칭 프로세스들과 같은 다른 프로세스들을 위한 다른 가스 소스들 (416 및 418) 을 더 포함할 수도 있다. 플라즈마 처리 챔버 (400) 내부에는, 하부 전극 (408) 상에 기판 (106) 을 배치시킨다. 하부 전극 (408) 은 기판 (106) 을 지지하기 위한 적절한 기판 척킹 메커니즘 (예를 들어, 정전기, 기계적 크램핑 등) 을 통합한다. 반응기 상부 (428) 는 유전체 윈도우를 통합한다. 반응기 상부 (428), 챔버 벽 (452), 및 하부 전극 (408) 은 한정된 플라즈마 체적 (440) 을 정의한다. 가스 입구 (443) 를 통해 가스 소스 (410) 에 의해 가스를 한정된 플라즈마 체적에 공급하고 배기 펌프 (420) 에 의해 그 한정된 플라즈마 체적으로부터 배기시킨다. 배기 펌프 (420) 는 플라즈마 처리 챔버를 위한 가스 출구를 형성한다. 제 1 RF 소스 (444) 는 코일 (404) 에 전기적으로 접속된다. 제 2 RF 소스 (448) 는 하부 전극 (408) 에 전기적으로 접속된다. 본 실시형태에서, 제 1 RF 소스 (444) 및 제 2 RF 소스 (448) 는 13.56㎒ 전원을 구비한다. 전극에 RF 전력을 접속하는 상이한 조합도 가능하다. 제어기 (435) 는 제 1 RF 소스 (444), 제 2 RF 소스 (448), 배기 펌프 (420) 및 가스 소스 (410) 에 제어가능하게 접속된다. 제어기 (435) 는 다양한 가스들의 유량을 제어하는 것이 가능하다. 본 실시예에서, 프로세스 챔버는 캘리포니아 주, 프레몬트의 Lam Research Corporation 로부터 입수 가능한 Versys® 2300, Versys® 2300 Star, Versys® 2300 Kiyo 이다. 저부 RF 소스 및 상부 RF 소스 양자 모두는 13.56㎒ 주파수에서 전력 신호를 제공한다.
도 5a 및 도 5b 는 본 발명의 실시형태들에서 사용되는 제어기 (435) 를 구현하기 위해 적절한 컴퓨터 시스템 (500) 을 나타낸다. 도 5a 는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 핸드헬드 디바이스로부터 대형 슈퍼 컴퓨터까지 범위의 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (500) 은 모니터 (502), 디스플레이 (504), 하우징 (506), 디스크 드라이브 (508), 키보드 (510), 및 마우스 (512) 를 포함한다. 디스크 (514) 는 컴퓨터 시스템 (500) 으로 및 컴퓨터 시스템 (500) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 5b 는 컴퓨터 시스템 (500) 의 블록도의 일 실시예이다. 다양한 서브 시스템이 시스템 버스 (520) 에 접속된다. 프로세서(들) (522) (또한 중앙 처리 유닛들 또는 CPU 들이라 불림) 는, 메모리 (524) 를 포함한 저장 디바이스들에 연결된다. 메모리 (524) 는 RAM (random access memory) 및 ROM (read only memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 단방향으로 CPU 에 전달하도록 하고, RAM 은 데이터 및 명령들을 양방향 방식으로 전달하기 위해 일반적으로 사용된다. 이러한 유형의 양 메모리들은 이하에서 서술되는 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (526) 는 CPU (522) 에 양방향으로 연결되는데; 그것은 부가적인 데이터 저장용량을 제공하며, 또한 이하에서 서술되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (526) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있고, 일반적으로 1 차 저장소보다 느린 (하드 디스크와 같은) 2차 저장 매체이다. 적절한 경우에, 고정 디스크 (526) 내에 보존된 정보가 메모리 (524) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것이 이해될 것이다. 탈착가능 디스크 (514) 는 이하에서 기술되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
또한, CPU (522) 는 디스플레이 (504), 키보드 (510), 마우스 (512) 및 스피커 (530) 와 같은 각종 입/출력 디바이스에 연결된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 테이프 판독기나 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 음성 인식기나 필기 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 선택적으로, CPU (522) 는 네트워크 인터페이스 (540) 를 이용하여 또다른 컴퓨터 또는 전기 통신 네트워크에 연결될 수도 있다. 이러한 네트워크 인터페이스를 이용하여, CPU 는 네트 워크로부터 정보를 수신할 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력할 수도 있다고 예기된다. 또한, 본 발명의 방법 실시형태들은 오직 CPU (522) 상에서만 실행할 수도 있고, 또는 처리의 일부를 공유하는 원격 CPU 와 함께 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
더구나, 본 발명의 실시형태들은 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 컴퓨터 판독가능 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수 있으며, 또는 컴퓨터 소프트웨어 기술 분야의 당업자에게 주지되고 이용가능한 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 실시예들은, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 디스크와 같은 자기-광 매체; 및 주문형 집적회로 (ASIC), 프로그래머블 로직 디바이스 (PLD), 및 ROM 디바이스 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성되는 하드웨어 디바이스를 포함하지만, 이에 제한되지 않는다. 컴퓨터 코드의 실시예는 컴파일러에 의해 생성되는 것과 같은 머신 코드, 및 인터프리터를 이용하여 컴퓨터에 의해 실행되는 보다 하이 레벨의 코드를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파에서 구현된 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
도 6 은 본 발명의 일 실시형태에 따른 2-파트 선택적 에칭 프로세스에 대한 보다 상세한 흐름도이다. 기판 (106) 이 놓인 에칭 챔버로 스퍼터링 가스를 제공한다 (단계 602). 스퍼터링 가스는 Ar 를 포함한다. 본 발명의 일 실시형태에 따르면, 스퍼터링 가스는 Xe, Ne 와 같은 다른 가스들을 포함할 수도 있다. 바람직하게, 스퍼터링 가스는 Cl, HBr, 또는 F 와 같은 화학적 에칭 가스들이 없다. 더 바람직하게는, 스퍼터링으로서 순수 Ar 가스를 이용한다. 스퍼터링 가스로부터 플라즈마를 발생시켜 하이-k 유전체층을 부분적으로 제거하고 (단계 604), 스퍼터링 가스를 정지시킨다 (단계 606). 본 단계에서는 크게 개선된 하이-k 펜스 에칭 속도 때문에 폴리-실리콘에 대한 하이-k 펜스의 고 선택도가 달성된다. 일 실시예에서, 약 40mT 인 챔버 내로 약 200 sccm Ar 을 제공한다. 약 600W 전력 및 약 150V 바이어스 전압을 제공한다. 약 60℃ 온도하에서 약 30초 동안 Ar 스퍼터링을 실시한다. 스퍼터링의 특성 때문에 Ar 스퍼터링 단계는 단지 바람직하지 않은 스퍼터링 부산물이 과도하게 되기 전에 한정된 시간 동안 운행할 수 있다. 따라서, 종래의 BCl3 기반 하이-k 에칭 단계에 이어서 남은 하이-k 펜스를 에칭한다. 본 단계에서, 에칭 챔버로 에칭 가스를 제공한다 (단계 608). 그 에칭 가스는 BCl3 를 포함한다. 또한, 그 에칭 가스는 Ar 를 포함할 수도 있다. 하이-k 유전체 에칭 가스 화학물질은 BCl3, Cl2 및 Ar 의 혼합물일 수도 있다. HBr 과 같은 다른 가스들은 그 에칭 가스에 첨가될 수도 있다. 바람직하게는, 에칭 가스는 BCl3 를 적어도 40% 포함한다. 더 일반적으로, 에칭 가스는 전체 가스 흐름 중 BCl3 를 약 20% 내지 100% 포함한다. 하이-k 유전체를 에칭하도록 에칭 가스로부터 플라즈마를 발생시킨다 (단계 610). 에칭 가스를 정지시킨다 (단계 612). 일 실시예에서, 하이-k 유전체 에칭 가스는 약 160 sccm BCl3 및 약 240 sccm Ar 을 포함한다. 약 5mT 압력의 에칭 챔버로 에칭 가스를 도입한다. 600W 전력 및 400V 바이어스 전압을 제공한다. 더 나은 선택도 및 더 낮은 마이크로로딩을 위해 약 120℃ 온도하에서 프로세스를 실시한다.
도 7a 은 본 발명의 일 실시형태에 따라 에칭될 수도 있는, 기판 (706) 상에 형성된 하이-k 유전체층 (702) 및 패터닝된 폴리실리콘층 (704) 을 포함한 층들의 스택 (700) 의 또다른 실시예의 개략적 단면도이다. 스택 (700) 은 NAND 플래시 메모리 디바이스를 위한 일반적인 구조일 수도 있다. 기판 (706) 은 실리콘계 재료일 수도 있다. 바람직하게, 실리콘계 재료는 실질적으로 실리콘 웨이퍼의 일부일 수도 있는 결정질 실리콘이다. 도 7a 에 도시되는 바와 같이, 기판 (706) 내에 STI (shallow trench isolation) 영역 (708) 들을 형성한다. 기판 (706) 의 표면에 게이트 산화층 (710) 을 형성한다. 기판 (706) 을 산소에 노출시켜 게이트 산화층 (710) 을 형성할 수도 있다. 폴리실리콘층 (704) 은 플로우팅 게이트의 형식 ("F-poly") 으로 제공된다. STI 영역 (708) 들 및 게이트 산화물 (710) 상에 제 1 폴리실리콘층을 증착시켜 폴리실리콘층 (704) 을 형성하고, 이후 제 1 마스크 (미도시) 를 이용하여 플로우팅 게이트 피쳐들로 패터닝할 수도 있다. 패터닝된 폴리실리콘층 (704) 은 약 95㎚ 두께를 가질 수도 있다.
플로우팅 게이트들의 상부 및 측벽들을 덮고, 또한 피쳐들의 저부를 덮도록 패터닝된 제 1 폴리실리콘층 (704) 상에 하이-k 유전체층 (702) 을 형성한다. 고 유전율 재료의 층을 증착하는데 원자층 증착, 스퍼터링 또는 화학 기상 증착을 이용할 수도 있다. 하이-k 유전체층 (702) 은 약 18㎚ 두께를 가질 수도 있다. 하이-k 유전체층 (702) 상에 제 2 폴리실리콘층 (712) 을 형성한다. 제 2 폴리실리콘층 (712) 은 플로우팅 게이트 (704) 들의 상부에서 하이-k 유전체층 (702) 으로부터 약 90㎚ 두께를 가지고, 피쳐들의 저부에서 하이-k 유전체층 (702) 으로부터 약 110㎚ 두께를 가질 수도 있다. 제어 게이트들로 제 2 폴리실리콘층 (712) 을 패터닝할 것이고, 이로써 "C-poly" 로 불릴 수도 있다. 2 개의 폴리실리콘층들 (704 및 712) 간에 하이-k 유전체층 (702) 을 제공하기 때문에, 이것은 인터폴리 유전체 (IPD: interpoly dielectric) 층이라 불릴 수도 있다. 하이-k 유전체층 (702) 은 Al2O3 (알루미늄 산화물), HfO2, Ta2O3 또는 위에서 언급되는 바와 같은 다른 하이-k 산화물들과 같은 금속 산화물로 이루어질 수도 있다. 바람직하게, 하이-k 유전체층 (702) 은 Al2O3/HfO2/Al2O3 샌드위치 구조를 가지는 산화층으로 이루어진다.
또한, 도 7a 에 도시되는 바와 같이, 스택 (700) 은 제 2 폴리실리콘층 (712) 상에 형성된 WSix 와 같은 텅스텐 기반 콘택층 (714) 을 포함할 수도 있다. 콘택층 (714) 은 약 70㎚ 두께를 가질 수도 있다. 콘택층 (714) 을 증착하 기 전에 제 2 폴리실리콘층 (712) 을 평탄화할 수도 있다. 또한, 콘택층 (714) 상에 하드마스크로 포토리소그래픽적으로 패터닝할 수도 있는 산화층 (716) 을 형성할 수도 있다. 산화층 (716) 은 약 220㎚ 두께를 가질 수도 있다.
도 7b 는 절단선 7B-7B 를 따른 도 7a 의 스택 (700) 의 개략적 단면도이다. 도 7b 에서는, 콘택층 (714) 상에 제공된 패터닝된 하드마스크 (718) 로서 산화층 (716) 을 나타낸다. NAND 플래시 메모리 셀들을 위해 하드마스크 (718) 를 이용할 수도 있다. 패터닝된 하드마스크 (718) 를 통해 우선 텅스텐 기반 콘택층 (714) 및 제 2 폴리실리콘층 (712) 을 에칭한다. 도 7c 는 텅스텐 기반 콘택층 (714) 및 제 2 폴리실리콘층 (712) 을 에칭한 후에 에칭될 하이-k 유전체층 (702) 을 노출시키는 스택 (700) 의 단면도를 개략적으로 나타낸다. 도면들에 도시되는 바와 같이, 밀한 영역 (720) 에서는 메모리 셀들 (즉, 게이트 구조물들) 이 밀집하게 패킹되나, 소한 (iso) 영역 (730) 에서는 메모리 셀들이 형성되지 않는다. 소한 영역 (730) 은 선택 게이트 구조물을 가질 수도 있다.
상술한 바와 같이, Ar 스퍼터링의 제 1 파트와 BCl3 기반 에칭 가스를 이용한 하이-k 유전체 에칭의 제 2 파트를 포함하는 2-파트 프로세스에 의해 인터폴리 하이-k 유전체층 (702) 을 선택적으로 에칭한다. 하이-k 유전체층 (702) 의 두께는 위치에 따라 현저하게 변화한다. 본 실시예에서, 하이-k 유전체층 (IPD 층) (702) 에 대한 에칭은 제 1 폴리실리콘층 (704) 의 상부에서 약 18㎚ (T1) 의 얇은 하이-k 유전체층에 대한 에칭과, T1 보다 6 배 이상인 제 1 폴리실리콘층 (704) 의 측벽 또는 계단 (step) 에서의 약 110㎚ (T2) 만큼인 하이-k 유전체의 컬럼의 에칭을 수반한다. 이로써, 폴리실리콘 재료에 대한 하이-k 유전체층의 에칭 선택도가 1 미만인 경우, 제 1 폴리실리콘층 (704) 을 우선 제거할 것이고, 하이-k 유전체 에칭 프로세스 동안 게이트 산화물 (710) 을 노출시킬 것이다. 이러한 노출은 게이트 산화물의 천공이 야기되어, 디바이스에 영향을 미칠 수도 있다. 따라서, 폴리실리콘 재료에 대한 하이-k 유전체의 고 선택도는 양호한 프로세스 윈도우를 가지는 IPD 에칭을 위해 필요하다. 양호한 선택도를 달성하기 위하여, 저 바이어스 전압을 가지는 경우에서만 일반적인 BCl3 기반 에칭 화학물질을 이용할 수 있다. 그러나, 이러한 저-바이어스 BCl3 에칭 프로세스는 현저한 마이크로 로딩 효과를 수반하며, 여기서 하이-k 유전체 에칭은 밀한 영역 (720) 에서 불완전하게 멈출 수 있다.
본 발명에 따르면, 종래의 하이-k 유전체 에칭 프로세스 전에 Ar 스퍼터링을 실시하는 2-파트 하이-k 유전체 에칭을 제공한다. Ar 스퍼터링에 의해 하이-k 유전체층을 부분적으로 제거하고, 이후 BCl3 를 포함한 에칭 가스를 이용하여 추가적으로 에칭한다. Ar 스퍼터링에 의해 하이-k 유전체층의 부분 제거, 및 에칭 가스를 이용한 하이-k 유전체층의 추가 에칭에 대한 신규한 조합은 선택도를 개선할뿐만 아니라 밀한 영역과 소한 영역에 대해서 마이크로 로딩을 감소시킨다. 예를 들면, Ar 스퍼터링 단계에서는 약 2 내지 20, 바람직하게는 약 5 내지 20 인 폴리실리콘 재료에 대한 하이-k 유전체의 고 선택도를 달성하였다. BCl3 기반 하이-k 유전체 에칭 전에 Ar 스퍼터링을 실시함으로써, 하이-k 유전체 에칭은 밀한 영역 (720) 에서 멈추지 않고 원하는 지점까지 계속 에칭되었다. 그 결과, 제로 내지 약간 역전된 마이크로로딩을 달성하였다. 도 7d 는 본 발명의 일 실시형태에 따라 선택적 에칭 프로세스 후의 스택 (700) 의 개략적인 단면도이다.
본 발명은 몇몇 바람직한 실시형태들에 의해 설명되었지만, 본 발명의 범위 내에 포함되는 수정, 변경, 변형 및 다양한 치환의 등가물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 다른 방식이 존재할 수 있음을 주목하여야 할 것이다. 그러므로, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 포함하는 그러한 수정, 변경, 변형 및 다양한 치환의 등가물 모두를 포함하는 것으로서 의도된다.
도 1 은 본 발명의 일 실시형태에 따라 에칭될, 기판 상에 형성된 하이-k 유전체층 및 폴리실리콘층의 스택에 대한 일례의 개략도이다.
도 2a 및 도 2b 는 각각 절단선 2A-2A 및 절단선 2b-2b 를 따라 도 1 의 스택의 개략적 단면도들이다.
도 3 은 본 발명의 일 실시형태에 따라 하이-k 유전체층을 폴리실리콘 재료에 대해서 선택적으로 에칭하기 위한 하이 레벨 흐름도이다.
도 4 는 본 발명의 바람직한 실시형태에서 사용될 수도 있는 프로세스 챔버의 개략도이다.
도 5a 및 도 5b 는 제어기를 구현하는데 적합한 컴퓨터 시스템을 나타낸다.
도 6 은 본 발명의 일 실시형태에 따라 2-파트 선택적 에칭 프로세스를 위한 상세한 흐름도이다.
도 7a 는 본 발명의 일 실시형태에 따라 에칭될, 기판 상에 형성된 하이-k 유전체층 및 폴리실리콘층을 포함한 층들의 스택의 또다른 실시예의 개략적 단면도이다.
도 7b 는 절단선 7B-7B 에 따라 도 7a 의 스택의 개략적인 단면도이다.
도 7c 및 도 7d 는 본 발명의 일 실시형태에 따른 선택적 에칭 프로세스 동안의 스택의 개략적인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 스택 102: 하이-k 유전체층
104: 폴리실리콘층 106: 기판
108: 제 2 폴리실리콘층 110: 산화층
112: 패턴층 114: 컬럼
400: 플라즈마 처리 챔버 404: 유도 코일
408: 하부 전극 410: 가스 소스
412: Ar 스퍼터링 가스 소스 414: 하이-k 유전체 에칭 가스 소스
416, 418: 다른 가스 소스들 420: 배기 펌프
428: 반응기 상부 435: 제어기
440: 한정된 플라즈마 체적 443: 가스 입구
444: 제 1 RF 소스 448: 제 2 RF 소스
452: 챔버 벽 500: 컴퓨터 시스템
502: 모니터 504: 디스플레이
506: 하우징 508: 디스크 드라이브
510: 키보드 512: 마우스
514: 탈착가능 디스크 520: 시스템 버스
522: 프로세서(들) 524: 메모리
526: 고정 디스크 530: 스피커
540: 네트워크 인터페이스 700: 스택
702: 하이-k 유전체층 704: 폴리실리콘층
706: 기판 708: STI 영역
710: 산화층 712: 제 2 폴리실리콘층
714: 콘택층 716: 산화층
718: 하드마스크 720: 밀한 영역
730: 소한 영역

Claims (15)

  1. 폴리실리콘 재료에 대해 하이-k (high-k) 유전체층을 선택적으로 에칭하는 방법으로서,
    Ar 스퍼터링에 의해 상기 하이-k 유전체층을 부분적으로 제거하는 단계; 및
    BCl3 를 포함한 에칭 가스를 이용하여 상기 하이-k 유전체층을 에칭하는 단계를 포함하는, 선택적 에칭 방법.
  2. 제 1 항에 있어서,
    상기 하이-k 유전체층 및 상기 폴리실리콘 재료가 기판 상에 형성되고,
    상기 하이-k 유전체층을 부분적으로 제거하는 단계는,
    상기 기판이 배치되는 에칭 챔버로 Ar 을 포함한 스퍼터링 가스를 제공하는 단계;
    상기 하이-k 유전체층을 부분적으로 제거하도록 상기 스퍼터링 가스로부터 플라즈마를 발생시키는 단계; 및
    상기 스퍼터링 가스를 정지시키는 단계를 포함하는, 선택적 에칭 방법.
  3. 제 2 항에 있어서,
    상기 하이-k 유전체층을 에칭하는 단계는,
    상기 에칭 챔버로 상기 에칭 가스를 제공하는 단계;
    상기 하이-k 유전체층을 에칭하도록 상기 에칭 가스로부터 플라즈마를 발생시키는 단계; 및
    상기 에칭 가스를 정지시키는 단계를 포함하는, 선택적 에칭 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 스퍼터링 가스는 화학적 에칭 가스가 없는, 선택적 에칭 방법.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 스퍼터링 가스는 Cl, HBr, 및 F 가 없는, 선택적 에칭 방법.
  6. 제 2 항 또는 제 3 항에 있어서,
    상기 스퍼터링 가스는 순수 Ar 인, 선택적 에칭 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 Ar 스퍼터링에 의해 상기 하이-k 유전체층을 부분적으로 제거하는 단계는 약 2 내지 20 인 상기 폴리실리콘 재료에 대한 하이-k 유전체의 고 선택도를 제공하는, 선택적 에칭 방법.
  8. 제 7 항에 있어서,
    상기 Ar 스퍼터링에 의해 상기 하이-k 유전체층을 부분적으로 제거하는 단계는 약 5 내지 20 인 상기 폴리실리콘 재료에 대한 하이-k 유전체의 고 선택도를 제공하는, 선택적 에칭 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 하이-k 유전체층은 금속 산화층인, 선택적 에칭 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 하이-k 유전체층은 패터닝된 폴리실리콘층 상에 형성되고, 제 2 폴리실리콘층은 상기 하이-k 유전체층 상에 형성되며,
    상기 제 2 폴리실리콘층을 에칭함으로써 에칭될 상기 하이-k 유전체층을 노출시키는 단계를 더 포함하는, 선택적 에칭 방법.
  11. 폴리실리콘층에 대해 층들의 스택 중의 하이-k (high-k) 유전체층을 선택적으로 에칭하는 방법으로서,
    상기 스택은 기판 상에 형성된 패터닝된 제 1 폴리실리콘층, 상기 제 1 폴리실리콘층 상에 형성된 상기 하이-k 유전체층, 및 상기 하이-k 유전체층 상에 형성된 제 2 폴리실리콘층을 포함하고,
    밀한 영역 및 소한 영역을 갖는 마스크 피쳐들을 구비한 마스크를 통해 상기 제 2 폴리실리콘층을 에칭하는 단계; 및
    상기 마스크를 통해 상기 패터닝된 폴리실리콘층에 대해 상기 하이-k 유전체층을 선택적으로 에칭하는 단계로서,
    Ar 스퍼터링에 의해 상기 하이-k 유전체층을 부분적으로 제거하는 단계; 및
    BCl3 를 포함한 에칭 가스를 이용하여 상기 하이-k 유전체층을 추가적으로 에칭하는 단계를 포함하는, 상기 패터닝된 폴리실리콘층에 대해 상기 하이-k 유전체층을 선택적으로 에칭하는 단계를 포함하고,
    상기 Ar 스퍼터링에 의해 상기 하이-k 유전체층을 부분적으로 제거하는 단계와 상기 에칭 가스를 이용하여 상기 하이-k 유전체층을 추가적으로 에칭하는 단계의 조합은 상기 밀한 영역 및 상기 소한 영역에 대해서 마이크로 로딩 (micro loading) 을 감소시키는, 선택적 에칭 방법.
  12. 제 11 항에 있어서,
    상기 층들의 스택은 상기 제 2 폴리실리콘층 상에 형성되는 콘택층을 더 포함하고, 상기 마스크는 상기 콘택층 상에 형성되는, 선택적 에칭 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제 1 폴리실리콘층은 또한 상기 하이-k 유전체층을 선택적으로 에칭하는 동안 상기 마스크 피쳐들을 통해 제거되는, 선택적 에칭 방법.
  14. 제 13 항에 있어서,
    상기 제 1 폴리실리콘층 아래의 상기 기판 상에는 산화층을 형성하고, 상기 하이-k 유전체층을 선택적으로 에칭하는 것은 상기 마스크 피쳐들을 통해 상기 제 1 폴리실리콘층을 제거하고 상기 기판 상에 상기 산화층을 남기는, 선택적 에칭 방법.
  15. 폴리실리콘 재료에 대해 하이-k (high-k) 유전체층을 선택적으로 에칭하는 장치로서,
    플라즈마 처리 챔버 인클로저 (enclosure) 를 형성하는 챔버벽; 상기 플라즈마 처리 챔버 인클로저 내부에 기판을 지지하기 위한 기판 지지체; 상기 플라즈마 처리 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기; 상기 플라즈마 처리 챔버 인클로저에 플라즈마를 유지시키는 전력을 제공하기 위한 적어도 하나의 전극; 상기 플라즈마 처리 챔버 인클로저 내로 가스를 제공하기 위한 가스 입구; 및 상기 플라즈마 처리 챔버 인클로저로부터 가스를 배기하기 위한 가스 출구를 포함하는, 플라즈마 처리 챔버;
    스퍼터링 가스 소스; 및 하이-k 유전체 에칭 가스 소스를 포함하고, 상기 가스 입구와 유체 연통하는, 가스 소스; 및
    적어도 하나의 프로세서; 및 컴퓨터 판독가능 매체를 포함하고, 상기 가스 소스 및 상기 적어도 하나의 전극에 제어가능하게 접속되는, 제어기를 포함하고,
    상기 컴퓨터 판독가능 매체는,
    상기 스퍼터링 가스 소스로부터 Ar 스퍼터링 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 하이-k 유전체층을 부분적으로 제거하기 위하여 상기 스퍼터링 가스로부터 플라즈마를 발생시키기 위한 컴퓨터 판독가능 코드;
    상기 스퍼터링 가스를 정지시키기 위한 컴퓨터 판독가능 코드;
    상기 하이-k 유전체 에칭 가스 소스로부터 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 하이-k 유전체층을 에칭하기 위하여 상기 에칭 가스로부터 플라즈마를 발생시키기 위한 컴퓨터 판독가능 코드; 및
    상기 에칭 가스를 정지시키기 위한 컴퓨터 판독가능 코드를 포함한, 상기 폴리실리콘 재료에 대해 상기 하이-k 유전체층을 선택적으로 에칭하기 위한 컴퓨터 판독가능 코드를 포함하는, 선택적 에칭 장치.
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