KR20110117078A - 어레이 더블 패터닝을 위한 스페이서 형성 - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 title description 3
- 238000000059 patterning Methods 0.000 title description 3
- 230000002093 peripheral effect Effects 0.000 claims abstract description 109
- 238000000034 method Methods 0.000 claims abstract description 92
- 238000005530 etching Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims description 78
- 230000008021 deposition Effects 0.000 claims description 42
- 239000007789 gas Substances 0.000 claims description 40
- 238000012545 processing Methods 0.000 claims description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000009966 trimming Methods 0.000 claims description 9
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 239000012530 fluid Substances 0.000 claims description 2
- 230000001105 regulatory effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 91
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 230000001681 protective effect Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 241000699666 Mus <mouse, genus> Species 0.000 description 2
- 229910004028 SiCU Inorganic materials 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 241000699670 Mus sp. Species 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
어레이 영역을 주위의 주변 영역과 함께 형성하는 방법으로서, 기판이 에칭 층 아래에 배치되고, 에칭 층은 어레이 영역 및 주변 영역을 정의하는 패터닝된 유기 마스크 아래에 배치된다. 패터닝된 유기 마스크가 트리밍된다. 무기 층이 패터닝된 유기 마스크 상에 퇴적되며, 유기 마스크의 주변 영역 상에 무기 층의 두께는 유기 마스크의 어레이 영역 상에 무기 층의 두께보다 크다. 주변 영역에서 유기 마스크를 노출되지 않은 상태로 두는 한편 어레이 영역에서 유기 마스크를 노출시키고 무기 스페이서를 형성하기 위해 무기 층이 에치백된다. 주변 영역에서 무기 스페이서를 제자리에 남겨 두고 주변 영역에 유기 마스크를 보호하는 한편 어레이 영역에서 노출된 유기 마스크가 스트립된다.
Description
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 동안에, 잘 알려진 패터닝 및 에칭 프로세스를 이용하여 반도체 디바이스의 피쳐들을 웨이퍼 내에 정의 (define) 한다. 이들 프로세스에서, PR (photoresist; 포토레지스트) 재료는 웨이퍼 상에 퇴적된 다음, 레티클에 의해 필터링된 광에 노광된다. 레티클은 일반적으로 광이 레티클을 통과하여 전파하지 못하게 차단하는 예시적인 피쳐 기하구조들로 패터닝된 유리 플레이트이다.
광은 레티클을 통과한 후, 포토레지스트 재료의 표면과 접촉한다. 광은 포토레지스트 물질의 화학적 조성을 변화시켜 현상액이 포토레지스트 물질의 일부분을 제거할 수 있게 한다. 포지티브 포토레지스트 재료의 경우에, 노출된 영역이 제거되고 네가티브 포토레지스트 재료의 경우에, 노출되지 않은 영역이 제거된다. 그 후, 웨이퍼를 에칭하여 포토레지스트 재료에 의해 더 이상의 보호되지 않는 영역에서부터 하부에 있는 재료를 제거하고 이에 의해 웨이퍼 내에 원하는 피쳐를 형성한다.
본 발명의 목적에 따라 상술한 내용을 달성하기 위하여 둘러싸는 주변 영역을 갖는 어레이 영역을 형성하는 방법이 제공되며, 여기에서 기판은 어레이 영역과 주변 영역을 정의하는 패터닝된 유기 마스크 아래에 배치된 에칭 층 아래에 배치된다. 패터닝된 유기 마스크는 트리밍된다. 무기 층은 패터닝된 유기 마스크 상에 퇴적되고 유기 마스크의 주변 영역 상에서의 무기 층의 두께는 유기 마스크의 어레이 영역 상의 무기 층의 두께보다 더 크다. 주변 영역 내에 유기 마스크를 노출되지 않은 상태로 두는 한편, 무기 층을 에치백 (etch back) 하여 유기 마스크를 노출시키고 어레이 영역 내에 무기 스페이서를 형성한다. 주변 영역에서는 무기 스페이서들을 제자리에 남겨두고 유기 마스크를 보호하는 한편, 어레이 영역 내에 노출된 유기 마스크를 스트립한다.
본 발명의 다른 구현에서, 둘러싸는 주변 영역을 갖는 어레이 영역을 형성하는 장치가 제공되며, 여기에서 기판은 어레이 영역과 주변 영역을 정의하는 패터닝된 유기 마스크 아래에 배치된 에칭 층 아래에 배치된다. 플라즈마 프로세싱 챔버가 제공되며, 이 챔버는 플라즈마 프로세싱 챔버 엔클로저를 형성하는 챔버 측벽, 플라즈마 프로세싱 챔버 엔클로저 내에 기판을 지지하기 위한 기판 지지부, 플라즈마 프로세싱 챔버 엔클로저 내의 압력을 조절하는 압력 레귤레이터, 플라즈마를 유지하기 위하여 플라즈마 프로세싱 챔버 엔클로저에 전력을 제공하는 적어도 하나의 안테나, 바이어스 전압을 제공하기 위한 적어도 하나의 바이어스 전극, 플라즈마 프로세싱 챔버 엔클로저 내에 가스를 제공하기 위한 가스 인렛 (gas inlet), 및 플라즈마 프로세싱 챔버 엔클로저로부터 가스를 배출하기 위한 가스 아웃렛 (gas outlet) 을 포함한다. 가스원은 가스 인렛과 유체 연결되어 있고 트리밍 가스원 (trimming gas source), 무기 층 퇴적 가스원, 에치백 가스원 및 스트립 가스원을 포함한다. 컨트롤러는 가스원, 적어도 하나의 안테나 및 적어도 하나의 바이어스 전극에 제어가능하게 연결되어 있고, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는 패터닝된 유기 마스크를 트리밍하기 위한 컴퓨터 판독가능 코드, 패터닝된 유기 마스크 상에 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드 - 유기 마스크의 주변 영역 상에서의 무기 층의 두께는 유기 마스크의 어레이 영역 상에서의 무기 층의 두께보다 더 큼 -, 주변 영역 내에 유기 마스크를 노출되지 않은 상태로 두는 한편, 유기 마스크를 노출시키고 어레이 영역에 무기 스페이서를 형성하기 위하여 무기 층을 에치백하기 위한 컴퓨터 판독가능 코드, 및 주변 영역에서 무기 스페이서들을 제자리에 남겨두고 유기 마스크를 보호하는 한편, 어레이 영역 내에 노출된 유기 마스크를 스트립하기 위한 컴퓨터 판독가능 코드를 포함한다.
본 발명의 이들 특징 및 다른 특징들은 다음에 오는 도면과 결합하여 본 발명의 상세한 설명에서 보다 자세히 설명될 것이다.
본 발명은 첨부된 도면들의 그림을 참조로 제한을 두지 않고 예를 들어 설명하며 유사한 도면 부호는 유사한 요소들을 의미한다.
도 1은 본 발명의 일 실시예에 이용될 수 있는 프로세스의 하이 레벨 흐름도이다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따라 프로세싱된 실리콘 웨이퍼의 일례의 부분을 나타내는 평면도이다.
도 3a 내지 도 3l은 도 2a 내지 도 2l의 확대된 횡단면도이다.
도 4는 본 발명의 구현예에 이용될 수 있는 프로세싱 툴을 나타낸다.
도 5a 및 도 5b는 본 발명의 실시예들에 이용되는 제어 회로에 대한 컨트롤러를 구현하기에 적합한 컴퓨터 시스템을 나타낸다.
도 6은 본 발명의 일 실시예에 이용된 무기 층을 퇴적하기 위한 2단계 프로세스의 흐름도이다.
도 7a 및 도 7b는 도 6의 프로세스에 따라 프로세싱된 스택의 부분을 나타내는 개략적인 횡단면도이다.
도 1은 본 발명의 일 실시예에 이용될 수 있는 프로세스의 하이 레벨 흐름도이다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따라 프로세싱된 실리콘 웨이퍼의 일례의 부분을 나타내는 평면도이다.
도 3a 내지 도 3l은 도 2a 내지 도 2l의 확대된 횡단면도이다.
도 4는 본 발명의 구현예에 이용될 수 있는 프로세싱 툴을 나타낸다.
도 5a 및 도 5b는 본 발명의 실시예들에 이용되는 제어 회로에 대한 컨트롤러를 구현하기에 적합한 컴퓨터 시스템을 나타낸다.
도 6은 본 발명의 일 실시예에 이용된 무기 층을 퇴적하기 위한 2단계 프로세스의 흐름도이다.
도 7a 및 도 7b는 도 6의 프로세스에 따라 프로세싱된 스택의 부분을 나타내는 개략적인 횡단면도이다.
이하, 본 발명을 첨부된 도면에 나타낸 바와 같이 본 발명의 몇몇 바람직한 실시예들을 참조로 자세히 설명할 것이다. 다음의 설명에서, 다수의 특정 세부 내용들은 본 발명의 철저한 이해를 위하여 설명한 것이다. 그러나, 본 발명이 이들 특정 세부 내용들 일부 또는 전부 없이도 실시될 수 있음은 당해 기술 분야의 숙련된 자에게 명백할 것이다. 다른 예에서, 본 발명이 불필요하게 모호해지지 않기 위하여 잘 알려진 프로세스 단계 및/또는 구조체는 자세하게 설명되지 않았다.
용이한 이해를 위하여, 도 1은 본 발명의 일 실시예에 이용될 수 있는 프로세스의 하이 레벨 흐름도로서, 어레이 영역 및 무기 에칭 층의 주변 영역을 에칭하기 위한 방법을 제공한다. 웨이퍼는 무기 에칭 층 아래에 배치되고 무기 에칭 층은 무기 마스크 층 아래에 배치되며 무기 마스크 층은 패터닝된 유기 마스크 아래에 배치되고, 여기에서 패터닝된 유기 마스크는 어레이 영역을 정의하고 주변 영역은 유도 결합된 TCP 챔버 내에 배치된다 (단계 104). 패터닝된 유기 마스크를 측방향 트림 (lateral trim) 으로 트리밍한다 (단계 108). 무기 층을 유기 마스크 층 상에 퇴적한다 (단계 112). 이 퇴적은 유기 마스크의 어레이 영역 위에서 보다는 유기 마스크의 주변 영역 위에서 더 큰 두께를 제공한다. 그 후, 주변 영역 내의 유기 마스크를 노출시키지 않는 한편, 어레이 영역 내의 유기 마스크를 노출시키도록 무기 퇴적 층을 에치백한다 (단계 116). 주변 영역 내에 유기 마스크를 남겨 두는 한편 어레이 영역 내에 유기 마스크만을 노출시키는 것은 어레이 영역보다 주변 영역 위에 더 두꺼운 퇴적을 제공함으로써 가능하게 된다. 무기 퇴적 층의 에치백은 유기 마스크의 라인들에 인접하여 어레이 영역 내의 스페이서들의 형성을 가져온다. 어레이 영역에서만 유기 마스크를 스트립하여, 어레이 영역에 무기 퇴적 층의 스페이서들만을 남겨둔다 (단계 120). 유기 마스크를 어레이 영역에서만 스트립하는 이유는, 이전 단계가 어레이 영역 내의 유기 마스크를 노출시키도록 하는 한편 주변 어레이 영역 내에서의 유기 마스크를 노출시키지 않도록 하기 때문이다. 주변 영역을 에칭되지 않게 보호하는 한편, 무기 층을 에칭하도록 스페이서들을 에칭 마스크로서 이용한다 (단계 124). 이 에칭은 주변 영역 상의 나머지 퇴적 무기 층도 또한 에칭 제거할 수 있다. 주변 영역 상에 퇴적 유기 층을 에칭 제거하기 때문에 주변 영역 상의 유기 마스크를 스트립으로 스트립제거할 수 있다 (단계 126). 그 후, 패터닝된 유기 EOL (end of the line) 제거를 수행하고 웨이퍼 상에 주변 보호 마스크를 형성한다 (단계 128). 패터닝된 유기 EOL (end of the line) 제거 및 주변 보호 마스크는, 인접하는 어레이 라인을 단락시키는 EOL의 제거 및 또한 주변 영역의 에칭을 허용하기 위해 이중 EOL 및 주변 영역을 노출시키지만 어레이 영역의 나머지를 커버한다. 패터닝된 결합형 (통합형) 유기 EOL 및 주변 보호 영역 마스크는 어레이 영역 내에서의 EOL 에칭을 허용하기 위해 어레이 영역의 부분을 노출시킬 수 있다. 이 방식으로, 단일 마스크를 이용하여 EOL 및 주변부 양쪽 모두를 제거하기 때문에, 리소그래피 단계의 제거로 인한 상당한 비용 절감을 실현할 수 있다. 유기 EOL 및 주변 보호 영역 마스크에 의해 노출된 어레이 영역과 주변 영역 내에서의 무기 층의 부분들을 에칭하는 후속 에칭 단계들을 수행한다 (단계 132). 유기 EOL 및 주변 보호 마스크를 스트립한다 (단계 136). 그 후 에칭 층을 에칭한다 (단계 140).
실시예
본 발명의 구현예에서, 웨이퍼가 제공된다. 도 2a는 실리콘 웨이퍼의 일례의 부분을 나타내는 평면도이다. 도 3a는 실리콘 질화물 (SiN) 층 (208) 이 형성되는 실리콘 웨이퍼 (204) 를 선 3A-3A을 따라 절단한 확대된 횡단면도이며, 실리콘 질화물 (SiN) 층 (208) 위에는 비정질 카본층 (212) 이 형성되고, 비정질 카본층 (212) 위에는 산화물층 (216) 이 형성되며, 산화물층 (216) 위에는 제2 SiN 층 (220) 이 형성되고, 제2 SiN 층 (220) 위에는 하부 방사 반지 코팅 (bottom antireflective coating; BARC; 224) 이 형성되며, BARC (224) 위에는 패터닝된 유기 마스크 (228) 가 형성된다. 도 2a의 평면도는 음영 처리 (shade) 된 패터닝된 유기 마스크 (228) 및 음영처리되지 않은 (unshade) 노출된 BARC (224) 를 보여준다. 패터닝된 유기 마스크 (228) 는 비교적 가늘고 보다 밀도있는 라인 패턴을 갖는 라인 (308) 에 의해 정의된 어레이 영역 (304) 및 보다 밀도있는 라인 패턴 대신에 큰 커버 면적을 갖는 주변 영역 (312) 을 정의한다.
웨이퍼 (204) 는 프로세스 챔버 내에 배치될 수 있다 (단계 104). 도 4는 본 발명의 구현에 이용될 수 있는 프로세싱 툴을 나타낸다. 도 4는 플라즈마 프로세싱 툴 (401) 을 포함한 플라즈마 프로세싱 시스템 (400) 의 개략도이다. 플라즈마 프로세싱 툴 (401) 은 유도결합된 플라즈마 에칭 툴이며, 내부에 플라즈마 프로세싱 챔버 (404) 를 갖는 플라즈마 반응기 (402) 를 포함한다. TCP (transformer coupled power) 컨트롤러 (450) 및 바이어스 파워 컨트롤러 (455) 는 각각 TCP 파워 서플라이 (451) 및 바이어스 파워 서플라이 (456) 를 제어하여, 플라즈마 챔버 (404) 내에 생성된 플라즈마 (424) 에 영향을 준다.
바이어스 파워 컨트롤러 (450) 는 TCP 매치 네트워크 (452) 에 의해 튜닝되는 13.56 MHz에서의 무선 주파수 신호를 플라즈마 챔버 (404) 근처에 위치된 TCP 코일 (453) 에 제공하도록 구성된 TCP 파워 서플라이 (451) 에 대한 설정값을 설정한다. RF 투과 윈도우 (454) 는 플라즈마 챔버 (404) 로부터 TCP 코일 (453) 을 분리하는 반면, TCP 코일 (453) 로부터 플라즈마 챔버 (404) 에 에너지를 전달하는 것을 허용한다.
바이어스 파워 컨트롤러 (455) 는 바이어스 매치 네트워크 (457) 에 의해 튜닝되는 RF 신호를 플라즈마 챔버 (404) 내에 위치된 척 전극 (408) 에 제공하도록 구성된 바이어스 파워 서플라이 (456) 에 대한 설정값을 설정하여, 프로세싱중인 웨이퍼 상의 에칭 층 또는 반도체 웨이퍼 워크 피스와 같은 기판 (406) 을 수용하도록 구성된 전극 (408) 상에서 DC (direct current) 바이어스를 생성한다.
가스 공급 메카니즘 또는 가스원 (410) 은 프로세스에 요구되는 적절한 화학 물질을 플라즈마 챔버 (404) 의 내부에 제공하기 위해 가스 매니폴드 (417) 를 통하여 연결된 가스 또는 가스들 (416) 의 소스 또는 소스들을 포함한다. 가스 배기 메카니즘 (418) 은 압력 제어 밸브 (419) 및 배기 펌프 (420) 를 포함하며, 플라즈마 챔버 (404) 내에서부터 입자들을 제거하고 플라즈마 챔버 (404) 내에 특정 압력을 유지시킨다.
온도 컨트롤러 (480) 는 냉각 파워 서플라이 (484) 를 제어함으로써 척 전극 (408) 내에 제공된 냉각 순환 시스템의 온도를 제어한다. 플라즈마 프로세싱 시스템은 또한 전자 제어 회로 (470) 를 포함한다. 플라즈마 프로세싱 시스템은 또한 엔드 포인트 검출기를 가질 수도 있다.
도 5a 및 도 5b는 본 발명의 실시예들에 이용된 제어 회로 (470) 에 대한 컨트롤러를 실행시키기에 적합한 컴퓨터 시스템 (500) 을 나타낸다. 도 5a는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 보여준다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 핸드헬드 디바이스에서부터 대형 슈퍼 컴퓨터에 이르는 범위에 있는 많은 물리적 형태를 가질 수 있다. 컴퓨터 시스템 (500) 은 모니터 (502), 디스플레이 (504), 하우징 (506), 디스크 드라이브 (508), 키보드 (510) 및 마우스 (512) 를 포함한다. 디스크 (514) 는 컴퓨터 시스템 (500) 으로부터 그리고 컴퓨터 시스템 (500) 으로 데이터를 전달하는데 이용되는 컴퓨터 판독가능 매체이다.
도 5b는 컴퓨터 시스템 (500) 에 대한 블록도의 일례이다. 매우 다양한 서브시스템들이 시스템 버스 (520) 에 연결되어 있다. 프로세서 (들) (522; 중앙 프로세싱 유닛 또는 CPU이라 부름) 은 메모리 (524) 를 포함한 저장 디바이스들에 연결되어 있다. 메모리 (524) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당해 기술 분야에 잘 알려진 바와 같이, ROM은 데이터 및 명령을 CPU에 단방향으로 전달하도록 동작하고 RAM은 데이터 및 명령을 양방향으로 전달하는데 일반적으로 이용된다. 이들 유형의 메모리 양쪽 모두는 아래 설명된 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수 있다. 고정식 디스크 (526) 도 또한, CPU (522) 에 양방향으로 연결될 수 있는데, 이는 추가적인 데이터 저장 용량을 제공하고, 또한 아래 설명된 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정식 디스크 (526) 는 프로그램, 데이터 등을 저장하는데 이용될 수 있고, 일반적으로 주요 저장 장치보다 더 느린 (하드 디스크와 같은) 보조 저장 매체이다. 고정식 디스크 (526) 내에 유지된 정보는 적절한 경우에, 가상 메모리로서 표준 방식으로 메모리 (524) 내에 포함될 수 있다. 탈착식 디스크 (514) 는 아래 설명된 임의의 컴퓨터 판독가능 매체의 형태를 취할 수 있음을 알아야 한다.
CPU (522) 는 또한, 디스플레이 (504), 키보드 (510), 마우스 (512) 및 스피커 (530) 와 같은 다양한 입력/출력 디바이스에 연결된다. 일반적으로, 입력/출력 디바이스는 비디오 디스플레이, 트랙볼, 마우스, 키보드, 마이크로폰, 터치 감지형 디스플레이, 트랜스듀서 카드 리더기, 자기 또는 페이퍼 테이프 리더기, 테블릿, 스타일러스, 음성 또는 핸드라이팅 인식기, 생체 리더기 또는 다른 컴퓨터 중 어느 하나일 수 있다. CPU (522) 는 선택적으로 네트워크 인터페이스 (540) 를 이용하여 다른 컴퓨터 또는 원격 통신 네트워크에 연결될 수 있다. 이러한 네트워크 인터페이스에서는, 상술한 방법 단계들을 수행하는 중에, CPU가 네트워크로부터 정보를 수신할 수 있거나 네트워크에 정보를 출력할 수 있는 것으로 본다. 또한, 본 발명의 방법 실시예들은 CPU (522) 상에서 단독으로 실행할 수도 있거나 프로세싱의 일부분을 공유하는 원격 CPU와 결합하여 인터넷과 같은 네트워크를 통하여 실행할 수도 있다.
추가로, 본 발명의 실시예들은 추가로 다양한 컴퓨터로 실행되는 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 갖는 컴퓨터 저장 제품에 관한 것이다. 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특수하게 설계되고 구성된 것들 일 수 있거나 또는 이들은 컴퓨터 소프트웨어 기술에 숙련된 자에게 잘 알려지고 이용가능한 유형으로 이루어질 수 있다. 유형의 컴퓨터 판독가능 매체의 일례는 이들로 제한되는 것은 아니지만 하드 디스크, 플로피 디스크, 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 디스크 (floptical disk) 와 같은 자기 광학 매체; 및 ASIC (application-specific integrated circuit), PLD (programmable logic device) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장 및 실행하도록 특수하게 구성된 하드웨어 디바이스를 포함한다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터 (interpreter) 를 이용하여 컴퓨터에 의해 실행되는 파일 포함 상위 레벨 코드를 포함한다. 컴퓨터 판독가능 매체는 또한 반송파에서 구현된 컴퓨터 데이터 신호에 의해 전송되고 프로세서에 의해 실행가능한 명령 시퀀스를 나타내는 컴퓨터 코드일 수 있다.
프로세스 챔버에서, 패터닝된 유기 마스크 (228) 가 트리밍된다 (단계 108). 트림은 패터닝된 유기 마스크 (228) 의 측방향 에칭을 제공한다. 도 2b는 패터닝된 유기 마스크 (228) 가 트리밍된 후의 웨이퍼 부분의 평면도이고 도 3b는 그 횡단면도이다. 알 수 있는 바와 같이, 마스크 라인들이 더 가늘게 만들어진다. 이 예에서, 마스크 라인은 25% 이상까지 더 얇게 트리밍된다. 이 예에서, 패터닝된 유기 마스크를 트리밍하는 것은 또한 BARC (224) 를 관통하여 에칭함으로써 SiN 층 (220) 의 부분들이 노출되도록 한다.
퇴적 무기 층은 패터닝된 유기 층 상에 퇴적되며 (단계 112) 유기 마스크의 주변 영역 상에 퇴적 무기 층의 두께는 유기 마스크의 어레이 영역 상에 퇴적 무기 층의 두께보다 더 크다. 이 예에서, 퇴적 무기 층은 실리콘 산화물계 재료로 형성된다. 도 2c는 실리콘 산화물 층 (232) 이 웨이퍼 상에 퇴적된 후의 평면도를 보여주고 도 3c는 그 횡단면도를 보여준다. 평면도에서, 도 2c는 전체 표면이 퇴적 실리콘 산화물 층 (232) 으로 커버된다. 라인들은 컨투어 라인들이다. 어레이 영역에서의 패터닝된 유기 마스크 상단에 퇴적 실리콘 산화물 층 (232) 의 두께 (240) 는 주변 영역 (312) 의 패터닝된 유기 마스크 상에 퇴적 실리콘 산화물 층 (232) 의 두께 (244) 보다 더 얇다는 것을 유념해야 한다.
퇴적부가 예리한 모서리부를 갖는 것으로 도시되어 있지만, 다른 퇴적부는 둥근 모서리를 가질 수도 있다. 이 예에서는 간략화를 위하여 예리한 모서리가 도시되어 있다.
본 발명의 일 실시예에서는, 2 단계 퇴적 프로세스를 이용하여 퇴적 실리콘 산화물 층을 제공하는데, 어레이 영역 상의 마스크 상에 퇴적 실리콘 산화물 층의 두께는 주변 영역 상의 마스크 상에 퇴적 실리콘 산화물 층의 두께보다 더 얇다. 도 6은 2 단계 프로세스의 흐름도이다. 제1 단계에서, 50 mTorr보다 더 큰 프로세스 압력을 이용하여 퇴적 무기 층을 패터닝된 마스크 상에 첫번째로 퇴적한다 (단계 604). 그 다음, 10 mTorr보다 작은 압력에서 퇴적 무기 층을 퇴적한다 (단계 608). 이러한 레시피의 일례에서, 제1 단계 (단계 604) 는 400 와트 TCP로 10OmT의 프로세스 압력을 제공한다. 50 sccm SiCU4 및 50 sccm O2의 퇴적 가스가 제공된다. 15℃의 정전 척 온도가 제공된다. 프로세스는 5초 동안 유지된다. 제2 단계는 400 와트 TCP로 5 mTorr의 프로세스 압력을 제공한다. 50 sccm SiCU4 및 50 sccm O2의 퇴적 가스가 제공된다. 15℃의 정전 척 온도가 제공된다. 프로세스는 10초 동안 유지된다. 이 특정 예에서, 이들 두개의 퇴적 단계 각각에 대한 퇴적 화학 물질은 동일하다. 보다 일반적으로, 프로세스 압력이 서로 상이하다는 것을 제외하면, 모든 프로세스 파라미터들은 동일하다.
도 7a는 제1 퇴적 단계 (단계 604) 이후의 스택 부분의 개략적인 횡단면도이다. 이 예에서, 에칭 층 (716) 은 하드마스크 층 (720) 에 의해 커버되며, 하드마스크 층 (720) 위에는 어레이 영역 (752) 및 주변 영역 (756) 을 정의하는 패터닝된 BARC 층 (724) 및 포토레지스트 마스크 (728) 이 제공되었다. 제1 퇴적 단계는 50 mTorr보다 큰 프로세스 압력으로 실리콘 산화물 층을 퇴적하였다. 이 단계는 주변 영역 내에서 패터닝된 마스크 상단의 수평 표면 상에 두께 (744) 를 갖고 어레이 영역의 피쳐들 하단에 두께 (746) 를 갖는 비교적 두꺼운 퇴적부를 형성한다. 이 단계는 측벽 상에 두께 (748) 를 갖는 보다 얇은 퇴적부를 제공한다. 일례에서, 측벽의 두께는 주변 영역 마스크 상의 마스크 상에 퇴적 무기 층의 두께의 1/2보다 더 작을 수 있다. 어레이 영역 내의 라인 패턴들이 너무 얇기 때문에, 퇴적층 측벽의 두께는 라인 패턴 상의 퇴적부의 두께에 영향을 줌으로써, 어레이 영역 내의 라인들 상단에서 두께 (750) 를 갖는 두께는 주변 영역 내의 마스크 상단에서 두께 (744) 를 갖는 퇴적부보다 더 얇다. 이 단계는 매우 얇은 측벽들을 단독으로 제공한다.
도 7b는 제2 퇴적 단계 (단계 608) 이후에 스택의 부분의 개략적인 횡단면도이다. 제2 퇴적 단계는 10 mTorr보다 작은 프로세스 압력으로 실리콘 산화물 층을 퇴적한다. 이 단계는 주변 영역 내의 패터닝된 마스크 상단에서의 수평 표면 상에, 어레이 영역에서의 피쳐들 하단에, 측벽 상에, 그리고 어레이 영역 내의 패터닝된 마스크의 수평 표면 상에 퇴적부를 보다 균일하게 형성한다. 따라서, 퇴적 층의 주변 영역 내에서의 패터닝된 마스크 상단의 수평 표면 상에 제2 단계로 인한 추가적인 두께는 측벽 상의 제2 단계로 인한 추가적인 두께의 1½보다 작다. 이 단계는 단독으로 어레이 영역에서의 마스크 (750) 상단의 퇴적부 두께를 주변 영역에서의 마스크 (744) 상단의 퇴적부의 두께와 대략 동일하게 만들어, 어레이 영역에서는 마스크를 노출시키지만 주변 영역에서는 마스크를 보호하는 후속의 에치백이 허용되지 않는다. 이 2단계 프로세스는 충분히 두꺼운 측벽을 제공하는 한편, 주변 영역에서의 두께에 비해 어레이 영역 (752) 에서의 마스크 상단에 더 두꺼운 퇴적 두께를 제공한다.
다른 실시예에서, 제1 퇴적 단계는 50-200 mTorr의 프로세스 압력 범위를 이용하여 수행되고 제2 퇴적 단계는 1-10 mTorr의 프로세스 압력 범위를 이용하여 수행된다. 다른 실시예에서, 제1 퇴적 단계는 50-200 mTorr의 프로세스 압력 범위를 이용하여 수행되고 제2 퇴적 단계는 50 mTorr보다 더 작은 프로세스 압력을 이용하여 수행된다.
그 후, 퇴적된 무기 층 (232) 을 에치백하여 (단계 116) 어레이 영역에서의 유기 마스크를 노출시키는 한편, 주변 영역에서의 유기 마스크는 노출되지 않은 상태로 둔다. 이 프로세스의 예시적인 레시피에서, 2 mTorr의 프로세스 압력이 500 와트 TCP 및 200 볼트의 바이어스 전압과 함께 제공된다. 110 sccm CHF3 의 에치백 가스가 제공된다. 10℃의 정전 척 온도가 유지된다. 프로세스는 10 초 동안 유지된다. 도 2d는 퇴적 무기 층 (232) 이 에치백된 후의 웨이퍼 부분의 평면도이고 도 3d는 그 횡단면도이다. 어레이 영역에서 패터닝된 유기 마스크 (228) 상의 그리고 피쳐들 하단의 퇴적 무기 층은 어레이 영역에서의 SiN 층 (220) 및 패터닝된 유기 마스크 (228) 을 에칭 제거하여 노출시키는 한편, 주변 영역에서의 패터닝된 유기 마스크 (228) 은 노출되지 않은 상태로 유지된다. 어레이 영역에서의 퇴적 무기 층 (232) 의 에치백은 퇴적 무기 층의 스페이서들 (234) 이 어레이 영역에서의 유기 마스크의 라인들에 인접하여 형성되도록 한다.
노출된 패터닝된 유기 마스크 (228) - 어레이 영역에서만 노출됨 - 는 스트립되는 한편, 주변 영역에서의 패터닝된 유기 마스크는 스트립 (단계 120) 으로부터 보호된다. 스트립된 유기 마스크 (228) 에 의해 노출된 임의의 BARC (224) 도 또한 이 실시예에서는 스트립된다. 도 2e는 어레이 영역에서의 패터닝된 유기 마스크 및 BARC이 스트립된 후의 웨이퍼 부분의 평면도이고 도 3e는 그 횡단면도이다. 어레이 영역에서의 유기 마스크 및 BARC의 스트립은 SiN 층 (220) 을 더 많이 노출시키고 퇴적 무기 재료 (232) 의 무기 스페이서 (234) 를 어레이 영역 (304) 에 남겨 둔다.
그 후, 어레이 영역에서 무기 스페이서 (234) 를 마스크로서 이용하여 SiN 층을 에칭한다 (단계 124). 주변 영역에서는 퇴적 무기 층을 에칭하여 제거한다. 도 2f는 SiN 층이 에칭된 후의 웨이퍼 부분의 평면도이고 도 3f는 그 횡단면도이다. SiN 층이 에칭 제거된 경우 패드 산화물 층 (216) 이 노출된다. 퇴적 무기 층이 주변 영역에서 에칭 제거된 경우 주변 영역에서의 패터닝된 유기 마스크 (228) 이 노출된다.
그 다음, 스트립 단계는 주변 영역에서 나머지 패터닝된 유기 마스크 (228) 및 BARC (224) 를 제거한다 (단계 126). 도 2g는 주변 영역에서의 패터닝된 유기 마스크 및 BARC이 스트립된 후의 웨이퍼 부분의 평면도이고 도 3g는 그 횡단면도이다. 유기 마스크 및 BARC가 주변 영역에서 스트립되는 경우, 하부에 있는 SiN (220) 이 노출된다.
그 후, 웨이퍼는 챔버로부터 제거될 수 있다. 어레이 영역을 커버하기 위해 유기 EOL 및 어레이 보호 마스크를 형성하는 한편, 어레이 영역에서 EOL을 노출시키면서 주변 영역을 노출하도록 패턴들을 형성한다 (단계 128). 도 2h는 BARC (242) 와 함께 결합형 (통합형) EOL 제거 + 유기 주변 마스크 (238) 를 형성한 후의 웨이퍼 부분의 평면도이고 도 3h는 횡단면도이다.
그 후, 웨이퍼는 동일 또는 상이한 플라즈마 프로세싱 챔버 내에 위치될 수 있다. 주변 영역에서의 노출된 SiN 층 (220), 및 도 2h에 도시되고 퇴적 무기 층으로부터 형성된 어레이 영역에서의 EOL (246) 이 무기 물질 에칭을 이용하여 에칭 제거되어 (단계 132) 하부에 있는 패드 산화물 층 (216) 을 노출시킨다. 도 2i는 주변 영역에서의 노출된 SiN 층 및 어레이 영역에서의 EOL이 에칭 제거된 후의 웨이퍼 부분의 평면도이고 도 3i는 그 횡단면도이다.
유기 EOL 및 어레이 보호 마스크 및 BARC이 스트립된다 (단계 136). 도 2j는 EOL 및 어레이 보호 마스크 및 BARC이 스트립된 후의 웨이퍼 부분의 평면도이고 도 3j는 그 횡단면도이다.
그후, 하부에 있는 에칭 층이 에칭된다 (단계 140). 이 예에서, 바로 밑에 있는 에칭 층은 패드 산화물 층이다. 이 예에서, 패드 산화물 층 에칭은 나머지 산화물 스페이서들을 또한 제거한다. 도 2k는 하부에 있는 에칭 층이 SiN 층 (220을 하드마스크로서 이용하여 에칭된 후의 웨이퍼 부분의 평면도이고 도 3k는 그 횡단면도이다. 패드 산화물 층의 에칭은 ACL 또는 SoC (Spin-on-Carbon; 212) 와 같은 하부에 있는 비정질 카본 층을 노출시킨다.
이 예에서, 패드 산화물 층은 하부에 있는 비정질 카본 층 (212) 을 에칭하기기 위한 하드마스크로서 이용된다. 그 후, 비정질 카본 층은 하부에 있는 SiN 층 (208) 을 에칭하기 위한 마스크로서 이용된다. 도 2l은 하부에 있는 SiN 층 (208) 이 에칭된 후의 웨이퍼 부분의 평면도이고 도 3l은 그 횡단면도이다. SiN 층의 에칭은 실리콘 웨이퍼 (204) 의 실리콘 층을 노출된 상태로 되게 한다. 다른 실시예에서, 실리콘 층은 실리콘 웨이퍼 위에 다른 중간층일 수도 있다.
본 실시예는 퇴적 층의 두께가 어레이 영역 상에서 보다 주변 영역 상에서 더 두껍게 되는 퇴적을 허용한다. 이는 주변 영역에서의 마스크를 노출시킴이 없이 어레이 영역에서 마스크를 노출시키는 에치백을 허용한다.
이 실시예는 또한, 두개의 별도의 마스크들을 필요로 하지 않고 단일의 마스크로서 형성되는, 단일의 주변 마스크 및 EOL 에치 마스크를 가능하게 한다.
마스크를 제거함으로써, 리소그래피 및 후속하는 에치 및 스트립 단계들에 의해 전체적인 비용이 감소된다.
본 발명은 수개의 바람직한 실시예들에 의해 설명되어 있지만, 본 발명의 범위 내에 드는 수정, 변경 및 여러 대체 등가물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 변경 방식이 존재함을 유념해야 한다. 따라서, 다음에 오는 청구항들은 본 발명의 범위 내에 드는 이러한 모든 수정, 변경 및 여러 대체 등가물을 포함하는 것으로서 해석되는 것으로 의도된다.
Claims (28)
- 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법으로서,
기판이 에칭 층 아래에 배치되고,
상기 에칭 층은 상기 어레이 영역 및 상기 주변 영역을 정의하는 패터닝된 유기 마스크 아래에 배치되며,
상기 방법은,
상기 패터닝된 유기 마스크를 트리밍하는 단계;
상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계로서, 상기 유기 마스크의 주변 영역 상의 상기 무기 층의 두께가 상기 유기 마스크의 상기 어레이 영역 상의 무기 층의 두께보다 큰, 상기 무기 층을 퇴적하는 단계;
상기 주변 영역의 상기 유기 마스크를 노출되지 않은 상태로 두는 한편 상기 어레이 영역의 상기 유기 마스크를 노출시키고 무기 스페이서를 형성하기 위해 상기 무기 층을 에치백 (etch back) 하는 단계; 및
상기 무기 스페이서를 제자리에 남겨 두고 상기 주변 영역의 유기 마스크를 보호하는 한편 상기 어레이 영역의 노출된 유기 마스크를 스트립하는 단계
를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항에 있어서,
무기 층이 상기 유기 마스크와 상기 에칭 층 사이에 배치되고,
상기 방법은,
퇴적된 무기 층의 측벽으로부터 형성된 스페이서를 통하여 상기 무기 층의 어레이 영역을 에칭하는 단계로서, 상기 무기 층의 에칭 단계는 또한 상기 주변 영역 상단에 퇴적 무기 층을 에칭 제거하는, 상기 어레이 영역을 에칭하는 단계;
상기 주변 영역의 상기 패터닝된 유기 마스크를 제거하는 단계;
상기 어레이 영역 및 상기 주변 영역에서 EOL (end of line) 을 노출시키는 한편 상기 어레이 영역을 커버하는 결합형 유기 EOL 및 주변 마스크를 형성하는 단계;
EOL 및 무기 층의 주변 영역을 에칭하는 단계; 및
유기 EOL 및 주변 마스크를 스트립하는 단계를 더 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 2 항에 있어서,
상기 기판을 에칭하는 단계를 더 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 3 항에 있어서,
상기 무기 층을 퇴적하는 단계는,
50 mTorr보다 큰 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계; 및
10 mTorr보다 작은 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 3 항에 있어서,
상기 무기 층을 퇴적하는 단계는,
어레이 마스크 상단 및 어레이 포토레지스트 패턴들 사이의 공간 하단에 퇴적된 막보다 두꺼운 두께로 상기 주변 영역 상의 패터닝된 마스크 상에 상기 무기 층을 퇴적하는 제 1 퇴적을 제공하는 단계; 및
제 2 퇴적을 제공하는 단계로서, 주변 영역 상의 패터닝된 마스크 상에 제 2 단계에 의한 추가적인 퇴적은 어레이 마스크의 상단, 어레이 패턴들 사이의 공간의 하단 및 유기 마스크의 측벽과 대략 동일한 두께를 갖는, 상기 제 2 퇴적 제공 단계를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 3 항에 있어서,
상기 트리밍하는 단계, 상기 무기 층을 퇴적하는 단계, 상기 무기 층을 에치 백하는 단계, 상기 유기 마스크를 스트립하는 단계, 상기 어레이 영역을 에칭하는 단계, 및 상기 주변 영역의 상기 패터닝된 유기 마스크를 제거하는 단계는 단일의 플라즈마 프로세싱 챔버 내에서 수행되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 5 항에 있어서,
상기 EOL 및 무기 층의 주변 영역을 에칭하는 단계, 상기 유기 EOL 및 주변 마스크를 스트립하는 단계 및 상기 기판을 에칭하는 단계는, 단일의 플라즈마 프로세싱 챔버 내에서 수행되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 7 항에 있어서,
상기 기판은 실리콘 웨이퍼 위에 있는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 8 항에 있어서,
상기 유기 마스크는 포토레지스트이며, 상기 퇴적된 무기 층은 실리콘 산화물계 재료를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 9 항에 있어서,
상기 유기 마스크와 상기 에칭 층 사이에 배치된 상기 무기 층은 실리콘 산화물을 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 10 항에 있어서,
비정질 카본 층이 상기 무기 층과 상기 에칭 층 사이에 배치되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항에 있어서,
상기 무기 층을 퇴적하는 단계는,
50 mTorr보다 큰 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계; 및
10 mTorr보다 작은 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 12 항에 있어서,
50 mTorr보다 큰 프로세스 압력을 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계와, 10 mTorr보다 작은 프로세스 압력을 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계 사이의 차이는 오직 프로세스 압력에서의 차이이며, 모든 다른 프로세싱 파라미터는 일정하게 유지되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 12 항에 있어서,
50 mTorr보다 큰 프로세스 압력을 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계와, 10 mTorr보다 작은 프로세스 압력을 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계는 동일한 퇴적 가스 화학 물질을 이용하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항에 있어서,
상기 무기 층을 퇴적하는 단계는,
어레이 마스크 상단 및 어레이 포토레지스트 패턴들 사이의 공간 하단에 퇴적된 막보다 두꺼운 두께로 상기 주변 영역 상의 패터닝된 마스크 상에 상기 무기 층을 퇴적하는 제 1 퇴적을 제공하는 단계; 및
제 2 퇴적을 제공하는 단계로서, 상기 주변 영역 상의 패터닝된 마스크 상에 제 2 단계에 의한 추가적인 퇴적은 어레이 마스크의 상단, 어레이 패턴들 사이의 공간의 하단 및 유기 마스크의 측벽과 대략 동일한 두께를 갖는, 상기 제 2 퇴적 제공 단계를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항에 있어서,
상기 트리밍하는 단계, 상기 무기 층을 퇴적하는 단계, 상기 무기 층을 에치 백하는 단계, 상기 유기 마스크를 스트립하는 단계, 상기 어레이 영역을 에칭하는 단계, 및 상기 주변 영역의 상기 패터닝된 유기 마스크를 제거하는 단계는 단일의 플라즈마 프로세싱 챔버 내에서 수행되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항 또는 제 2 항에 있어서,
상기 기판을 에칭하는 단계를 더 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항, 제 2 항 또는 제 17 항 중 어느 한 항에 있어서,
상기 무기 층을 퇴적하는 단계는,
50 mTorr보다 큰 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계; 및
10 mTorr보다 작은 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 2 항 또는 제 17 항에 있어서,
상기 무기 층을 퇴적하는 단계는,
어레이 마스크 상단 및 어레이 포토레지스트 패턴들 사이의 공간 하단에 퇴적된 막보다 두꺼운 두께로 상기 주변 영역 상의 패터닝된 마스크 상에 상기 무기 층을 퇴적하는 제 1 퇴적을 제공하는 단계; 및
제 2 퇴적을 제공하는 단계로서, 상기 주변 영역 상의 패터닝된 마스크 상에 제 2 단계에 의한 추가적인 퇴적은 어레이 마스크의 상단, 어레이 패턴들 사이의 공간의 하단 및 유기 마스크의 측벽과 대략 동일한 두께를 갖는, 상기 제 2 퇴적 제공 단계를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항, 제 2 항 또는 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
상기 트리밍하는 단계, 상기 무기 층을 퇴적하는 단계, 상기 무기 층을 에치 백하는 단계, 상기 유기 마스크를 스트립하는 단계, 상기 어레이 영역을 에칭하는 단계, 및 상기 주변 영역의 상기 패터닝된 유기 마스크를 제거하는 단계는 단일의 플라즈마 프로세싱 챔버 내에서 수행되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항, 제 2 항 또는 제 17 항 내지 제 20 항 중 어느 한 항에 있어서,
EOL 및 무기 층의 주변 영역을 에칭하는 단계, 유기 EOL 및 주변 마스크를 스트립하는 단계 및 기판을 에칭하는 단계는, 단일의 플라즈마 프로세싱 챔버 내에서 수행되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항, 제 2 항 또는 제 17 항 내지 제 21 항 중 어느 한 항에 있어서,
상기 기판은 실리콘 웨이퍼 위에 있는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항, 제 2 항 또는 제 17 항 내지 제 22 항 중 어느 한 항에 있어서,
상기 유기 마스크는 포토레지스트이며, 상기 퇴적된 무기 층은 실리콘 산화물계 재료를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항, 제 2 항 또는 제 17 항 내지 제 23 항 중 어느 한 항에 있어서,
상기 유기 마스크와 상기 에칭 층 사이에 배치된 상기 무기 층은 실리콘 산화물을 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 1 항, 제 2 항 또는 제 17 항 내지 제 24 항 중 어느 한 항에 있어서,
비정질 카본 층이 상기 무기 층과 상기 에칭 층 사이에 배치되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 제 18 항 내지 제 25 항 중 어느 한 항에 있어서,
50 mTorr보다 큰 프로세스 압력을 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계와, 10 mTorr보다 작은 프로세스 압력을 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하는 단계 사이의 차이는 오직 프로세스 압력에서의 차이이며, 모든 다른 프로세싱 파라미터는 일정하게 유지되는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 방법. - 어레이 영역을 주위의 주변 영역과 함께 형성하는 장치로서,
기판이 에칭 층 아래에 배치되고,
상기 에칭 층은 상기 어레이 영역 및 상기 주변 영역을 정의하는 패터닝된 유기 마스크 아래에 배치되며,
상기 장치는,
플라즈마 프로세싱 챔버;
가스 인렛과 유체 연결된 가스원; 및
상기 가스원, 적어도 하나의 안테나, 및 적어도 하나의 바이어스 전극에 제어가능하게 연결된 컨트롤러
를 포함하며,
상기 플라즈마 프로세싱 챔버는,
플라즈마 프로세싱 챔버 엔클로저를 형성하는 챔버 벽;
상기 플라즈마 프로세싱 챔버 엔클로저 내에 기판을 지지하는 기판 지지부;
상기 플라즈마 프로세싱 챔버 엔클로저 내의 압력을 조절하는 압력 레귤레이터;
플라즈마를 지속시키기 위하여 상기 플라즈마 프로세싱 챔버 엔클로저에 전력을 제공하는 상기 적어도 하나의 안테나;
바이어스 전압을 제공하기 위한 상기 적어도 하나의 바이어스 전극;
상기 플라즈마 프로세싱 챔버 엔클로저 내에 가스를 제공하는 가스 인렛; 및
상기 플라즈마 프로세싱 챔버 엔클로저로부터 가스를 배기하는 가스 아웃렛을 포함하며,
상기 가스원은,
트리밍 가스원;
무기 층 퇴적 가스원;
에치 백 가스원; 및
스트립 가스원을 포함하고,
상기 컨트롤러는,
적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함하고,
상기 컴퓨터 판독가능 매체는,
패터닝된 유기 마스크를 트리밍하기 위한 컴퓨터 판독가능 코드;
상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드로서, 상기 유기 마스크의 주변 영역 상의 상기 무기 층의 두께가 상기 유기 마스크의 어레이 영역 상의 무기 층의 두께보다 큰, 상기 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드;
상기 주변 영역의 상기 유기 마스크를 노출되지 않은 상태로 두는 한편 상기 어레이 영역의 상기 유기 마스크를 노출시키고 무기 스페이서를 형성하기 위해 상기 무기 층을 에치백 (etch back) 하기 위한 컴퓨터 판독가능 코드; 및
상기 무기 스페이서를 제자리에 남겨 두고 상기 주변 영역의 유기 마스크를 보호하는 한편 상기 어레이 영역의 노출된 유기 마스크를 스트립하기 위한 컴퓨터 판독가능 코드
를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 장치. - 제 27 항에 있어서,
상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드로서, 상기 유기 마스크의 주변 영역 상의 상기 무기 층의 두께가 상기 유기 마스크의 어레이 영역 상의 무기 층의 두께보다 큰, 상기 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드는,
50 mTorr보다 큰 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드; 및
10 mTorr보다 작은 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드를 포함하며,
상기 50 mTorr보다 큰 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드는,
상기 무기 층 퇴적 가스원으로부터 퇴적 가스를 제공하기 위한 컴퓨터 판독가능 코드;
50 mTorr보다 큰 압력을 제공하기 위해 압력 레귤레이터를 설정하기 위한 컴퓨터 판독가능 코드; 및
퇴적 가스로부터 플라즈마를 형성하기 위하여 안테나를 이용하기 위한 컴퓨터 판독가능 코드를 포함하며,
상기 10 mTorr보다 작은 프로세스 압력을 갖춘 프로세스를 이용하여 상기 패터닝된 유기 마스크 상에 무기 층을 퇴적하기 위한 컴퓨터 판독가능 코드는,
상기 무기 층 퇴적 가스원으로부터 퇴적 가스를 제공하기 위한 컴퓨터 판독가능 코드;
10 mTorr 보다 작은 압력을 제공하기 위해 압력 레귤레이터를 설정하기 위한 컴퓨터 판독가능 코드; 및
퇴적 가스로부터 플라즈마를 형성하기 위하여 안테나를 이용하기 위한 컴퓨터 판독가능 코드
를 포함하는, 어레이 영역을 주위의 주변 영역과 함께 형성하는 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/351,640 | 2009-01-09 | ||
| US12/351,640 US8138092B2 (en) | 2009-01-09 | 2009-01-09 | Spacer formation for array double patterning |
| PCT/US2009/069292 WO2010080655A2 (en) | 2009-01-09 | 2009-12-22 | Spacer formation for array double patterning |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110117078A true KR20110117078A (ko) | 2011-10-26 |
| KR101698616B1 KR101698616B1 (ko) | 2017-01-20 |
Family
ID=42317083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020117015960A KR101698616B1 (ko) | 2009-01-09 | 2009-12-22 | 어레이 더블 패터닝을 위한 스페이서 형성 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US8138092B2 (ko) |
| KR (1) | KR101698616B1 (ko) |
| CN (1) | CN102272886B (ko) |
| SG (3) | SG10201705573TA (ko) |
| TW (1) | TWI502643B (ko) |
| WO (1) | WO2010080655A2 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101093241B1 (ko) * | 2010-12-15 | 2011-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성방법 |
| JP5330440B2 (ja) * | 2011-03-23 | 2013-10-30 | 株式会社東芝 | 半導体装置の製造方法 |
| KR101949503B1 (ko) * | 2012-04-18 | 2019-02-18 | 에스케이하이닉스 주식회사 | 적층형 반도체 장치, 그 제조 방법 및 테스트 방법 |
| TWI509368B (zh) * | 2012-08-20 | 2015-11-21 | Winbond Electronics Corp | 於基底中形成圖案的方法 |
| CN103681231B (zh) * | 2012-09-03 | 2016-08-03 | 华邦电子股份有限公司 | 于基底中形成图案的方法 |
| KR20160085043A (ko) * | 2015-01-07 | 2016-07-15 | 에스케이하이닉스 주식회사 | 패턴 형성 방법 |
| CN106611701A (zh) * | 2015-10-27 | 2017-05-03 | 中微半导体设备(上海)有限公司 | 一种半导体器件的制备方法 |
| US10600648B2 (en) * | 2017-04-20 | 2020-03-24 | Lam Research Corporation | Silicon-based deposition for semiconductor processing |
| CN110600429B (zh) * | 2018-06-13 | 2020-09-15 | 联华电子股份有限公司 | 形成电容掩模的方法 |
| CN113097143B (zh) * | 2021-03-30 | 2022-03-08 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008021A (ko) * | 1992-09-08 | 1994-04-28 | 제임스 조셉 드롱 | 전자기 고주파(rf) 커플링을 사용하는 플라즈마 반응기 및 방법 |
| KR20070058578A (ko) * | 2004-09-02 | 2007-06-08 | 마이크론 테크놀로지, 인크. | 피치 멀티플리케이션을 이용한 집적회로 제조방법 |
| US20070264830A1 (en) * | 2006-05-10 | 2007-11-15 | Lam Research Corporation | Pitch reduction |
| KR20080000593A (ko) * | 2005-03-21 | 2008-01-02 | 동경 엘렉트론 주식회사 | 플라즈마 강화 원자층 증착 시스템 및 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK1440157T3 (da) | 2001-10-29 | 2012-05-07 | Crucell Holland Bv | Methods and means for producing proteins with predetermined post-translational modifications |
| US7655387B2 (en) * | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
| US7390746B2 (en) * | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
| US7253118B2 (en) * | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| KR20070051196A (ko) | 2005-11-14 | 2007-05-17 | 삼성전자주식회사 | 반도체 장치의 패턴 형성 방법 |
| US20070238035A1 (en) * | 2006-04-07 | 2007-10-11 | Micron Technology, Inc. | Method and apparatus defining a color filter array for an image sensor |
| US8158333B2 (en) * | 2006-04-11 | 2012-04-17 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
| JP4271243B2 (ja) | 2006-04-11 | 2009-06-03 | 株式会社東芝 | 集積回路パターンの形成方法 |
| US7611980B2 (en) * | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
| US7666578B2 (en) * | 2006-09-14 | 2010-02-23 | Micron Technology, Inc. | Efficient pitch multiplication process |
| KR100875662B1 (ko) | 2007-11-02 | 2008-12-26 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
-
2009
- 2009-01-09 US US12/351,640 patent/US8138092B2/en active Active
- 2009-12-22 WO PCT/US2009/069292 patent/WO2010080655A2/en active Application Filing
- 2009-12-22 SG SG10201705573TA patent/SG10201705573TA/en unknown
- 2009-12-22 CN CN200980153701.6A patent/CN102272886B/zh active Active
- 2009-12-22 SG SG2014000822A patent/SG196790A1/en unknown
- 2009-12-22 SG SG2011042736A patent/SG172098A1/en unknown
- 2009-12-22 KR KR1020117015960A patent/KR101698616B1/ko active IP Right Grant
-
2010
- 2010-01-08 TW TW099100420A patent/TWI502643B/zh not_active IP Right Cessation
-
2012
- 2012-02-09 US US13/369,651 patent/US8986492B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008021A (ko) * | 1992-09-08 | 1994-04-28 | 제임스 조셉 드롱 | 전자기 고주파(rf) 커플링을 사용하는 플라즈마 반응기 및 방법 |
| KR20070058578A (ko) * | 2004-09-02 | 2007-06-08 | 마이크론 테크놀로지, 인크. | 피치 멀티플리케이션을 이용한 집적회로 제조방법 |
| KR20080000593A (ko) * | 2005-03-21 | 2008-01-02 | 동경 엘렉트론 주식회사 | 플라즈마 강화 원자층 증착 시스템 및 방법 |
| US20070264830A1 (en) * | 2006-05-10 | 2007-11-15 | Lam Research Corporation | Pitch reduction |
Also Published As
| Publication number | Publication date |
|---|---|
| SG196790A1 (en) | 2014-02-13 |
| CN102272886B (zh) | 2014-11-19 |
| US8986492B2 (en) | 2015-03-24 |
| SG10201705573TA (en) | 2017-08-30 |
| WO2010080655A2 (en) | 2010-07-15 |
| US20100178769A1 (en) | 2010-07-15 |
| TWI502643B (zh) | 2015-10-01 |
| US20120138227A1 (en) | 2012-06-07 |
| CN102272886A (zh) | 2011-12-07 |
| SG172098A1 (en) | 2011-07-28 |
| TW201030844A (en) | 2010-08-16 |
| WO2010080655A3 (en) | 2010-09-23 |
| KR101698616B1 (ko) | 2017-01-20 |
| US8138092B2 (en) | 2012-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |