KR20070058578A - 피치 멀티플리케이션을 이용한 집적회로 제조방법 - Google Patents

피치 멀티플리케이션을 이용한 집적회로 제조방법 Download PDF

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KR20070058578A
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미르자퍼 케이. 아바체프
구르테즈 샌두
루안 트란
윌리암 티. 레리차
마크 디. 두르칸
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마이크론 테크놀로지, 인크.
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Abstract

집적회로(100)의 어레이(102)에서와 주변부(104)에서 상이한 크기를 갖는 피쳐들이 단일 단계에서 기판(110) 위에 패턴화된다. 특히, 두 따로 형성된 패턴(177, 230)을 결합한 혼합된 패턴인 단일 마스크 층(160) 위에서 형성되고, 아래의 기판(110)으로 전달된다. 따로 형성된 두 패턴의 첫 번째(177)는 피치 멀티플리케이션에 의해 형성되고, 따로 형성된 두 패턴의 두 번째(230)는 전통적이 포토리소그래피에 의해 형성된다. 따로 형성된 두 패턴의 첫 번째(177)는 따로 형성된 두 패턴의 두 번째(230)를 형성하기 위해 사용되는 포토리소그래피 공정의 분해능보다 작은 피쳐들(175)을 포함한다. 이 라인들은 포토레지스트 위에 패턴을 형성한 후 패턴을 비결정질의 탄소 층 내부로 에칭함으로써 만들어진다. 비결정질의 탄소의 에칭되지 않은 부분의 폭보다 작은 폭을 갖는 측벽 스페이서(175)는 비결정질의 탄소의 측벽에 형성된다. 비결정질의 탄소는 제거되고, 마스크 패턴(177)을 형성하기 위해 측벽 스페이서(175)를 남긴다. 따라서, 스페이서(175)는 포토레지스트 위에 패턴을 형성하기 위해 사용되는 포토리소그래피 공정의 분해능보다 작은 피쳐 크기를 갖는 마스크(177)을 형성한다. 보호 물질(200)이 스페이서(175)의 주위에 퇴적된다. 스페이서(175)는 하드 마스크(210)를 이용하여 더 잘 보호되며, 하드 마스크(210) 위에 포토레지스트(220)가 형성되고 패턴화된다. 포토레지스트 패턴(230)은 하드 마스크(210)를 통해 보호 층(200)으로 전달된다. 스페이서(175)와 보호 물질(200)에 의해 만들어진 두 패턴(177, 230)의 결합은 아래의 비결정질의 탄소 하 드 마스크 층(160)으로 전달된다. 상이한 크기의 피쳐들을 갖는 결합된 패턴은 아래의 기판(110)으로 전달된다.
집적회로, 피치, 멀티플리케이션, 기판, 에칭, 스페이서, 포토레지스트

Description

피치 멀티플리케이션을 이용한 집적회로 제조방법 {METHOD FOR INTEGRATED CIRCUIT FABRICATION USING PITCH MULTIPLICATION}
발명의 배경
발명의 분야
본 발명은 일반적으로 집적회로 제조에 관한 것으로서, 특히 마스킹 기술에 관한 것이다.
관련기술에 대한 설명
현대 전자기기에 있어서 증대된 휴대성, 계산 능력, 메모리 용량 및 에너지 효율에 대한 요구를 포함하는 많은 요소들의 결과로서, 집적회로는 지속적으로 크기가 축소되고 있다. 이러한 크기의 축소를 용이하게 하기 위해서, 집적 회로를 형성하는 전기 장치 및 연결(interconnect) 라인의 폭 등과 같은 구성 피쳐(feature)의 크기도 또한 꾸준히 작아지고 있다.
피쳐 크기의 축소 경향은, 예를 들어 디램(동적 램)(DRAMs), 정적 램(SRAMs), 강유전성(FE) 메모리 등과 같은 메모리 회로 또는 장치 등에서 명백하다. 하나의 예를 들면, 디램은 전형적으로 메모리 셀로 알려진 수백만의 동일한 회로 요소들을 구비한다. 그 가장 일반적인 형태에 있어서, 메모리 셀은 전형적으로 두 가지 전기 장치 : 즉 저장 커패시터와 접근(access) 전계 효과 트랜지스터로 구성되어 있다. 각 메모리 셀은 1비트(바이너리 디지트)의 데이터를 저장할 수 있는 어드레가능한 장소이다. 1비트는 트랜지스터를 통해 1셀에 기록될 수 있고, 기준 전극 측에서 저장 전극 위의 전하(charge)를 감지함으로써 읽힐 수 있다. 구성하는 전기 장치의 크기와 이들에 접근하는 도전 라인을 축소시킴으로써, 이러한 피쳐들을 결합하는 메모리 장치의 크기도 축소될 수 있다. 추가적으로, 저장능력은 더 많은 메모리를 메모리 장치에 설치함으로써 증대될 수 있다.
피쳐 크기의 지속적 축소는 그 피쳐들을 형성하는 데 사용되는 기술을 더욱 크게 요구하게 된다. 예를 들면, 기판 위에 전도성 라인과 같은 피쳐를 패턴화하기 위해서는 포토리소그래피(photolithography)가 보통 사용된다. 이러한 피쳐들의 크기를 설명하기 위해서는 피치(pitch)의 개념이 사용될 수 있다. 피치는 이웃하는 두 피쳐에 있어서 동일한 지점 사이의 거리로 정의된다. 이러한 피쳐는 전형적으로 인접한 피쳐들 사이의 공간에 의해 결정되는데, 이 공간은 절연체와 같은 물질로 전형적으로 충전된다. 결과적으로 피치는 어떤 피쳐의 폭과 그 피쳐를 이웃하는 피쳐로부터 분리시키는 공간의 폭의 합으로 볼 수 있다. 그러나 광학 및 광 혹은 방사 파장 등과 같은 요인 때문에, 포토리소그래피 기술은 최소 피치를 각각 갖게 되며, 그 피치 아래에서는 특정한 포토리소그래피 기술이 신뢰할 수 있게 피쳐를 형성할 수 없다. 그러므로 포토리소그래피 기술의 최소 피치는 피쳐의 크기 축소에 한계가 될 수 있다.
피치 더블링은 그러한 최소 피치를 뛰어넘은 포토리소그래피 기술의 능력을 연장시키는 것으로 제안된 한 방법이다. 그러한 방법은 도1A-lF에 잘 나타나 있으며 로리(Lowrey) 외의 미국 특허 제5,328,810호에 설명되어 있다. 도1A를 참조하면, 포토리소그래피가 먼저 소모성 물질 층(20)과 기판(30)을 덮는 포토레지스트 층에서 라인(10)의 패턴을 형성하기 위해 사용된다. 그런 다음 도1B에서 나타난 바와 같이, 패턴은 에칭 단계(바람직하게는 이방성 에칭)에 의해 층(20)으로 전달되어, 플레이스홀더(placeholder)들 또는 굴대(mandrel)(40)들을 형성한다. 포토레지스트 라인(10)은 도1C에 나타난 바와 같이 벗겨질 수 있고, 굴대(40)는 이웃하는 굴대(40) 사이의 거리를 증대시키기 위해 등방성으로(isotropically) 에칭될 수 있다. 이후에 도1D에 나타난 바와 같이 물질의 층(50)이 굴대(40) 위로 퇴적된다. 그런 다음, 도1E에 도시된 바와 같이, 다른 물질의 측벽으로부터 연장된 물질 또는 다른 물질의 측벽으로부터 연장된 원래 형성된 물질인 스페이서(60)는, 방향성 스페이서 에칭에서 스페이서 물질을 수평 표면(70, 80)으로부터 선택적으로 에칭함으로써, 굴대(40)의 측면에 형성된다. 도1F에 도시된 바와 같이, 그 후 남아있는 굴대(40)는 제거되어 스페이서(60)만이 뒤에 남는데, 남은 스페이서는 패턴닝을 위한 에칭 마스크로서 함께 작용한다. 그리하여 이전에는 주어진 피치가 1 피쳐 및 1 공간을 정의한 패턴을 포함했던 곳에서, 동일한 폭이 이제는 스페이서(60)에 정의되는 2 피쳐 및 2 공간을 포함한다. 결과적으로, 포토리소그래피 기술로 가능한 가장 작은 피쳐 크기가 효과적으로 축소된다.
상기 예에서 피치가 실질적으로 이등분되며, 이 피치 축소는 관례적으로 피치 "더블링" 혹은 더 일반적으로 피치 "멀티플리케이션(multiplication)"이라고 언 급되어 왔음이 이해될 것이다. 즉, 관례적으로 어떤 요소에 의한 피치의 "멀티플리케이션"이 실제로 그 요소에 의한 피치 축소를 포함한다. 관례적인 용어법이 여기서 유지된다.
스페이서 물질의 층(50)은 단일 두께(90)(도1D 및 1E 참조)를 가지고 있기 때문에 그리고 스페이서(60)에 의해 형성된 피쳐(features)의 사이즈는 보통 그 두께(90)에 상응하기 때문에, 피치 더블링은 전형적으로 단지 1개 폭만의 피쳐를 생산한다. 그러나 회로는 자주 상이한 크기의 피쳐를 사용한다. 예를 들면 램은 전형적으로 메모리 셀의 어레이와 소위 "주변부(periphery)"에서의 논리 회로를 포함한다. 어레이에서 메모리 셀은 전도성 라인에 의해 전형적으로 연결되어 있고 "주변부"에서 전도성 라인은 연결 어레이를 위한 랜딩 패드(landing pads)를 로직에 접촉시킨다. 그러나 랜딩 패드와 같은 주변부 피쳐는 전도성 라인보다 더 클 수 있다. 게다가 트랜지스터와 같은 주변부 전기 장치들은 어레이에서의 전기 장치들보다 더 클 수 있다. 더욱이, 비록 주변부 피쳐가 어레이와 동일한 피치(pitch)로 형성될 수 있다 하더라도, 회로를 결정하는(define) 데 필요한 유연성(flexibility)은 싱글 마스크를 사용시에 특히, 패턴이 패턴된 포토레지스트의 측벽을 따라 형성될 수 있는 것들에 제한된다면, 전형적으로 가능하지 않을 것이다.
주변부에서 그리고 어레이에서 패턴을 형성하는 몇 가지 제안된 방법은, 기판의 어레이 영역 안으로 그리고 기판의 주변부 안으로 분리해서 패턴을 에칭하는 것을 포함한다. 그러므로 어레이에서의 패턴이 먼저 형성되어 하나의 마스크를 사용하는 기판으로 전달되고, 그러고 나서 주변부의 다른 패턴이 형성되어 다른 마스 크를 이용하는 기판으로 전달된다. 그러한 방법들은 한 기판 위에 상이한 위치에 있는 상이한 마스크를 사용하여 패턴을 형성하기 때문에, 그 방법들은 예컨대 랜딩 패드가 연결 라인을 오버랩(overlap)할 때와 같이 오버래핑 패턴을 필요로 하는 피쳐를 형성하는 능력이 제한되며, 연결부로 분리된 두 패턴을 "봉합(stitch)"하기 위해 여전히 제3 마스크가 필요할 것이다. 추가적으로 그러한 제3 마스크는 피치 멀티플리케이션(pitch multiplication) 기술에 의해 결정되는 미세한 피쳐 때문에 마스크 배열(alignment)이라는 점에서 훨씬 더 큰 도전에 직면할 수도 있다.
따라서, 상이한 크기의 피쳐를 형성하는 방법이 필요하며, 특히 피쳐가 상이한 오버래핑 패턴을 요구하는 곳에서 그리고 특히 피쳐 멀티플리케이션과 관련하여 그러하다.
발명의 요약
본 발명의 일 측면에 따르면, 반도체 공정을 위한 방법이 제공된다. 상기 방법은 기판을 덮는 주 마스크 층, 상기 주 마스크 층을 덮는 임시 층 및 상기 임시 층을 덮는 제1 포토레지스트를 갖는 기판을 제공하는 것을 구비한다. 제1 패턴은 포토레지스트 패턴의 피쳐들로부터 기인한 피쳐들을 가지며, 임시 층에서 형성된다. 제2 포토레지스트 층은 제1 패턴의 레벨 이상으로 결과적으로 형성되고 다른 포로레지스트 패턴은 제2 포토레지스트 층에서 형성된다. 다른 포토레지스트 패턴 및 제1 패턴은 주 마스크 층에서 혼합된 패턴을 형성하는 주 마스크 층으로 전달된다. 기판은 주 마스크 층에서 혼합된 패턴을 통해 처리된다. 기판이 주 마스킹 층을 통해서 처리되는 어떤 물질 또는 물질들이라도 구비할 수 있다는 점이 이해될 것이다.
본 발명의 다른 측면에 따르면, 집적회로를 형성하기 위한 방법이 제공된다. 상기 방법은 기판을 제공하고 상기 기판 상에 비결정질의 탄소 층을 형성하는 것을 구비한다. 제1 하드 마스크 층은 제1 비결정질의 탄소 층 위에 형성된다. 임시 층은 제1 하드 마스크 층 위로 형성되고 제2 하드 마스크 층은 임시 층 위에 형성된다.
본 발명의 다른 측면에 따르면, 반도체 제조를 위한 방법이 제공된다. 상기 방법은 피치 멀티플리케이션(pitch multiplication)에 의해 제1 패턴을 형성하는 것과 별도로 피치 멀티플리케이션 없이 포토리소그래피에 의해 제2 패턴을 형성하는 것을 구비한다. 제1 및 제2 패턴은 마스크 층으로 전달되고 기판은 상기 마스크 층을 통해 에칭된다.
본 발명의 또 다른 측면에 따르면, 집적회로 형성을 위한 방법이 제공된다. 상기 방법은 상기 마스크 패턴의 제1 부분이 제1 피치를 가지며 상기 마스크 패턴의 제2 부분이 제2 피치를 갖는 마스크 패턴을 형성하는 것을 구비한다. 제1 피치는 제2 패턴을 결정하기 위한 포토리소그래피 기술의 최소 피치의 아래이다. 상기 방법은 또한 마스크 패턴을 통한 기판 에칭을 구비한다.
본 발명의 다른 측면에 따르면, 메모리 장치 형성을 위한 방법이 제공된다. 상기 방법은 제1 탄소 층 위로 층에서 임시 플레이스홀더의 패턴을 형성하는 것을 구비한다. 마스크 물질의 층은 상기 임시 플레이스홀더 표면 위로 퇴적되고 그 다음에 메모리 장치의 수평 표면에서 선택적으로 제거된다. 상기 임시 플레이스홀더는 상기 메모리 장치의 어레이 영역에서 피쳐들에 상응하는 마스크 물질의 패턴을 형성하는 마스크 물질에 대하여 선택적으로 제거된다.
본 발명의 또 다른 측면에 따르면, 집적회로 제조를 위한 방법이 제공된다. 상기 방법은 복수개의 굴대 스트립(mandrel strips)을 형성하는 것을 구비한다. 스페이서는 각 굴대 스트립의 측벽 위에 형성된다. 상기 굴대 스트립은 분리된 스페이서의 패턴을 형성하기 위해 제거된다. 마스크 층이 상기 스페이서 위로 평면에 형성되며 패턴은 상기 마스크 층에서 형성된다. 상기 패턴은 상기 스페이서와 동일한 수평 평면으로 전달된다.
본 발명의 다른 측면에 따르면, 집적회로 제조 방법이 제공된다. 상기 방법은 기판 위로 복수개의 마스크 물질의 분리된 라인들을 제공하는 것을 구비하며, 거기에서 상기 마스크 물질은 포토레지스트와 상이하다. 복수개의 피쳐는 포토리소그래피 기술에 의하여 상기 기판 위로 광한정성(photodefinable) 물질에서 결정된다. 상기 분리된 라인들 및 복수개의 피쳐는 상기 분리된 라인들 아래로 비결정질의 층에서 반복된다
본 발명의 다른 측면에 따르면, 집적회로를 제조하기 위한 마스크 패턴을 형성하는 방법이 제공된다. 상기 방법은 제1 마스크 물질의 복수개의 라인들을 제공하는 것을 구비한다. 상기 라인들은 제1 임시 물질에 의해 분리되어 있다. 상기 제1 임시 물질은 선택적으로 에칭된다. 상기 라인들 사이의 공간은 제2 임시 물질로 충전된다. 제2 임시 물질은 상기 공간을 열도록 선택적으로 에칭된다. 그리하여 패턴은 상기 공간을 통하여 선택적으로 에칭함으로써 복수개의 라인 아래로 또 다른 마스크 물질의 층에서 형성된다.
본 발명의 다른 측면에 따르면, 집적회로 제조를 위한 공정이 제공된다. 상기 공정은 부분적으로 제조된 집적회로의 제1 및 제2 지역 위로 연장되는 마스킹 층을 제공하는 것을 구비한다. 패턴은 상기 마스킹 층에서 형성된다. 제1 지역에 상응하는 상기 패턴의 부분의 최소 피쳐 크기는 제2 지역에 상응하는 상기 패턴의 다른 부분의 최소 피쳐 크기의 절반과 같거나 미만이다.
본 발명의 다른 측면에 따르면, 부분적으로 형성된 집적회로가 제공된다. 상기 부분적으로 형성된 집적회로는 상기 탄소 층을 덮는 레벨 위에 탄소 층 및 복수개의 피치 배가된 스페이서들을 구비한다. 상기 스페이서들은 약 100nm 혹은 그 이하의 피치를 갖는다.
본 발명의 또 다른 측면에 따르면, 부분적으로 형성된 집적회로가 제공된다. 상기 부분적으로 형성된 집적회로는 기판과 상기 기판을 덮는 주 마스크 층을 구비한다. 상기 주 마스크 층은 포토레지스트와 다른 물질로 형성된다. 제1 패턴을 결정하는 마스크 물질은 상기 주 마스크 층을 덮는 제1 평면에서 처리된다. 제2 패턴을 결정하는 광한정성 물질은 상기 마스크 물질을 덮는 제2 평면에서 처리된다.
도면의 간단한 설명
본 발명은 바람직한 실시예들의 상세한 설명과 첨부 도면에 의해 더 잘 이해될 수 있다. 그러나 그 도면들은 발명을 보여주기 위한 것이지 발명을 한정하기 위한 것이 아니다.
도1A 내지 1F는 종래의 기술인 피치 더블링 방법에 따라 형성된 부분적으로 형성된 전도성 라인의 개략적 측단면도이다.
도2A 및 2B는 본 발명의 바람직한 실시예에 따른, 부분적으로 형성된 메모리 장치의 개략적 평면도 및 측단면도이다.
도3은 도2에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 메모리 장치의 어레이에서 선택적으로 한정가능한 층에 라인을 형성한 후의 상태를 개략적으로 도시한 측단면도이다.
도4는 도3에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 포토레지스트 라인들 사이의 공간을 넓힌 후의 상태를 개략적으로 도시한 측단면도이다.
도5는 도4에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 하드 마스크 층을 통해 에칭한 후의 상태를 개략적으로 도시한 측단면도이다.
도6은 도5에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 패턴을 포토레지스트 층으로부터 임시 층으로 전달한 후의 상태를 개략적으로 도시한 측단면도이다.
도7은 도6에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서 물질의 층을 퇴적한 후의 상태를 개략적으로 도시한 측단면도이다.
도8은 도7에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서 에칭한 후의 상태를 개략적으로 도시한 측단면도이다.
도9는 도8에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 임시 층의 잔존 부분을 메모리 장치의 어레이에서 스페이서의 패턴이 남도록 제거한 후의 상태를 개략적으로 도시한 측단면도이다.
도10은 도9에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서를 제거가능한 물질로 둘러싸고, 하드 마스크 층 및 스페이서 위에 선택적으로 한정가능한 층을 형성한 후의 상태를 개략적으로 도시한 측단면도이다.
도11은 도10에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 메모리 장치의 주변부에서 선택적으로 한정가능한 층에 패턴을 형성한 후의 상태를 개략적 도시한 측단면도이다.
도12는 도11에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 최상부 하드 마스크 층을 통하여 에칭한 후의 상태를 개략적으로 도시한 측단면도이다.
도13은 도12에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 상기 패턴을 선택적으로 한정가능한 층으로부터 상기 스페이서와 동일한 높이로 전달한 후의 상태를 개략적으로 도시한 측단면도이다.
도14는 도13에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 상기 주변부의 패턴과 상기 어레이의 패턴을 아래의 하드 마스크 층 안으로 에칭한 후의 상태를 개략적으로 도시한 측단면도이다.
도15는 도14에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 상기 주변부의 패턴과 상기 어레이의 패턴을 함께 주(primary) 마스크 층으로 전달한 후의 상태를 개략적으로 도시한 측단면도이다.
도16은 도15에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 주변부 패턴과 스페이서 패턴을 아래의 기판으로 전달한 후의 상태를 개략적으로 도시한 측단면도이다.
도17A 및 도17B는 본 발명의 바람직한 실시예에 따라 형성된 부분적으로 형성된 메모리 장치의, 상기 어레이 및 상기 주변부 안으로 에칭된 패턴에 대한, 주사 전자 현미경(scanning electron microscope)을 통해서 본 현미경 사진이다.
바람직한 실시예의 상세한 설명
상이한 사이즈의 피쳐(features)를 형성하는 것에 대한 문제에 더하여, 피칭 더블링 기술은 스페이서 패턴을 기판으로 전달하는 것에 어려움이 있을 수 있다는 것이 알려져 왔다. 특히 패턴을 전달하는 일반적인 방법에 있어서, 스페이서와 아래의 기판 모두가 기판 물질을 차별적으로 에칭하여 없애는 에천트(etchant)에 노출된다. 그러나 상기 에천트는 또한 비록 더 늦은 비율이긴 하나 상기 스페이서를 닳아 없애기도 한다는 점이 이해될 것이다. 그러므로 패턴을 전달하는 과정에 걸쳐서, 상기 스페이서는 패턴 전달이 완료되기 전에 상기 에천트에 의해 닳아 없어질 수도 있다. 이러한 어려움들은, 예를 들어 이러한 트렌치의 폭이 축소됨에 따라 더 높은 종횡비로 지속적으로 이끄는 피쳐 크기 축소 경향에 의해 더 악화된다. 상이 한 피쳐 크기의 구조물을 만들어내는 어려움과 관련하여, 이러한 패턴 전달의 한계는 집적회로 제조에 피치 더블링 원리를 적용하는 것을 한층 더 어렵게 만든다.
이러한 어려움들을 볼 때, 본 발명의 바람직한 실시예는 피치 더블링과 관련하여, 개선된 패턴 전달 및 상이한 크기의 피쳐의 형성을 허용한다. 상기 방법의 제1 단계에서, 포토리소그래피(photolithograhpy) 및 피치 더블링(pitch doubling)이 스페이서 패턴을 형성하기 위해 바람직하게 사용된다. 이것은 전형적으로 칩(chip)의 한 영역, 예컨대 메모리 칩의 어레이에서 하나의 크기의 피쳐들을 형성한다. 제2 단계에서, 포토리소그래피가 칩의 다른 영역, 예컨대 스페이서 패턴을 덮는 층에서 메모리 칩의 주변부(periphery)에 제2 패턴을 형성하기 위해 또 다시 수행된다. 그런 다음 상기 스페이서 패턴 및 상기 제2 패턴 모두가 아래의 주(primary) 마스킹 층으로 전달되는데, 그것은 바람직하게 아래의 기판에 대하여 선택적으로 에칭될 수 있다. 그런 다음 상기 스페이서와 제2 패턴은 주 마스킹 층으로부터 아래의 기판으로 단일 스텝에서 전달된다. 그러므로 상이한 크기의 피쳐를 형성하기 위한 패턴들--그 중의 어떤 것은 패터닝에 사용되는 포토리소그래피 기술의 최소 피치 아래이다--이 형성될 수 있고 이 패턴들은 아래의 기판으로 성공적으로 전달될 수 있다.
더욱이, 제2 패턴이 스페이서 패턴을 덮는 층 위에 처음에 형성되므로, 제2 패턴은 상기 스페이서 패턴을 오버랩(overlap)할 수 있다. 결과적으로 전도 라인(conducting lines) 및 랜딩 패드(landing pads) 또는 주변부(periphery) 트랜지스터와 같은 상이한 크기의 오버래핑 피쳐들(overlapping features)이 가장 바람직 하게 형성될 수 있다.
바람직하게는, 상기 주 마스킹 층은 직접적으로 위를 덮고, 에칭 성택성으로 인해, 주 마스킹 층을 통해 기판 위에서 공정(예컨대 에칭)를 수행하기 위해 주로 사용되는 마스킹 층이다. 특히 상기 주 마스킹 층은, 상기 스페이서 물질 및 기판 물질 모두에 대하여 좋은 에칭 선택성를 갖는 물질로 바람직하게 형성되어, 스페이서 패턴이 효과적으로 전달되며, 주 마스킹 층이 기판을 손상시키지 않은 채 공정 후에 선택적으로 제거될 수 있고, 마스크가 기판을 에칭하기 위해 이용될 때, 그 안의 패턴은 기판으로 효과적으로 전달될 수 있다. 산화물, 질화물 및 실리콘을 포함하는 다양한 물질에 대한 그 탁월한 에칭 선택성으로 인하여, 상기 주 마스킹 층은 바람직하게는 탄소로, 더 바람직하게는 비결정질의 탄소로 형성된다.
기판은 상기 주 마스킹 층을 통하여 처리될 어떤 물질 혹은 물질들을 구비할 수 있다는 것이 이해될 것이다. 그러므로 기판은 단일 물질의 층, 상이한 물질들의 다수의 층, 상이한 물질의 영역을 갖는 층 또는 층들, 또는 그들 내의 구조물 등을 포함할 수 있다. 이러한 물질들은 반도체, 절연체, 도체, 혹은 그것들의 조합들을 포함한다. 전형적으로, 기판은 궁극적으로 제조될 집적회로의 부분을 형성하는 구조물들 또는 층들을 포함한다.
제1 레벨에서 제2 레벨로 패턴을 전달하는 것은 제1 레벨 위의 피쳐에 대체로 상응하는 피쳐를 제2 레벨에 형성하는 것을 수반하다는 것이 또한 이해될 것이다. 예를 들면, 제2 레벨에서의 라인의 경로는 일반적으로 제1 레벨 위에서의 라인의 경로를 따를 것이며, 제2 레벨 위에서의 다른 피쳐의 위치는 제1 레벨 위의 유 사한 피쳐의 위치에 상응할 것이다. 그러나 피쳐의 정확한 모양과 크기는 제1 레벨에서 제2 레벨까지 다양할 수 있다. 예를 들면, 에칭 반응 및 조건에 따라, 전달된 패턴을 형성하는 피쳐들의 크기 및 그 사이의 상대적 공간은, 여전히 동일한 초기 "패턴"을 닮는다 해도 제1 레벨 위의 패턴에 대해 확대 혹은 축소될 수 있다.
이제 도면을 참고할 것이며, 같은 숫자는 전체에 걸쳐 같은 부분을 가리킨다. 도면 2-16은 반드시 축적대로 그려진 것은 아니다.
바람직한 실시예가, 상이한 크기의 피쳐들이 기판 위에 형성되는 어떤 배경(context)에서 애플리케이션(application)을 찾아낼 동안, 특별히 최적의 실시예에서, 기판으로 전달될 패턴의 부분이 피치 멀티플리케이셔에 의해 형성되며, 그것은 기판을 처리하기 위해 사용되는 포토리소그래피 기술의 최소 피치보다 작은 피치를 갖는다. 게다가 바람직한 실시예가 모든 집적회로를 형성하는 데 사용될 수 있는데, 그것들은 논리 혹은 게이트 어레이 및 디램(DRAM), 롬(ROM) 혹은 플래시 메모리 같은 휘발성 및 비 휘발성 메모리를 포함한 전기 장치의 어레이를 갖는 장치를 형성하는 데 특히 가장 바람직하게 적용된다. 그러한 장치들에서 피치 멀티플리케이션은 예컨대 칩의 어레이 영역에 있는 트랜지스터 게이트 전극과 전도성 라인을 형성하는 데 사용될 수 있고, 반면에 전통적인 포토리소그래피는 칩의 주변부들에 있는 접점(contatcs)과 같은 좀더 큰 피쳐들을 형성하는 데 사용될 수 있다. 메모리 칩을 제조하는 과정에서의 바람직한 마스킹 과정이 도면에 도시되어 있다.
도2A는 부분적으로 제조된 집적회로 혹은 메모리 칩(100)의 평면도이다. 중앙 영역(102)인 "어레이"는 주변의 영역(104)인 "주변부(periphery)"에 의해 둘러 싸여 있다. 집적회로(100)의 제조가 완료된 후에 상기 어레이(102)가 전도성 라인들 및 트랜지스터들과 커패시터들 같은 전기적 장치들로 전형적으로 밀집될 것이라는 것이 이해될 것이다. 바람직하게, 이하에서 논의되는 바와 같이 피치 멀티플리케이션(pitch multiplication)이 상기 어레이(102)에서 피쳐들(features)을 형성하는 데 사용될 수 있다. 다른 한편, 상기 주변부(104)는 상기 어레이(102)에서의 피쳐보다 더 큰 피쳐들을 가질 수 있다. 피치 멀티플리케이션보다 오히려 전통적인 포토리소그래피가 이러한 피쳐들을 패턴화하는 데 전형적으로 사용되는데, 그 이유는 상기 주변부에 위치하는 논리 회로의 기하학적인 복잡성이 피치 멀티플리케이션을 사용하기 어렵게 만들기 때문이다. 게다가 상기 주변부의 어떤 장치들은 전기적 제한 때문에 더 큰 형상을 요구하게 되며, 그리하여 이러한 장치를 위해서는 피치 멀티플리케이션이 전통적인 포토리소그래피보다 유리하지 않다.
도2B를 참조하면, 부분적으로 형성된 집적회로(100)가 제공된다. 기판(110)은 다양한 마스킹 층들(120-160)의 아래에 제공된다. 상기 기판(110)은 다양한 피쳐을 형성하도록 패턴화될 것이고, 상기 층들(120-160)은 아래에서 논의되는 바와 같이 패턴을 위한 마스크를 형성하도록 에칭될 것이다. 상기 기판(110)을 덮는 상기 층들을 위한 상기 물질들은 여기서 논의된 다양한 패턴 형성 및 패턴 전달 단계들을 위한 반응(chemistry) 및 공정 조건 요건을 고려하는 것을 기초로 바람직하게 선택된다. 리소그래피 공정에 의해 바람직하게 한정가능한(definable) 최상부의 선택적으로 한정가능한 층(120)과 기판(110) 사이의 층들이, 상기 선택적으로 한정가능한 층(120)으로부터 얻어진 패턴을 기판(110)으로 전달하도록 기능하기 때문에, 상기 선택적으로 한정가능한 층(120)과 상기 기판(110) 사이의 상기 층들은 그것들이 에칭되는 동안에 다른 노출된 물질에 대하여 선택적으로 에칭될 수 있도록 바람직하게 선택된다. 물질은 그 물질에 대한 에칭 속도가 주변 물질들을 위한 그것보다 최소 약 5배 더 크거나, 바람직하게는 약 10배, 더욱 바람직하게는 약 20배 더 클 때, 가장 바람직하기로는 최소한 약 40배 더 클 때, 선택적으로 혹은 바람직하게 에칭된다는 점이 이해될 것이다.
도시된 실시예에서, 상기 선택적으로 한정가능한 층(120)은 제1 하드 마스크 또는 에칭 정지의 층(130)을 덮는데, 제1 하드 마스크 층은 임시 층(140)을 덮고, 임시 층은 제2 하드 마스크 또는 에칭 정지의 층(150)을 덮고, 제2 하드 마스크 층은 주 마스크 층(160)을 덮고, 주 마스크 층은 마스크를 통하여 처리(예를 들면, 에칭)될 기판(110)을 덮고 있다. 상기 층들의 두께는 여기서 서술되는 에칭 반등 및 공정 조건에 대한 호환성에 의존하여 바람직하게 선택된다. 예를 들면, 아래의 층을 선택적으로 에칭함으로써, 패턴을 위의 층으로부터 아래의 층으로 전달할 때, 두 층 모두의 물질은 어느 정도까지는 제거된다. 그러므로 상기 상부 층은 에칭의 전 과정에 걸쳐 닳아 없어지지 않도록 충분히 두꺼운 것이 바람직하다.
도시된 실시예에서, 제1 하드 마스크 층(130)의 두께는 바람직하게 약 10-50nm 사이이고, 더욱 바람직하게 약 10-30nm 사이이다. 상기 임시 층(140)의 두께는 바람직하게 약 100-300nm 사이이고, 더욱 바람직하게 약 100-200nm 사이이다. 제2 하드 마스크(150)의 두께는 바람직하게 약 10-50nm 사이이고 더욱 바람직하게 20-40nm 사이이며, 상기 주 마스크 층(160)의 두께는 바람직하게 약 100-1000nm 사 이이고 더욱 바람직하게 약 100-500nm 사이이다.
도2를 참조하면, 상기 선택적으로 한정가능한 층(120)은 바람직하게, 해당 분야(기술)에서 알려진 모든 포토레지스트를 포함하는 포토레지스트로 형성된다. 예를 들면, 상기 포토레지스트는 13.7nm, 157nm, 193nm, 248nm 혹은 365nm 파장 시스템, 193nm 파장 이머전(immersion) 시스템 혹은 전자 빔 리소그래피 시스템과 호환될 수 있는 모든 포토레지스트일 수 있다. 바람직한 포토레지스트 물질의 예들은, 아르곤 플루오라이드(ArF) 민감성 포토레지스트, 즉 ArF 광원으로 사용하는 데 적합한 포토레지스트, 그리고 크립톤 플루오라이드(KrF) 민감성 포토레지스트, 즉 KrF 광원으로 사용하는 데 적합한 포토레지스트를 포함한다. ArF 포토레지스트는 예를 들어 193nm의 상대적으로 짧은 파장의 광을 이용하는 포토리소그래피 시스템에서 바람직하게 사용된다. KrF 포토레지스트는 248nm 시스템과 같이 더 긴 파장의 포토리소그래피 시스템에서 바람직하게 사용된다. 다른 실시예에서 상기 층(120) 및 모든 이어지는 레지스트(resist) 층은, 나노-임프린트(nano-imprint) 리소그래피에 의해서, 예컨대 레지스트를 패턴화하는 틀 또는 기계적 힘을 이용하여, 패턴화될 수 있는 레지스트로 형성될 수 있다.
제1 하드 마스크 층(130)을 위한 물질은 바람직하게, 실리콘 산화물(SiO2), 실리콘 혹은 실리콘-리치(rich) 실리콘 산질화물(oxynitride)과 같은 유전체 비반사 코팅(DARC)을 구비한다. DARCs는 포토리소그래피 기술의 분해능 한계에 가까운 피치를 갖는 패턴을 형성하기에 특히 바람직할 수 있는데, 그 이유는 그것들이 광 선 반사를 최소화함으로써 분해능을 향상시킬 수 있기 때문이다. 광 반사가 포토리소그래피가 패턴의 가장자리를 결정할 수 있는 정밀도를 줄일 수 있다는 점이 이해될 것이다. 선택적으로, 바닥 비반사 코팅(BARC)(미도시)이 광 반사를 조절하기 위하여 제1 하드 마스크 층(130)에 더하여 유사하게 사용될 수 있다.
상기 임시 층(140)은 바람직한 하드 마스크 물질에 대하여 매우 높은 선택성을 제공하는 비결정질의 탄소로 형성되는 것이 바람직하다. 더욱 바람직하게는, 비결정질의 탄소가 빛에 고도로 투명한 그리고 배열(alignment)에 사용되는 파장의 빛에 투명함으로써 광 배열에 더 많은 개선점을 제공하는 비결정질의 탄소 형태이다. 고도로 투명한 탄소를 형성하는 퇴적 기술은 에이. 헬볼드(A. Helmbold), 디. 메이스너(D. Meissner)의 얇은 고체 필름(Thin Solid Films), 283(1996) 196-203에서 볼 수 있다.
제1 하드 마스크 층(130)의 경우처럼, 제2 하드 마스크 층(150)은 바람직하게 유전체 비반사 코팅(DARC)(예컨대 실리콘 산질화물), 실리콘 산화물(SiO2), 혹은 실리콘을 구비한다. 게다가 바닥 비반사 코팅(BARC)(미도시)은 광 반사를 조절하기 위해 선택적으로 사용될 수 있다. 제1 및 제2 하드 마스크 층(130 및 150)이 상이한 물질로 형성될 수 있는 반면에, 이 층들은 아래에서 서술되는 것처럼, 공정의 용이함을 위해 그리고 필요한 다른 에칭 반응의 수를 최소화하기 위해 동일한 물질로 형성되는 것이 바람직하다. 상기 임시 층(140)과 마찬가지로, 상기 주 마스크 층(160)은 바람직하게는 비결정질의 탄소로, 더욱 바람직하게는 투명한 탄소로 형 성된다.
여기에서 논의된 다양한 층들이 관련 기술 분야의 당업자에게 알려진 다양한 방법에 의해 형성될 수 있다는 점이 이해될 것이다. 예를 들면 화학기상성장법 같은 다양한 증기 퇴적 공정들이 상기 하드 마스크 층들을 형성하는 데 사용될 수 있다. 바람직하게는, 저온 화학기상성장법 공정이 상기 하드 마스크 층들 및 스페이서 물질(도7)과 같은 다른 물질들을 비결정질의 실리콘으로 형성된 마스크 층(160) 위로 퇴적하는 데 사용된다. 그러한 저온 퇴적 공정은 비결정질의 탄소 층의 화학적 혹은 물리적 붕괴를 방지하는 데 가장 적합하다.
스핀 온 코팅(Spin-on-coating) 공정이 광한정성(photodefinable) 층을 형성하는 데 사용될 수 있다. 게다가 비결정질 탄소 층은 탄화수소 화합물 혹은 탄소 전구체와 같은 이러한 화합물의 혼합물을 사용하는 화학기상성장법에 의해 제조될 수 있다. 바람직한 전구체는, 프로필렌, 프로핀, 프로판, 부탄, 부틸렌, 부타디엔 및 아세텔린을 포함한다. 비결정질 탄소 층을 형성하는 적절한 방법은 2003년 6월 3일에 페어베언(Fairbairn) 외에게 주어진 미국 특허 No. 6,573,030 B1에 설명되어 있다.
바람직한 실시예에 따른 방법의 제1 단계에서 그리고 도3-9를 참조하면, 부분적으로 형성된 집적회로(100)의 어레이에서 피치 멀티플리케이션이 수행된다. 패턴은 도3에 도시된 바와 같이, 상기 광한정성 층(120)위에 형성된다. 상기 광한정성 층(120)은 예컨대 포토리소그래피에 의해서 패턴화될 수 있는데, 거기서 상기 층(120)은 레티클(reticle)을 통한 방사(radiation)에 노출된 다음 현상된다. 현상 된 후에, 남아있는 광한정성 물질, 이 경우 포토레지스트는 공간(124)을 결정하는 라인(122)을 구비한다.
도4에 도시된 바와 같이, 상기 공간(122) 및 포토레지스트 라인(122)은 바람직한 치수로 바뀔 수 있다. 예를 들어, 상기 공간(122)은 상기 포토레지스트 라인(124)을 에칭함으로써 폭이 넓어질 수 있다. 상기 포토레지스트 라인(124)은, 예컨대 SO2, O2, N2 및 Ar을 구비하는 플라스마인 황 산화물(sulfur oxide) 플라스마와 같은 등방성 에칭을 사용하여 바람직하게 에칭된다. 상기 에칭의 범위는 결과적으로 얻어진 라인(124a)이 형성될 상기 스페이서들의 바람직한 공간형성에 상응하는 폭을 갖도록 바람직하게 선택되며, 이러한 사실은 도8-16에 관한 아래에서의 논의로부터 이해될 수 있을 것이다. 가장 바람직하기로는, 광한정성 층(120)을 패턴화하는 데 사용된 포토리소그래피 기술에 의해 결정된 피쳐보다 더 좁은 라인(124a)의 형성을 가능하게 하는 것에 더하여, 이 에칭은 라인(124)의 가장자리(edges)를 부드럽게 할 수 있고, 그렇게 함으로써 그 라인들(124)의 균일성(uniformity)을 개선시킨다. 그리하여 결과로서 얻어진 포토레지스트 라인들(124 및 124a)은 플레이스홀더(placeholder) 혹은 굴대(mandrels)를 구성하고(constitute), 그 위로 스페이서의 패턴(175)(도9)이 형성될 것이다. 다른 실시예에서, 상기 공간들(122) 사이의 공간들은 라인들(124)을 바람직한 사이즈로 확장시킴으로써 좁아질 수 있다. 예를 들면, 추가적인 물질이 라인들(124) 위로 퇴적될 수 있거나, 라인들(124)은 그 크기를 확대시킬 더 큰 크기(volume)를 갖는 물질을 형성하도록 화학적으로 반응할 수 있다.
상기 (변형된) 광한정성 층(120)의 패턴은 후술하는 바와 같이, 스페이서 물질의 퇴적을 위한 공정 조건을 견딜 수 있는 물질의 층(140)으로 전달되는 것이 바람직하다. 포토레지스트보다 더 높은 열 저항성을 갖는 것에 더하여, 상기 임시 층(140)을 형성하는 물질은, 스페이서 물질 및 아래의 층에 대하여 선택적으로 제거될 수 있도록 바람직하게 선택된다. 위에서 말한 바와 같이, 상기 층(140)은 비결정질의 탄소로 형성되는 것이 바람직하다. 포토레지스트를 에칭하기 위한 바람직한 반응은 또한 전형적으로 비결정질의 탄소의 상당량을 에칭하기 때문에 그리고 반응이 다양한 물질에 대하여 탁월한 선택성으로 비결정질의 탄소를 에칭하는 데 유용하기 때문에, 그러한 물질들로부터 선택된 하드 마스크 물질 층(130)은 바람직하게 상기 두 층(120 및 140)을 분리한다. 상기 하드 마스크 층(130)을 위한 적절한 물질은 예를 들면 DARCs, 실리콘 산화물 혹은 질화물 및 실리콘을 포함한다.
상기 광한정성 층(120)의 패턴은 도5에 도시된 바와 같이, 하드 마스크 층(130)으로 바람직하게 전달된다. 이 전달은, 만약 하드 마스크 층(130)이 얇다면 비록 습식 (등방성) 에칭이 역시 적합하다 하더라도 탄화 플루오르(fluorocarbon) 플라스마를 사용하는 에칭과 같은 이방성 에칭을 사용함으로써 바람직하게 성취된다. 바람직한 탄화 플루오르 플라스마 에칭 반응은 CF4, CFH3, CF2H2, CF3H 등을 포함할 수 있다.
그 다음에 패턴은 도6에 도시된 바와 같이 상기 임시 층(140)으로 전달되는 데, 바람직하게는 예컨대 SO2, O2 및 Ar을 함유하는 플라스마인 SO2-함유 플라스마를 사용한다. 가장 바람직하게는 SO2-함유 플라스마는 바람직한 임시 층(140)의 탄소를, 상기 하드 마스크 층(130)이 에칭되는 속도보다 20배 이상, 더 바람직하게는 40배 이상의 속도로 에칭할 수 있다. 적합한 SO2-함유 플라스마는 아바체프 외(Abatchev et al .)의 미국 특허 출원 No. 10/931,772에 잘 기술되어 있으며, 임계 치수 조절(Critical Dimension Control)이라는 이름으로 2004년 8월 31일 출원되었다. SO2-함유 플라스마가 동시에 임시 층(140)을 에칭하고 또한 상기 광한정성 층(120)을 제거할 수 있다는 점이 이해될 것이다.
도7에 도시된 바와 같이, 다음에 스페이서 물질의 층(170)이, 상기 하드 마스크 층(130) 및 임시 층(140) 위로 바람직하게 퇴적된다. 상기 스페이서 물질은 화학기상성장법 혹은 원자 층 퇴적(atomic layer deposition)에 의해 바람직하게 퇴적된다. 상기 스페이서 물질은 패턴을 아래의 주 마스크 층(160)으로 전달하는 마스크로서 사용될 수 있는 모든 물질일 수 있다. 스페이서 물질은 바람직하게 : 1) 정교한 스텝 커버리지(good step coverage)로 퇴적될 수 있다 ; 2) 임시 층(140)과 호환성이 있는 낮은 온도에서 퇴적될 수 있다 ; 3) 임시 층(140)과 임시층(140)의 아래에 위치하는 모든 층에 대하여 선택적으로 에칭될 수 있다. 바람직한 물질은 실리콘 질화물 및 실리콘 산화물을 포함한다.
다음으로, 도8에 도시된 바와 같이, 상기 스페이서 층(170)은 부분적으로 형성된 집적회로(100)의 수평 표면(180)으로부터 스페이서 물질을 제거하기 위해 이 방성으로 에칭되어야 한다. 그러한 에칭은 스페이서 에칭이라고도 알려져 있는데, 탄화 플루오르 플라스마를 사용하여 수행될 수 있으며, 상기 하드 마스크 층(130)을 또한 가장 적합하게 에칭할 수 있다. 다음으로, 상기 비결정질의 탄소(140)는 예컨대 SO2-함유 플라스마를 사용하여 선택적으로 제거될 수 있다. 도9는 상기 비결정질의 탄소 에칭 후에 남은 스페이서들(175)의 패턴을 보여준다. 그렇게 하여 부분적으로 형성된 집적회로(100)의 어레이에서의 피치 멀티플리케이션이 수행되고, 도시된 실시예에서 상기 스페이서의 상기 피치는 포토리소그래피에 의해 원래 형성된 상기 포토레지스트 라인(도3의 124)의 피치의 절반이다. 상기 스페이서(175)는 광한정성 층(120)에서 원래 형성된 상기 패턴 혹은 라인(124)을 일반적으로 따른다는 점이 이해될 것이다.
다음으로, 바람직한 실시예에 따른 방법의 두 번째 단계에서, 제2 패턴이 상기 주변부(104)에서 형성된다. 이 두 번째 패턴을 형성하기 위해, 상기 스페이서(175)는 보호되고 도10에 도시된 바와 같이 상기 주변부(104)에서 제2 패턴의 패터닝을 허용하기 위해 또 다른 광한정성 층(220)이 형성된다. 상기 스페이서들(175)은 상기 스페이서들(175) 위로 보호 층(200)을 형성함으로써 보호된다. 상기 보호 층(200)은 바람직하게 최소한 스페이서와 같은 높이이며 그 두께가 약 100-500nm이고 더욱 바람직하게는 약 100-300nm이다. 하드 마스크 층(210)이 다음으로 상기 보호 층(200) 위로 바람직하게 형성이 되는데, 이는 상기 광한정성 층(220)으로부터 상기 보호 층(200)으로 패턴을 전달하는 데 도움을 준다. 바람직 하게 상기 하드 마스크 층(210)은 그 두께가 약 40-80nm이고 더욱 바람직하게는 약 50-60nm이다.
상기 보호 층(200)은 상기 스페이서(175)에 대하여 선택적으로 즉시 제거되는 물질로 바람직하게 형성된다. 예를 들면, 상기 보호 층(200)은 포토레지스로 형성될 수 있는데, 광한정성 층(도2-5의 120)을 형성하는 데 사용되는 포토레지스트와 같거나 다를 수 있고, 광한정성 층(도10의 220)을 형성하는 데 사용되는 것과 같거나 다른 물질일 수도 있다. 더욱 바람직하게, 상기 보호 층(200)은 상기 스페이서(175)에 대하여 탁월한 선택성을 갖고 에칭될 수 있는 비결정질의 탄소로 형성된다.
상기 보호 층(200)이 상기 스페이서(175) 및 상기 광한정성 층(220) 모두에 대하여 선택적으로 에칭될 수 있는 물질로 형성되는 다른 실시예에서, 상기 하드 마스크 층(210)은 생략될 수 있다. 예를 들면, 상기 보호 층(200)이 바닥 비반사 코팅(BARC)으로 형성될 수 있고, 포토레지스트가 BARC 바로 위에 형성될 수 있다. 상기 스페이서(175)는 실리콘 질화물 혹은 산화물을 포함하여 상기 BARC에 좋은 에칭 선택성을 허용하는 물질로 형성될 수 있다.
포토리소그래피 기술을 사용하여 패턴화될 수 있는 동안, 상기 광한정성 층(220)은 광한정성 층(120)을 패턴화하는 데 사용되는 동일한 포토리소그래피 기술을 사용함으로써 바람직하게 패턴화된다. 그러므로 도11을 참조하면, 패턴(230)은 광한정성 층(220)에서 형성된다. 상기 패턴(177)이 상기 포토리소그래피 기술의 최소 피치 혹은 분해능보다 더 작은 피치 혹은 분해능을 바람직하게 갖는 반면에, 상기 패턴(230)은 포토리소그래피 기술의 최소 피치 혹은 분해능과 같거나 그보다 더 큰 피치 혹은 분해능을 바람직하게 갖는다. 상기 주변부(104)의 패턴(230)은 랜딩 패드(landing pads), 트랜지스터스, 지역 연결부(local interconnects) 등을 형성하기 위해 사용될 수 있다는 점이 이해될 것이다. 또한 상기 패턴(177)으로부터 측면으로 분리된 것으로 도시되긴 했지만, 상기 패턴(230)은 또한 패턴(177)에 오버랩(overlap)될 수 있다는 점도 이해될 것이다. 그러므로 이 패턴에 대해 상이한 참조 번호(177 및 230)를 사용하는 것은 그것들이 본래 상이한 단계에서 형성되었음을 나타낸다.
그 다음에 상기 패턴(230)은 스페이서(175)의 상기 패턴(177)과 동일한 레벨로 전달된다. 도12에 도시된 바와 같이, 상기 하드 마스크 층(210)은 상기 광한정성 층(220)에 대하여 선택적으로 에칭되는데, 바람직하게는 탄화 플루오르 플라스마 에칭과 같은 이방성 에칭을 사용함으로써 그렇게 된다. 대안으로서, 적당히 얇은 하드 마스크 층(210)에 대해서는 습식 (등방성) 에칭도 적합할 수 있다. 그 다음에, 도13에 도시된 바와 같이 상기 패턴(230)은 SO2-함유 플라스마로 하는 에칭과 같은 또 다른 이방성 에칭에 의해 보호 층(200)으로 전달된다. 상기 스페이서(175)를 덮는 하드 마스크 층(210)이 이전에 다 제거되었기 때문에, 이 에칭은 또한 상기 스페이서(175) 주위의 보호 층(200)을 제거하며, 이렇게 함으로써 그 스페이서(175)를 노출시킨다.
도14 및 도15를 참조하면, 상기 패턴들(177 및 230)은 이제 기판(110)에 좋 은 에칭 선택성을 갖는 물질을 바람직하게 구비하는 주 마스크 층(160)으로 전달되어 내려가는데, 반대로 패턴(177 및 230)들이 동시에 기판(110)으로 전달되는 것을 허용한다. 그러므로 상기 패턴들(177 및 230)은 상기 주 마스크 층(160)에서 혼합된 패턴을 형성한다.
패턴들(177 및 230)을 전달하기 위하여, 상기 주 마스크 층(160)을 덮는 상기 하드 마스크 층(150)이 먼저 에칭된다. 상기 하드 마스크 층(150)은 바람직하게 이방성으로 에칭되는데, 바람직하게 탄화 플루오르 플라스마를 사용한다. 대안으로서, 상기 하드 마스크 층(150)이 상대적으로 얇으면 등방성 에칭도 사용될 수도 있다.
그 다음, 상기 주 마스크 층(160)이 바람직하게는 SO2-함유 플라스마를 이용하여 이방성으로 에칭되는데, 그것은 상기 광한정성 층(200)을 동시에 제거할 수 있다(도15). 위에서 말한 것처럼, 상기 SO2-함유 플라스마는 상기 하드 마스크 층(150)에 대하여 주 마스크 층(160)의 비결정질의 탄소에 탁월한 선택성을 갖고 있다. 그러므로 충분히 두꺼운 마스크가 주 마스크 층(160)에서 형성될 수 있는데, 그것은 패턴 전달이 완료되기 전에, 주 마스크 층(160)을 닳아 없애지 않으면서 전통적인 에칭 반응을 사용하여 상기 마스크 패턴을 나중에 기판(110)으로 효율적으로 전달하기 위한 것이다.
두 패턴 모두 주 마스크 층(160)으로 전달된 다음, 상기 두 패턴(177 및 230)은 도16에 도시된 바와 같이 층(160)을 마스크로 사용하여 상기 기판(110)에 전달될 수 있다. 주 마스크 물질(160)과 기판(110)용으로 전형적으로 이질적인 물질이 사용되면(예컨대 각각 비결정질의 탄소 및 실리콘 혹은 실리콘 화합물), 패턴 전달은 그 물질 또는 기판(110)을 포함하는 물질들에 적합한 전통적 에칭을 사용하여 용이하게 성취될 수 있다. 예를 들면 CF4, CHF3 및/또는 NF3 함유 플라스마를 구비하는 탄화 플루오르 에칭은 실리콘 산화물을 에칭하는 데 사용될 수 있고 HBr, Cl2, NF3, SF6 및/또는 CF4 함유 플라스마 에칭은 실리콘을 에칭하는 데 사용될 수 있다. 게다가, 숙련된 기술자(skilled artisan)는 알루미늄, 천이 금속, 및 천이 금속 질화물을 포함하는 도체와 같은 다른 기판 물질들에 적절한 에칭 반응을 용이하게 결정할 수 있다. 예를 들면 알미늄 기판은 탄화 플루오르를 사용하여 에칭될 수 있다.
상기 기판(110)이 상이한 물질의 층들을 구비하는 곳에서, 바람직하게는 건식 에칭 반응들인 일련의 다른 반응들이 이 다른 층들을 통해 연속적으로 에칭하는 데 사용될 수 있다는 것이 이해될 것이다. 또한 사용된 반응 혹은 반응들에 의존하여, 상기 스페이서(175) 및 상기 하드 마스크 층(150)이 에칭될 수 있다는 점이 이해될 것이다. 그러나 상기 주 마스크 층의 비결정질의 탄소는 전통적인 에칭 반응들, 특히 실리콘-함유 물질을 에칭하는 데 사용된 것들에 탁월한 저항성을 바람직하게 제공한다. 따라서 상기 주 마스크 층(160)은 복수 개의 기판 층을 통한 에칭에 혹은 높은 종횡비의 트렌치를 형성하는 데 마스크로서 효과적으로 사용될 수 있다. 게다가 피치 더블드 패턴(pitch doubled pattern)(177) 및 전통적인 리소그래 피에 의해 형성된 상기 패턴(230)은 단일한 에칭 단계에서 상기 기판(110) 혹은 상기 기판(110)의 각 개별적 층으로 동시에 전달될 수 있다.
도17A 및 17B는 결과적인 구조를 보여준다. 도17A는 집적회로(100)의 어레이 부분을 보여주고, 도17B는 집적회로(100)의 주변부를 보여준다(도2-16). 위에서 설명한 바와 같이 상기 기판(110)은 상기 두 패턴(177 및 230)이 에칭되어 들어갈 물질 혹은 물질들의 모든 층이 될 수 있다. 상기 기판(110)의 구성은 예컨대 제조될 전기 장치에 의존할 수 있다. 따라서 도17A 및 17B에서 상기 기판(110)은 Si3N4 층(110a), 폴리실리콘 층(110b), SiO2 층(110c) 및 실리콘 층(110d)을구비한다. 그러한 층들의 배열은 예컨대 트랜지스터의 제조에 가장 바람직하게 사용될 수 있다.
에칭된 표면은 대단히 낮은 에지 조도(roughness)를 보인다는 점을 주목하라 게다가 어레이에서 형성된 트렌치들은 사진으로 찍힌 낮은 100nm의 피치에서 조차 탁월한 균일성(uniformity)를 보여준다. 가장 바람직하게, 도17B에 도시된 바와 같이, 이러한 결과들은 주변부에서 잘 결정되고 부드러운 라인들을 또한 형성하는 동안 달성된다.
바람직한 실시예들에 따른 패턴의 형성이 많은 장점을 제공한다는 것이 이해될 것이다. 예를 들면, 상이한 크기의 피쳐들을 갖는 복수의 패턴이, 기판으로 전달되기 전에 단일한 최종 마스크 층 위에서 통합될 수 있기 때문에, 오버래핑 패턴은 상기 기판에 용이하게 전달될 수 있다. 그러므로 피치 더블드 피쳐들 및 전통적인 포토리소그래피에 의해 형성된 피쳐들은 용이하게 서로 연결되어 형성될 수 있 다. 더욱이 도17A 및 17B에서 명백하듯이, 대단히 작은 피쳐들이 형성될 수 있으며, 그러면서도 동시에 매우 그리고 예상치 못하게 낮은 라인 에지 조도를 달성한다. 이론에 의해 제한받지 않지만, 그러한 낮은 라인 에지 조도는 상기 두 층(140 및 160)의 사용 결과라고 믿어진다. 상기 스페이서(175)를 형성하는 것과, 상기 두 패턴(177 및 230)을 상기 임시 층(140)의 레벨에서 상기 주 마스크 층(160) 그리고 상기 기판(110)으로 전달하는 복수의 이방성 에칭을 수행하는 것은 두 패턴(177 및 230)을 형성하는 피쳐들의 표면을 유익하게 부드럽게 한다고 믿어진다. 더욱이 여기서 개시된 바람직한 비결정질의 탄소 에칭 반응들은 두 층(140, 160)과 같은 아래의 비결정질의 탄소 층이 에칭되는 깊이에 대하여 상기 두 층(130 및 150) 같은 얇은 하드 마스크 층의 사용을 허용한다. 이것은 가장 바람직하게 하드 마스크 층을 덮는 층들(예컨대 포토레지스트 층들)의 동일성(identity)에 대한 요구를 줄여주며, 또한 하드 마스크를 에칭하는 데 사용되는 반응들에 대한 요구도 줄여주며, 동시에 주 마스크 층이 이후의 기판 에칭을 견딜만큼 충분히 두꺼운 마스크를 형성한다는 것도 보증한다.
도시된 공정 흐름(flow)의 다양한 변형이 가능하다는 것 또한 이해할 것이다. 예를 들면, 패턴들인 굴대(mandrel)를 둘러싸는 스페이서에 의해 형성되기 때문에, 피치 배가된(multiplied) 패턴은 전형적으로 폐루프(closed loops)를 형성한다. 그 결과, 피치 배가된 패턴이 전도성 라인 형성에 사용되는 곳에서, 추가적 공정 단계가 바람직하게 이러한 루프의 끝을 잘라내기 위해 사용되고, 따라서 각 루프는 두 개의 개별적이고 연결되지 않은 라인을 형성하게 된다.
또한 여기서 논의된 다양한 층들의 구성이 에칭 반응 및 공정 조건에 기초하여 선택되는 반면에, 다양한 하드 마스크 층들은 바람직하게 동일한 물질로 각각 형성되며, 이는 주 마스크 층의 경우에도 같다. 가장 바람직하게, 그러한 배열은 공정의 복잡함을 줄여준다.
게다가, 상기 패턴(177)의 피치는 2배 이상이 될 수 있다. 예를 들면, 상기 패턴(177)은 상기 스페이서(175) 주위에 스페이서를 형성함으로써, 그리고 상기 스페이서(175)를 제거함으로써, 그리고 상기 스페이서(175) 주위에 이전에 있었던 스페이서 주위에 스페이서를 형성하는 것 등으로 더 피치 배가될 수 있다. 더 자세한 피치 멀티플리케이션에 대한 바람직한 방법이 로리(Lowrey) 외의 미국 특허 No. 5,328,810에서 논의되어 있다. 게다가 바람직한 실시예가 피치 배가된 그리고 전통적으로 포토리소그래피적으로 결정된 피쳐들을 모두 가지는 패턴을 형성하도록 바람직하게 적용될 수 있는 반면에, 상기 두 패턴(177 및 230)은 모두 피치 배가될 수 있거나 상이한 정도의 피치 멀티플리케이션을 가질 수 있다.
더욱이 두 패턴(177 및 230) 이상이, 바람직하다면 주 마스크 층 위에서 통합될 수 있다. 그러한 경우에 추가적인 마스크 층은 상기 두 층(140 및 160) 사이에 퇴적될 수 있다. 예를 들면, 상기 두 패턴(177 및 230)은 상기 하드 마스크 층(150)을 덮는 추가적 마스크 층으로 전달될 수 있으며, 그 다음에 도10-16에 도시된 이후의 단계가 상기 두 패턴(177 및 230)을 보호하기 위해, 위를 덮는 광한정성 층에서 새로운 패턴을 형성하기 위해, 그리고 그 패턴들을 상기 기판(110)으로 전달하기 위해 수행될 수 있다. 추가적인 마스크 층은 바람직하게 상기 하드 마스 크 층(150)에 대하여 선택적으로 에칭될 수 있는 물질과, 추가적 마스크 층으로 전달된 후에 상기 두 패턴(177 및 230)을 에워싸는 보호 층을 바람직하게 구비한다.
또한 다양한 마스크 층들을 통한 "공정"이 아래의 층을 에칭하는 단계를 수반하는 반면에, 마스크 층들을 통한 공정은 마스크 층의 아래에 있는 층들을 모든 반도체 제조 공정에 두는 것을 수반할 수 있다. 게다가 마스크 층들은 화학적 기계적 연마(CMP)에 대한 정지 혹은 장벽(barrier)으로서 사용될 수 있거나, CMP는 마스크 층의 평탄화와 아래의 층에 대한 에칭을 모두 허용하도록 마스크 층들 위에서 수행될 수 있다.
따라서, 본 발명의 범위를 벗어나지 않고서 위에 기술한 방법과 구조에 다양한 다른 생략(omissions), 추가 그리고 변형이 가해질 수 있음은 본 기술 분야의 당업자는 이해할 수 있을 것이다. 모든 그러한 수정과 변화는 덧붙여진 청구항에 의해 규정된 바의, 본 발명의 범위 내에 들도록 의도되었다.

Claims (121)

  1. 제1 포토레지스트 층으로 덮여진 임시 층, 상기 임시 층으로 덮여진 주 마스크 층, 상기 주 마스크 층으로 덮여진 기판을 제공하는 단계와,
    상기 제1 포토레지스트 층에 포토레지스트 패턴을 형성하는 단계와,
    상기 임시 층에 상기 포토레지스트 패턴의 피쳐에 기인하는 피쳐를 갖는 제1 패턴을 형성하는 단계와,
    상기 제1 패턴의 레벨 위에 제2 포토레지스트 층을 형성하는 단계와,
    상기 제2 포토레지스트 층에 다른 포토레지스트 패턴을 형성하는 단계와,
    상기 주 마스크 층에 혼합된 패턴을 형성하기 위해 상기 다른 포토레지스트 패턴과 상기 제1 패턴을 주 마스크 층으로 전달하는 단계와,
    상기 주 마스크 층에서 상기 혼합된 층을 통해 상기 기판을 처리하는 단계를 포함하는, 반도체 공정을 위한 방법.
  2. 제1항의 방법에 있어서, 상기 기판을 처리하는 단계는 상기 혼합된 패턴을 상기 기판을 에칭함으로써 상기 기판으로 전달하는 단계를 포함하는 방법.
  3. 제1항의 방법에 있어서, 포토레지스트 패턴을 형성하는 단계 및/또는 다른 포토레지스트 패턴을 형성하는 단계는 전자 빔 리소그래피를 수행하는 단계를 포함하는 방법.
  4. 제1항의 방법에 있어서, 포토레지스트 패턴을 형성하는 단계 및 다른 포토레지스트 패턴을 형성하는 단계는 13.7nm, 157nm, 193nm, 248nm 또는 365nm 파장의 빛으로 구성된 군으로부터 선택된 파장을 갖는 빛으로 포토리소그래피를 수행하는 단계를 포함하는 방법.
  5. 제4항의 방법에 있어서, 상기 제1 및 제2 포토레지스트 층은 동일한 포토레지스트 물질을 구비하는 방법.
  6. 제4항의 방법에 있어서, 상기 제1 패턴을 형성하는 방법은 포토리소그래피를 수행한 후에 상기 포토레지스트를 등방성으로 에칭함으로써 남은 포토레지스트의 폭을 바람직한 폭으로 줄이는 단계를 더 포함하는 방법.
  7. 제6항의 방법에 있어서, 상기 제1 패턴은 등방성 에칭 후에 남은 포토레지스트의 라인의 윤곽을 따르며, 상기 제1 패턴을 형성하는 단계는,
    상기 포토레지스트 층을 통해 상기 임시 층을 에칭하는 단계와,
    상기 임시 층을 에칭한 후에 상기 임시 층의 남은 부분의 측벽에 스페이서를 형성하는 단계와,
    제1 패턴을 형성하는 상기 스페이서에 대하여 상기 임시 층 물질을 선택적으로 제거하는 단계를 포함하는 방법.
  8. 제1항의 방법에 있어서, 상기 임시 층은 비결정질의 탄소를 구비하는 방법.
  9. 제8항의 방법에 있어서, 상기 주 마스크 층은 비결정질의 탄소를 구비하는 방법.
  10. 제9항의 방법에 있어서, 하드 마스크 층이 상기 임시 층과 상기 주 마스크 층 위를 바로 덮는 방법.
  11. 제10항의 방법에 있어서, 상기 하드 마스크 층은 실리콘, 실리콘 이산화물 또는 비반사 코팅 물질로 구성된 군으로부터 선택된 물질을 구비하는 방법.
  12. 제11항의 방법에 있어서, 상기 비반사 코팅 물질은 유전체 비반사 코팅인 방법.
  13. 제1항의 방법에 있어서, 상기 임시 층은 바닥 비반사 코팅을 구비하는 방법.
  14. 제13항의 방법에 있어서, 상기 제2 포토레지스트 층은 상기 바닥 비반사 코팅을 덮으며 바로 접촉하는 방법.
  15. 제1항의 방법에 있어서, 상기 기판은 절연체인 방법.
  16. 제15항의 방법에 있어서, 상기 기판을 처리하는 단계는 메모리 장치의 어레이의 전도성 라인을 결정하는 방법.
  17. 기판을 제공하는 단계와,
    상기 기판 위에 비결정질의 탄소 층을 형성하는 단계와,
    상기 제1 비결정질의 탄소 층 위에 제1 하드 마스크 층을 형성하는 단계와,
    상기 제1 하드 마스크 층 위에 임시 층을 형성하는 단계와,
    상기 임시 층 위에 제2 하드 마스크 층을 형성하는 단계를 포함하는, 집적회로를 형성하는 방법.
  18. 제17항의 방법에 있어서, 비결정질의 탄소 층을 형성하는 단계는 화학기상성장법을 포함하는 방법.
  19. 제17항의 방법에 있어서, 상기 임시 층은 비결정질의 탄소를 구비하는 방법.
  20. 제19항의 방법에 있어서, 제2 비결정질의 탄소 층을 형성하는 단계는 화학기상성장법을 포함하는 방법.
  21. 제17항의 방법에 있어서, 제1 하드 마스크 층을 형성하는 단계 및 제2 하드 마스크 층을 형성하는 단계는 화학기상성장법을 포함하는 방법.
  22. 제17항의 방법에 있어서, 상기 제1 하드 마스크 층은 실리콘 산화물, 실리콘 또는 유전체 비반사 코팅으로 구성된 군으로부터 선택된 물질을 구비하는 방법.
  23. 제22항의 방법에 있어서, 상기 제2 하드 마스크 층은 실리콘 산화물, 실리콘 또는 유전체 비반사 코팅으로 구성된 군으로부터 선택된 물질을 구비하는 방법.
  24. 제17항의 방법에 있어서, 상기 비결정질의 탄소 층은 약 100-1000 nm의 두께를 갖는 방법.
  25. 제17항의 방법에 있어서, 상기 제1 하드 마스크 층은 약 10-50 nm의 두께를 갖는 방법.
  26. 제17항의 방법에 있어서, 상기 임시 탄소 층은 약 100-300 nm의 두께를 갖는 방법.
  27. 제17항의 방법에 있어서, 상기 제2 하드 마스크 층은 약 10-50 nm의 두께를 갖는 방법.
  28. 제17항의 방법에 있어서, 퇴적하는 단계 및 나노 임프린팅(nano-imprinting)으로 상기 제2 하드 마스크 층 위에 레지스트 내에 패턴을 형성하는 단계를 더 포함하는 방법.
  29. 제17항의 방법에 있어서, 상기 제2 하드 마스크 층 위에 포토레지스트 층을 퇴적하는 단계를 더 포함하는 방법.
  30. 제29항의 방법에 있어서, 포토레지스트 패턴을 형성하기 위해 상기 포토레지스트 층을 패터닝하는 단계를 더 포함하는 방법.
  31. 제30항에 있어서, 상기 포토레지스트 패턴의 개구의 크기를 바꾸는 단계를 더 포함하는 방법.
  32. 제31항의 방법에 있어서, 상기 개구의 크기를 바꾸는 단계는 상기 개구의 크기를 좁히는 단계를 포함하는 방법.
  33. 제31항의 방법에 있어서, 상기 개구의 크기를 바꾸는 단계는 넓어진 포토레지스트 패턴을 형성하기 위해 상기 포토레지스트 패턴을 등방성으로 에칭하는 단계를 포함하는 방법.
  34. 제33항의 방법에 있어서, 상기 넓어진 포토레지스트 패턴을 상기 제2 하드 마스크 층으로 전달하는 단계를 더 포함하는 방법.
  35. 제34항의 방법에 있어서, 상기 넓어진 포토레지스트 패턴을 상기 임시 층으로 전달하는 단계를 더 포함하는 방법.
  36. 제35항의 방법에 있어서, 상기 넓어진 포토레지스트 패턴을 전달함으로써 형성된 임시 층의 측벽에 스페이서를 형성하는 단계를 더 포함하는 방법.
  37. 제36항의 방법에 있어서, 스페이서 패턴을 형성하기 위해 상기 스페이서에 대해 상기 임시 층을 선택적으로 제거하는 단계를 더 포함하는 방법.
  38. 제37항의 방법에 있어서, 상기 스페이서 패턴을 상기 제1 하드 마스크 층으로 전달하는 단계를 더 포함하는 방법.
  39. 제38항의 방법에 있어서, 상기 스페이서 패턴을 상기 비결정질의 탄소 층으로 전달하는 단계를 더 포함하는 방법.
  40. 제39항의 방법에 있어서, 상기 스페이서 패턴을 상기 기판으로 전달하는 단 계를 더 포함하는 방법.
  41. 제17항의 방법에 있어서, 상기 기판은 상이한 물질의 다수의 층을 구비하는 방법.
  42. 제41항의 방법에 있어서, 상기 다수의 층은 반도체, 절연체 및/또는 도체를 구비하는 방법.
  43. 피치 멀티플리케이션으로 제1 패턴을 형성하는 단계와,
    피치 멀티플레이케이션 없이 포토리소그래피로 제2 패턴을 따로따로 형성하는 단계와,
    상기 제1 및 제2 패턴을 마스크 층으로 전달하는 단계와,
    상기 마스크 층을 통해 기판을 에칭하는 단계를 포함하는, 반도체 제조 방법.
  44. 제43항의 방법에 있어서, 상기 제1 패턴을 형성하는 단계는
    비결정질의 탄소로 구성된 다수의 굴대를 형성하는 단계와,
    상기 굴대 위에 실리콘 함유 물질의 블랭킷 층을 퇴적하고 상기 블랭킷 층을 이방성으로 에칭하는 단계를 포함하는 방법.
  45. 제43항의 방법에 있어서, 제1 패턴을 형성하는 단계는 피치 더블링에 의해 이루어지는 방법.
  46. 제43항의 방법에 있어서, 제2 패턴을 따로따로 형성하는 단계는 상기 제2 패턴을 상기 제1 패턴으로 오버랩하는 단계를 포함하는 방법.
  47. 제43항의 방법에 있어서, 상기 기판은 상이한 물질의 다수의 층을 구비하는 방법.
  48. 제47항의 방법에 있어서, 기판을 에칭하는 단계는 상기 다수의 층의 각각에 대하여 다른 에칭 반응을 이용하는 방법.
  49. 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 통해 기판을 에칭하는 단계를 포함하며,
    상기 마스크 패턴의 제1 부분은 제1 피치를 구비하며, 상기 마스크의 제2 부분은 제2 피치를 구비하며, 상기 제1 피치는 상기 제2 패턴을 결정하기 위한 포토리소그래피 기술의 최소 피치보다 작은, 집적회로를 형성하는 방법.
  50. 제49항의 방법에 있어서, 마스크 패턴을 형성하는 단계는 상기 제2 부분에 상응하는 영역을 패턴화하는 단계 및 상기 제1 부분에 상응하는 영역을 따로 패턴 화하는 단계를 포함하는 방법.
  51. 제50항의 방법에 있어서, 상기 제2 부분에 상응하는 영역을 패턴화하는 단계는 248nm의 빛을 사용하는 포토리소그래피 기술을 이용하여 수행되는 방법.
  52. 제50항의 방법에 있어서, 마스크 패턴을 형성하는 단계는 비결정질의 탄소 층을 에칭하는 단계를 포함하는 방법.
  53. 제50항의 방법에 있어서, 비결정질의 탄소 층을 에칭하는 단계는 상기 비결정질의 탄소 층을 SO2 함유 플라스마에 노출시키는 단계를 포함하는 방법.
  54. 제50항의 방법에 있어서, 상기 기판은 절연 및 전도 층을 구비하는 방법.
  55. 탄소 층 위에 층 내에서 임시 플레이스홀더의 패턴을 형성하는 단계와,
    상기 임시 플레이스홀더의 표면 위에 마스크 물질의 층을 퇴적하는 단계와,
    상기 마스크 물질을 수평 표면으로부터 선택적으로 제거하는 단계와,
    메모리 장치의 어레이 영역 내의 피쳐들에 상응하는 마스크 물질의 패턴을 형성하기 위해, 상기 임시 플레이스홀더를 상기 마스크 물질에 대하여 선택적으로 제거하는 단계를 포함하는, 메모리 장치를 형성하는 방법.
  56. 제55항의 방법에 있어서, 마스크 물질의 층을 퇴적하는 단계는 저온 화학기상성장법으로 상기 마스크 물질을 퇴적하는 단계를 포함하는 방법.
  57. 제56항의 방법에 있어서, 상기 마스크 물질은 실리콘 질화물 또는 실리콘 산화물을 구비하는 방법.
  58. 제57항의 방법에 있어서, 상기 마스크 물질을 선택적으로 제거하는 단계는 탄화 플루오르 플라스마로 에칭하는 단계를 포함하는 방법.
  59. 제55항의 방법에 있어서, 상기 임시 플레이스홀더는 비결정질의 탄소를 구비하는 방법.
  60. 제59항의 방법에 있어서, 상기 임시 플레이스홀더를 선택적으로 제거하는 단계는 황 이산화물 함유 플라스마로 에칭하는 단계를 포함하는 방법.
  61. 제55항의 방법에 있어서, 하드 마스크 층은 상기 임시 플레이스홀더와 상기 탄소 층을 분리시키는 방법.
  62. 제55항의 방법에 있어서, 마스크 물질의 상기 패턴을 상기 탄소 층으로 전달 하는 단계를 더 포함하는 방법.
  63. 제62항의 방법에 있어서, 마스크 물질의 상기 패턴을 상기 탄소 층으로 전달하는 단계는 상기 하드 마스크 층을 탄화 플루오르 플라스마에 노출시키는 단계를 포함하는 방법.
  64. 제63항의 방법에 있어서, 마스크의 상기 패턴을 상기 탄소 층으로 전달하는 단계는 상기 제2 탄소 층을 황 이산화물을 함유하는 플라스마에 이어서 노출시키는 단계를 포함하는 방법.
  65. 제55항의 방법에 있어서, 마스크 물질의 상기 패턴의 마스크 물질의 위치는 어레이에서 전도성 라인의 위치에 대응하는 방법.
  66. 다수의 굴대 스트립(strip)을 형성하는 단계와,
    각 굴대 스트립의 측벽에 스페이서를 형성하는 단계와,
    분리된 스페이서의 패턴을 형성하기 위해 상기 굴대 스트립을 제거하는 단계와,
    상기 스페이서 위의 평면 내에 마스크 층을 형성하는 단계와,
    상기 패턴을 상기 동일한 수평 평면에 스페이서로서 전달하는 단계를 포함하는, 집적회로를 제조하는 방법.
  67. 제66항의 방법에 있어서, 상기 스페이서들은 적어도 상기 스페이서에 수직으로 연장된 제1 및 제2의 분리된 평면 사이에서 서로 분리되며 대체로 평행하게 연장되는 방법.
  68. 제66항의 방법에 있어서, 상기 패턴과 상기 스페이서에 의해 형성된 다른 패턴을 상기 수평 평면의 밑에 있는 다른 마스킹 층으로 전달하는 단계를 더 포함하는 방법.
  69. 제66항의 방법에 있어서, 상기 굴대 스트립은 실질적으로 수직인 측벽을 구비하는 방법.
  70. 제69항의 방법에 있어서, 스페이서를 형성하는 단계는 상기 굴대 스트립의 노출된 표면 위에 스페이서 물질을 퇴적하는 단계 및 이어서 상기 굴대 스트립의 다른 측벽으로부터 상기 스페이서 물질을 선택적으로 제거하는 단계를 포함하는 방법.
  71. 제70항의 방법에 있어서, 스페이서 물질을 퇴적하는 단계는 화학기상성장법 또는 원자 층 퇴적 공정을 수행하는 단계를 포함하는 방법.
  72. 제70항의 방법에 있어서, 상기 스페이서 물질은 실리콘 질화물 또는 실리콘 산화물을 구비하는 방법.
  73. 제66항의 방법에 있어서, 마스크 층을 형성하는 방법은
    상기 스페이서를 상기 스페이서에 대하여 상대적으로 에칭될 수 있는 제거 가능한 물질의 층으로 둘러싸는 단계와,
    상기 제거 가능한 물질의 층 위에 바로 하드 마스크 층을 형성하는 단계와,
    상기 스페이서의 평면 내에 포토레지스트 층을 형성하는 단계를 포함하는 방법.
  74. 제73항의 방법에 있어서, 상기 마스크 층 내에서 패턴을 형성하는 단계는 포토리소그래피를 수행하는 단계를 포함하는 방법.
  75. 제66항의 방법에 있어서, 상기 패턴을 상기 동일한 수평 평면으로 스페이서로서 전달하는 단계는 비결정질의 탄소를 이방성으로 에칭하는 단계를 포함하는 방법.
  76. 기판 위에 마스크 물질의 다수의 분리된 라인을 제공하는 단계와,
    포토리소그래피 기술로 상기 기판 위에서 광한정성 물질 내에 다수의 피쳐를 패턴화하는 단계와,
    상기 분리된 라인과 상기 다수의 피쳐를 상기 분리된 라인 아래의 비결정질의 탄소 층에서 반복시키는 단계를 포함하며,
    상기 마스크 물질은 포토레지스트와 다른, 집적회로를 제조하는 방법.
  77. 제76항의 방법에 있어서, 상기 스페이서들은 적어도 상기 스페이서에 수직으로 연장된 제1 및 제2의 분리된 평면 사이에서 서로 분리되며 대체로 평행하게 연장되는 방법.
  78. 제77항의 방법에 있어서, 상기 라인의 피치는 다수의 피쳐를 패턴화하기 위해 사용되는 포토리소그래피 기술의 최소 피치보다 작은 방법.
  79. 제78항의 방법에 있어서, 다수의 피쳐를 패턴화하는 단계는 포토레지스트를 248nm의 파장을 갖는 빛에 노출시키는 단계를 포함하는 방법.
  80. 제76항의 방법에 있어서, 상기 라인은 실질적으로 메모리 회로의 어레이 영역 내에 위치하며, 상기 다수의 피쳐는 실질적으로 상기 메모리 회로의 주변부에 위치하는 방법.
  81. 제76항의 방법에 있어서, 상기 라인은 상기 라인에 대해 선택적으로 제거 가능한 물질로 둘러싸이며, 상기 광한정성 물질은 상기 다수의 마스크 라인 및 상기 제거 가능한 물질 위에 놓이는 방법.
  82. 제76항의 방법에 있어서, 상기 제거 가능한 물질을 이방성으로 에칭함으로써, 상기 제거 가능한 물질 내에서 상기 개구를 반복시키는 방법.
  83. 제76항의 방법에 있어서, 상기 라인은 실리콘 질화물 또는 실리콘 산화물을 구비하는 방법.
  84. 제1 임시 물질에 의해 분리되며 제1 물질로 이루어진 다수의 라인을 제공하는 단계와,
    상기 제1 임시 물질을 선택적으로 에칭하는 단계와,
    상기 라인들 사이의 공간을 제2 임시 물질로 충전하는 단계와,
    공간을 열기 위해 상기 제2 임시 물질을 선택적으로 에칭하는 단계와,
    다른 마스크 물질의 층 내에서 패턴을 형성하기 위해 상기 공간을 통해 선택적으로 에칭하는 단계를 포함하는, 집적회로를 제조하기 위해 마스크 패턴을 형성하는 방법.
  85. 제84항의 방법에 있어서, 상기 제1 임시 물질을 에칭하는 단계는 비결정질의 탄소를 에칭하는 단계를 포함하는 방법.
  86. 제85항의 방법에 있어서, 비결정질의 탄소를 에칭하는 단계는 상기 제1 물질을 황 이산화물을 함유하는 플라스마에 노출시키는 단계를 포함하는 방법.
  87. 제85항의 방법에 있어서, 상기 라인들 사이의 공간을 충전하는 단계는 비결정질의 탄소를 퇴적하는 단계를 포함하는 방법.
  88. 제85항의 방법에 있어서,상기 라인들 사이의 공간을 충전하는 단계는 하층 포토레지스트를 퇴적하는 단계를 포함하는 방법.
  89. 제88항의 방법에 있어서, 상기 하층 레지스트는 크립톤 불화물 포토레지스트인 방법.
  90. 제85항의 방법에 있어서, 상기 제2 물질을 선택적으로 에칭하는 단계는 황 이산화물 함유 플라스마를 이용하는 에칭을 수행하는 단계를 포함하는 방법.
  91. 제85항의 방법에 있어서, 상기 스페이서를 통해 선택적으로 에칭하는 단계는 하드 마스크 에칭을 수행하는 단계와 그 후 황 이산화물 함유 플라스마를 이용하여 비결정질의 탄소 층을 에칭하는 단계를 포함하는 방법.
  92. 제91항의 방법에 있어서, 상기 비결정질의 탄소 층의 아래의 기판 내에 개구 를 형성하기 위해 상기 공간을 통해 에칭하는 단계를 더 포함하는 방법.
  93. 제92항의 방법에 있어서, 기판 내에 개구를 형성하기 위해 공간을 통해 에칭하는 단계는 절연 층 내에 개구를 형성하는 단계를 포함하는 방법.
  94. 부분적으로 제조되는 집적회로의 제1 영역 및 제2 영역 위로 연장되는 마스크 층을 제공하는 단계와,
    상기 마스킹 층 내에 패턴을 형성하는 단계를 포함하며,
    상기 제1 영역에 대응하는 상기 패턴의 일부의 최소 피쳐 크기는 상기 제2 영역에 대응하는 패턴의 다른 영역의 최소 피쳐 크기의 절반 이하인, 집적회로를 제조하기 위한 공정.
  95. 제94항의 공정에 있어서, 상기 마스킹 층은 비결정질의 탄소를 구비하는 공정.
  96. 제94항의 공정에 있어서, 상기 집적회로는 메모리 장치이며, 상기 제1 영역은 상기 메모리 장치의 어레이에 대응하며, 상기 제2 영역은 상기 메모리 장치의 주변부에 대응하는 공정.
  97. 제96항의 공정에 있어서, 상기 마스킹 층 내에 패턴을 형성하는 단계는 상기 제1 영역 위의 상기 패턴의 부분에 대해 피치 멀티플리케이션을 수행하는 단계 및 상기 제2 영역 위의 상기 패턴의 부분에 대해 피치 멀티플리케이션 없이 포토리소그래피를 수행하는 단계를 포함하는 방법.
  98. 탄소 층과,
    상기 탄소 층을 덮는 레벨 위에 피치 배가된 다수의 스페이서를 포함하며,
    상기 스페이서는 약 100 nm 이하의 피치를 갖는, 부분적으로 형성된 집적회로.
  99. 제98항의 부분적으로 형성된 집적회로에 있어서, 상기 스페이서들은 적어도 상기 스트립에 수직으로 연장된 제1 및 제2의 분리된 평면 사이에서 서로 분리되며 대체로 평행하게 연장된 집적회로.
  100. 제98항의 부분적으로 형성된 집적회로에 있어서, 상기 탄소 층은 비결정질의 탄소를 구비하는 집적회로.
  101. 제98항의 부분적으로 형성된 집적회로에 있어서, 상기 다수의 스페이서 각각은 실리콘 질화물 또는 실리콘 산화물을 구비하는 집적회로.
  102. 제98항의 부분적으로 형성된 집적회로에 있어서, 상기 비결정질의 탄소 층은 약 100 - 1000 nm의 두께를 갖는 집적회로.
  103. 제98항의 부분적으로 형성된 집적회로에 있어서, 하드 마스크 층이 상기 비결정질의 탄소 층과 상기 다수의 스페이서를 분리시키는 집적회로.
  104. 제103항의 부분적으로 형성된 집적회로에 있어서, 상기 하드 마스크 층은 약 10-50 nm의 두께를 갖는 집적회로.
  105. 제103항의 부분적으로 형성된 집적회로에 있어서, 상기 스페이서는 실질적으로 상기 부분적으로 형성된 집적회로의 어레이 영역에 위치하는 집적회로.
  106. 제105항의 부분적으로 형성된 집적회로에 있어서, 상기 하드 마스크 층을 덮는 탄소 물질에 의해 결정된 패턴을 더 포함하는 집적회로.
  107. 제106항의 부분적으로 형성된 집적회로에 있어서, 상기 탄소 물질에 의해 결정된 패턴은 실질적으로 상기 부분적으로 형성된 집적회로의 주변부에 위치하는 집적회로.
  108. 기판과,
    상기 기판을 덮으며, 포토레지스트와 다른 물질로 형성된 주 마스크 층과,
    상기 주 마스크 층을 덮는 제1 평면 내에서 제1 패턴을 결정하는 마스크 물질과,
    상기 마스크 물질을 덮는 제2 평면 내에서 제2 패턴을 결정하는 광한정성 물질을 포함하는, 부분적으로 형성된 집적회로.
  109. 제108항의 부분적으로 형성된 집적회로에 있어서, 상기 마스크 물질은 상기 마스크 물질에 대해 선택적으로 제거 가능한 물질로 둘러싸인 집적회로.
  110. 제109항의 부분적으로 형성된 집적회로에 있어서, 상기 선택적으로 제거 가능한 물질은 하층 레지스트를 구비하는 집적회로.
  111. 제110항의 부분적으로 형성된 집적회로에 있어서, 상기 하층 레지스트는 크립톤 불화물 포토레지스트를 구비하는 집적회로.
  112. 제109항의 부분적으로 형성된 집적회로에 있어서, 상기 선택적으로 제거 가능한 물질은 비결정질의 탄소를 구비하는 집적회로.
  113. 제108항의 부분적으로 형성된 집적회로에 있어서, 상기 주 마스크 층은 비결정질의 탄소 층인 집적회로.
  114. 제113항의 부분적으로 형성된 집적회로에 있어서, 하드 마스크 층이 상기 비결정질의 탄소 층과 상기 마스크 물질을 분리하는 집적회로.
  115. 제113항의 부분적으로 형성된 집적회로에 있어서, 상기 마스크 물질은 실리콘 함유 물질을 구비하는 집적회로.
  116. 제115항의 부분적으로 형성된 집적회로에 있어서, 상기 마스크 물질은 실리콘 질화물 또는 실리콘 산화물인 집적회로.
  117. 제115항의 부분적으로 형성된 집적회로에 있어서, 상기 광한정성 물질은 포토레지스트인 집적회로.
  118. 제117항의 부분적으로 형성된 집적회로에 있어서, 상기 포토레지스트는 크립톤 불화물, 아르곤 불화물 또는 157 nm 파장 포토리소그래피 시스템 또는 193 nm 파장 이머전 시스템과 호환하는 포토레지스트인 집적회로.
  119. 제108항의 부분적으로 형성된 집적회로에 있어서, 기판이 상기 주 마스크 층 아래에 놓이는 집적회로.
  120. 제108항의 부분적으로 형성된 집적회로에 있어서, 상기 기판은 전도성인 집 적회로.
  121. 제108항의 부분적으로 형성된 집적회로에 있어서, 상기 기판은 상이한 물질의 다수의 층을 구비하는 집적회로.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876892B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7994056B2 (en) 2007-11-02 2011-08-09 Hynix Semiconductor Inc. Method for forming pattern in semiconductor device
KR20110117078A (ko) * 2009-01-09 2011-10-26 램 리써치 코포레이션 어레이 더블 패터닝을 위한 스페이서 형성
US8623772B2 (en) 2009-01-22 2014-01-07 SK Hynix Inc. Method of forming patterns of semiconductor device
KR101368527B1 (ko) * 2007-11-01 2014-02-27 마이크론 테크놀로지, 인크. 온 피치 콘택트 및 관련 구조에 대한 스페이서 공정

Families Citing this family (396)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100554514B1 (ko) * 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7259023B2 (en) * 2004-09-10 2007-08-21 Intel Corporation Forming phase change memory arrays
JP2006186562A (ja) * 2004-12-27 2006-07-13 Sanyo Electric Co Ltd ビデオ信号処理装置
JPWO2006070474A1 (ja) * 2004-12-28 2008-06-12 スパンション エルエルシー 半導体装置の製造方法
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US20080048340A1 (en) * 2006-03-06 2008-02-28 Samsung Electronics Co., Ltd. Semiconductor device having fine pattern wiring lines integrally formed with contact plug and method of manufacturing same
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) * 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7786512B2 (en) 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US8123968B2 (en) * 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7322138B2 (en) * 2005-08-31 2008-01-29 Southern Imperial, Inc. Shelf edge sign holder
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US20070085152A1 (en) * 2005-10-14 2007-04-19 Promos Technologies Pte.Ltd. Singapore Reduced area dynamic random access memory (DRAM) cell and method for fabricating the same
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7910289B2 (en) * 2006-01-06 2011-03-22 Texas Instruments Incorporated Use of dual mask processing of different composition such as inorganic/organic to enable a single poly etch using a two-print-two-etch approach
US7538858B2 (en) * 2006-01-11 2009-05-26 Micron Technology, Inc. Photolithographic systems and methods for producing sub-diffraction-limited features
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7998874B2 (en) * 2006-03-06 2011-08-16 Samsung Electronics Co., Ltd. Method for forming hard mask patterns having a fine pitch and method for forming a semiconductor device using the same
US7892982B2 (en) * 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process
US7662721B2 (en) * 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
US7902074B2 (en) * 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7407890B2 (en) * 2006-04-21 2008-08-05 International Business Machines Corporation Patterning sub-lithographic features with variable widths
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) * 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US7704680B2 (en) * 2006-06-08 2010-04-27 Advanced Micro Devices, Inc. Double exposure technology using high etching selectivity
KR100843948B1 (ko) * 2006-07-10 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
KR100823706B1 (ko) 2006-07-21 2008-04-21 삼성전자주식회사 반도체 장치의 신호 라인 구조물 및 이를 제조하는 방법
KR20080012055A (ko) * 2006-08-02 2008-02-11 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR20080022375A (ko) * 2006-09-06 2008-03-11 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
US7790357B2 (en) * 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
US7666578B2 (en) * 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) * 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US7772126B2 (en) * 2006-10-19 2010-08-10 Qimonda Ag Hard mask arrangement, contact arrangement and methods of patterning a substrate and manufacturing a contact arrangement
KR100898678B1 (ko) * 2006-10-31 2009-05-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
US7808053B2 (en) * 2006-12-29 2010-10-05 Intel Corporation Method, apparatus, and system for flash memory
US7773403B2 (en) * 2007-01-15 2010-08-10 Sandisk Corporation Spacer patterns using assist layer for high density semiconductor devices
WO2008089153A2 (en) * 2007-01-15 2008-07-24 Sandisk Corporation Methods of forming spacer patterns using assist layer for high density semiconductor devices
US7592225B2 (en) * 2007-01-15 2009-09-22 Sandisk Corporation Methods of forming spacer patterns using assist layer for high density semiconductor devices
US8394483B2 (en) 2007-01-24 2013-03-12 Micron Technology, Inc. Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly
KR100817088B1 (ko) * 2007-02-16 2008-03-26 삼성전자주식회사 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법
KR100817090B1 (ko) * 2007-02-28 2008-03-26 삼성전자주식회사 반도체 소자의 제조 방법
US8072601B2 (en) * 2007-02-28 2011-12-06 Kabushiki Kaisha Toshiba Pattern monitor mark and monitoring method suitable for micropattern
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
KR100842763B1 (ko) 2007-03-19 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US8557128B2 (en) 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
US7659166B2 (en) * 2007-04-11 2010-02-09 Globalfoundries Inc. Integration approach to form the core floating gate for flash memory using an amorphous carbon hard mask and ArF lithography
US8097175B2 (en) 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
US7959975B2 (en) 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
US8294139B2 (en) 2007-06-21 2012-10-23 Micron Technology, Inc. Multilayer antireflection coatings, structures and devices including the same and methods of making the same
US8372295B2 (en) 2007-04-20 2013-02-12 Micron Technology, Inc. Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method
KR101368544B1 (ko) 2007-05-14 2014-02-27 마이크론 테크놀로지, 인크. 간이화한 피치 더블링 프로세스 플로우
US7794614B2 (en) * 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures
US7846849B2 (en) * 2007-06-01 2010-12-07 Applied Materials, Inc. Frequency tripling using spacer mask having interposed regions
US20090017631A1 (en) * 2007-06-01 2009-01-15 Bencher Christopher D Self-aligned pillar patterning using multiple spacer masks
US7807578B2 (en) * 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7553770B2 (en) * 2007-06-06 2009-06-30 Micron Technology, Inc. Reverse masking profile improvements in high aspect ratio etch
US8404124B2 (en) 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
KR20100039847A (ko) * 2007-06-15 2010-04-16 어플라이드 머티어리얼스, 인코포레이티드 기판 갭내에 희생 산화물 라이너를 형성시키기 위한 산소 ｓａｃｖｄ
US8080615B2 (en) 2007-06-19 2011-12-20 Micron Technology, Inc. Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide
US8337950B2 (en) * 2007-06-19 2012-12-25 Applied Materials, Inc. Method for depositing boron-rich films for lithographic mask applications
US7985681B2 (en) * 2007-06-22 2011-07-26 Micron Technology, Inc. Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device
KR100842753B1 (ko) * 2007-06-29 2008-07-01 주식회사 하이닉스반도체 스페이서를 이용한 반도체소자의 패턴 형성방법
US8026180B2 (en) * 2007-07-12 2011-09-27 Micron Technology, Inc. Methods of modifying oxide spacers
US8980756B2 (en) 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US20090035902A1 (en) * 2007-07-31 2009-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated method of fabricating a memory device with reduced pitch
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US8481417B2 (en) 2007-08-03 2013-07-09 Micron Technology, Inc. Semiconductor structures including tight pitch contacts and methods to form same
US7759242B2 (en) * 2007-08-22 2010-07-20 Qimonda Ag Method of fabricating an integrated circuit
US8021933B2 (en) * 2007-08-29 2011-09-20 Qimonda Ag Integrated circuit including structures arranged at different densities and method of forming the same
KR100905157B1 (ko) * 2007-09-18 2009-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US8357618B2 (en) * 2007-10-26 2013-01-22 Applied Materials, Inc. Frequency doubling using a photo-resist template mask
US20090127722A1 (en) * 2007-11-20 2009-05-21 Christoph Noelscher Method for Processing a Spacer Structure, Method of Manufacturing an Integrated Circuit, Semiconductor Device and Intermediate Structure with at Least One Spacer Structure
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
KR101192359B1 (ko) 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
US7846812B2 (en) 2007-12-18 2010-12-07 Micron Technology, Inc. Methods of forming trench isolation and methods of forming floating gate transistors
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
KR101024712B1 (ko) * 2007-12-20 2011-03-24 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8685627B2 (en) 2007-12-20 2014-04-01 Hynix Semiconductor Inc. Method for manufacturing a semiconductor device
KR100919349B1 (ko) * 2007-12-27 2009-09-25 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US8304174B2 (en) * 2007-12-28 2012-11-06 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR100919366B1 (ko) * 2007-12-28 2009-09-25 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR100966976B1 (ko) * 2007-12-28 2010-06-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8029688B2 (en) * 2008-01-07 2011-10-04 Samsung Electronics Co., Ltd. Method of fine patterning semiconductor device
US8999492B2 (en) 2008-02-05 2015-04-07 Micron Technology, Inc. Method to produce nanometer-sized features with directed assembly of block copolymers
US8101261B2 (en) 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
US7648898B2 (en) * 2008-02-19 2010-01-19 Dsm Solutions, Inc. Method to fabricate gate electrodes
US8426313B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US8425982B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Methods of improving long range order in self-assembly of block copolymer films with ionic liquids
KR101448854B1 (ko) 2008-03-28 2014-10-14 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8148269B2 (en) 2008-04-04 2012-04-03 Applied Materials, Inc. Boron nitride and boron-nitride derived materials deposition method
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US20090256221A1 (en) * 2008-04-11 2009-10-15 Len Mei Method for making very small isolated dots on substrates
KR20090110172A (ko) * 2008-04-17 2009-10-21 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8114300B2 (en) 2008-04-21 2012-02-14 Micron Technology, Inc. Multi-layer method for formation of registered arrays of cylindrical pores in polymer films
US8114301B2 (en) 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
JP5123059B2 (ja) * 2008-06-09 2013-01-16 株式会社東芝 半導体装置の製造方法
US8404600B2 (en) 2008-06-17 2013-03-26 Micron Technology, Inc. Method for forming fine pitch structures
KR101468028B1 (ko) * 2008-06-17 2014-12-02 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
KR101435520B1 (ko) 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US7709396B2 (en) * 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
KR101515907B1 (ko) * 2008-10-23 2015-04-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR101540083B1 (ko) * 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
JP4719910B2 (ja) * 2008-11-26 2011-07-06 国立大学法人東北大学 半導体装置の製造方法
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
KR101565796B1 (ko) * 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US7989355B2 (en) * 2009-02-12 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pitch halving
US7862962B2 (en) * 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
KR20100104861A (ko) * 2009-03-19 2010-09-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US20100267237A1 (en) * 2009-04-20 2010-10-21 Advanced Micro Devices, Inc. Methods for fabricating finfet semiconductor devices using ashable sacrificial mandrels
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8293656B2 (en) * 2009-05-22 2012-10-23 Applied Materials, Inc. Selective self-aligned double patterning of regions in an integrated circuit device
US7972926B2 (en) * 2009-07-02 2011-07-05 Micron Technology, Inc. Methods of forming memory cells; and methods of forming vertical structures
KR101096907B1 (ko) * 2009-10-05 2011-12-22 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8110466B2 (en) 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
KR101098062B1 (ko) * 2009-11-05 2011-12-26 주식회사 하이닉스반도체 반도체 소자의 형성방법
US8003482B2 (en) 2009-11-19 2011-08-23 Micron Technology, Inc. Methods of processing semiconductor substrates in forming scribe line alignment marks
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
KR20110087976A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법
US8518757B2 (en) * 2010-02-18 2013-08-27 International Business Machines Corporation Method of fabricating strained semiconductor structures from silicon-on-insulator (SOI)
US8492278B2 (en) 2010-03-30 2013-07-23 Micron Technology, Inc. Method of forming a plurality of spaced features
KR101159954B1 (ko) * 2010-04-15 2012-06-25 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
FR2960657B1 (fr) * 2010-06-01 2013-02-22 Commissariat Energie Atomique Procede de lithographie a dedoublement de pas
US9130058B2 (en) 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
US20120035905A1 (en) * 2010-08-09 2012-02-09 Xerox Corporation System and method for handling multiple languages in text
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8216939B2 (en) 2010-08-20 2012-07-10 Micron Technology, Inc. Methods of forming openings
US8304493B2 (en) 2010-08-20 2012-11-06 Micron Technology, Inc. Methods of forming block copolymers
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
KR101169164B1 (ko) * 2010-10-27 2012-07-30 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR20120062385A (ko) * 2010-12-06 2012-06-14 에스케이하이닉스 주식회사 반도체 메모리 소자의 형성방법
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
KR101225601B1 (ko) * 2010-12-16 2013-01-24 한국과학기술원 대면적 나노스케일 패턴형성방법
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
FR2973156B1 (fr) * 2011-03-24 2014-01-03 St Microelectronics Crolles 2 Procede de decomposition de lignes d'un circuit electronique
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8298954B1 (en) * 2011-05-06 2012-10-30 International Business Machines Corporation Sidewall image transfer process employing a cap material layer for a metal nitride layer
US8722320B2 (en) 2011-07-27 2014-05-13 Micron Technology, Inc. Lithography method and device
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8900963B2 (en) 2011-11-02 2014-12-02 Micron Technology, Inc. Methods of forming semiconductor device structures, and related structures
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US8962484B2 (en) 2011-12-16 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming pattern for semiconductor device
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8697537B2 (en) * 2012-02-01 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning for a semiconductor device
US8692296B2 (en) * 2012-02-09 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and manufacturing methods thereof
US8691696B2 (en) * 2012-05-21 2014-04-08 GlobalFoundries, Inc. Methods for forming an integrated circuit with straightened recess profile
CN103515323B (zh) * 2012-06-25 2016-01-13 中芯国际集成电路制造(上海)有限公司 一种nand器件的制造方法
CN102768956A (zh) * 2012-07-02 2012-11-07 北京大学 一种制备边缘粗糙度较小的细线条的方法
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US9087699B2 (en) 2012-10-05 2015-07-21 Micron Technology, Inc. Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure
US8836139B2 (en) * 2012-10-18 2014-09-16 Globalfoundries Singapore Pte. Ltd. CD control
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US9318330B2 (en) * 2012-12-27 2016-04-19 Renesas Electronics Corporation Patterning process method for semiconductor devices
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895453B2 (en) 2013-04-12 2014-11-25 Infineon Technologies Ag Semiconductor device with an insulation layer having a varying thickness
US9064813B2 (en) * 2013-04-19 2015-06-23 International Business Machines Corporation Trench patterning with block first sidewall image transfer
US9229328B2 (en) 2013-05-02 2016-01-05 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9406331B1 (en) 2013-06-17 2016-08-02 Western Digital (Fremont), Llc Method for making ultra-narrow read sensor and read transducer device resulting therefrom
US9190291B2 (en) 2013-07-03 2015-11-17 United Microelectronics Corp. Fin-shaped structure forming process
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9070559B2 (en) 2013-07-25 2015-06-30 Kabushiki Kaisha Toshiba Pattern forming method and method of manufacturing semiconductor device
US20150035064A1 (en) * 2013-08-01 2015-02-05 International Business Machines Corporation Inverse side-wall image transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
CN104425225A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 三重图形的形成方法
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US9177795B2 (en) 2013-09-27 2015-11-03 Micron Technology, Inc. Methods of forming nanostructures including metal oxides
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US10163652B2 (en) 2014-03-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
CN104064471A (zh) * 2014-05-21 2014-09-24 上海华力微电子有限公司 一种用于双重图形化工艺流程的侧墙形成方法
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9412612B2 (en) * 2014-08-29 2016-08-09 Macronix International Co., Ltd. Method of forming semiconductor device
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
KR102224847B1 (ko) * 2014-10-10 2021-03-08 삼성전자주식회사 반도체 소자의 제조방법
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
KR20160084236A (ko) 2015-01-05 2016-07-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
KR102323251B1 (ko) 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9525041B2 (en) 2015-02-12 2016-12-20 United Microelectronics Corp. Semiconductor process for forming gates with different pitches and different dimensions
US9312064B1 (en) 2015-03-02 2016-04-12 Western Digital (Fremont), Llc Method to fabricate a magnetic head including ion milling of read gap using dual layer hard mask
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9324570B1 (en) 2015-03-13 2016-04-26 United Microelectronics Corp. Method of manufacturing semiconductor device
KR102337410B1 (ko) 2015-04-06 2021-12-10 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR102362065B1 (ko) 2015-05-27 2022-02-14 삼성전자주식회사 반도체 소자의 제조 방법
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
KR102449195B1 (ko) 2015-12-18 2022-09-29 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 제조 방법
TWI692872B (zh) 2016-01-05 2020-05-01 聯華電子股份有限公司 半導體元件及其形成方法
TWI661466B (zh) * 2016-04-14 2019-06-01 日商東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
US10332744B2 (en) * 2016-04-29 2019-06-25 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
KR102537525B1 (ko) 2016-05-25 2023-05-26 삼성전자 주식회사 반도체 소자의 패턴 형성 방법
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US9882028B2 (en) * 2016-06-29 2018-01-30 International Business Machines Corporation Pitch split patterning for semiconductor devices
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
KR102301850B1 (ko) 2016-11-24 2021-09-14 삼성전자주식회사 액티브 패턴 구조물 및 액티브 패턴 구조물을 포함하는 반도체 소자
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10361080B2 (en) * 2017-07-04 2019-07-23 United Microelectronics Corp. Patterning method
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
CN107564804A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种自对准双图案化方法
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
CN107731665B (zh) * 2017-11-13 2023-07-25 长鑫存储技术有限公司 用于间距倍增的集成电路制造
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US10326004B1 (en) * 2017-12-20 2019-06-18 International Business Machines Corporation Double patterning epitaxy fin
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10692727B2 (en) 2018-07-24 2020-06-23 Micron Technology, Inc. Integrated circuit, construction of integrated circuitry, and method of forming an array
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US10957549B2 (en) * 2018-10-08 2021-03-23 Micron Technology, Inc. Methods of forming semiconductor devices using mask materials, and related semiconductor devices and systems
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
CN111403343B (zh) * 2019-01-02 2022-08-30 联华电子股份有限公司 半导体图案的形成方法
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US20200386911A1 (en) * 2019-06-05 2020-12-10 Applied Materials, Inc. Apertures for flat optical devices
CN111276443B (zh) * 2020-02-10 2023-03-14 中国电子科技集团公司第十三研究所 微波薄膜混合集成电路的制备方法
KR20230037055A (ko) 2020-07-20 2023-03-15 어플라이드 머티어리얼스, 인코포레이티드 광학 디바이스들을 위한 통합 전도성 애퍼쳐들
CN114068408A (zh) 2020-07-31 2022-02-18 联华电子股份有限公司 半导体元件及其制作方法
CN113078105B (zh) * 2021-03-29 2022-07-05 长鑫存储技术有限公司 掩膜结构的制备方法、半导体结构及其制备方法
US20220326611A1 (en) * 2021-04-13 2022-10-13 Applied Materials, Inc. Nanoimprint and etch fabrication of optical devices
WO2024019123A1 (ja) * 2022-07-22 2024-01-25 住友精化株式会社 炭素原子含有膜のドライエッチング方法
WO2024019122A1 (ja) * 2022-07-22 2024-01-25 住友精化株式会社 炭素原子含有膜のドライエッチング方法

Family Cites Families (173)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE280851C (ko)
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4570325A (en) 1983-12-16 1986-02-18 Kabushiki Kaisha Toshiba Manufacturing a field oxide region for a semiconductor device
US4648937A (en) 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) * 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
GB9022644D0 (en) * 1990-10-18 1990-11-28 Ici Plc Heterocyclic compounds
DE4034612A1 (de) * 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
US5709807A (en) * 1991-09-05 1998-01-20 Nkk Corporation Flow rate adjusting for rotary nozzle type molten metal pouring unit
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) * 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
JP2899600B2 (ja) 1994-01-25 1999-06-02 キヤノン販売 株式会社 成膜方法
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) * 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
JP3371196B2 (ja) * 1995-03-20 2003-01-27 ソニー株式会社 パターン形成方法
US5795830A (en) 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) * 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
JP3164026B2 (ja) 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US6395613B1 (en) 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6534409B1 (en) 1996-12-04 2003-03-18 Micron Technology, Inc. Silicon oxide co-deposition/etching process
US6022815A (en) * 1996-12-31 2000-02-08 Intel Corporation Method of fabricating next-to-minimum-size transistor gate using mask-edge gate definition technique
US6149974A (en) 1997-05-05 2000-11-21 Applied Materials, Inc. Method for elimination of TEOS/ozone silicon oxide surface sensitivity
KR100231134B1 (ko) 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US5933725A (en) 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US6211044B1 (en) * 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6362057B1 (en) 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
KR100311050B1 (ko) 1999-12-14 2001-11-05 윤종용 커패시터의 전극 제조 방법
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP3805603B2 (ja) * 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
FR2810447B1 (fr) * 2000-06-16 2003-09-05 Commissariat Energie Atomique Procede de creation d'un etage de circuit integre ou conexistent des motifs fins et larges
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) * 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
US6680163B2 (en) * 2000-12-04 2004-01-20 United Microelectronics Corp. Method of forming opening in wafer layer
US6475867B1 (en) 2001-04-02 2002-11-05 Advanced Micro Devices, Inc. Method of forming integrated circuit features by oxidation of titanium hard mask
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) * 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) * 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) * 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) * 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) * 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US7169711B1 (en) * 2002-06-13 2007-01-30 Advanced Micro Devices, Inc. Method of using carbon spacers for critical dimension (CD) reduction
US6559017B1 (en) 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
WO2004003977A2 (en) 2002-06-27 2004-01-08 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6689695B1 (en) 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6500756B1 (en) * 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US20040018738A1 (en) * 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6673684B1 (en) 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6764949B2 (en) 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6939808B2 (en) 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
TW550827B (en) * 2002-08-15 2003-09-01 Nanya Technology Corp Floating gate and method thereof
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
US7205598B2 (en) 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
US6756284B2 (en) 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7119020B2 (en) * 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US7084076B2 (en) * 2003-02-27 2006-08-01 Samsung Electronics, Co., Ltd. Method for forming silicon dioxide film using siloxane
US7186649B2 (en) * 2003-04-08 2007-03-06 Dongbu Electronics Co. Ltd. Submicron semiconductor device and a fabricating method thereof
US7015124B1 (en) * 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) * 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
DE10332725A1 (de) 2003-07-18 2005-02-24 Forschungszentrum Jülich GmbH Verfahren zur selbstjustierenden Verkleinerung von Strukturen
DE10345455A1 (de) * 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
US7112454B2 (en) * 2003-10-14 2006-09-26 Micron Technology, Inc. System and method for reducing shorting in memory cells
US6867116B1 (en) 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
KR100554514B1 (ko) * 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US6998332B2 (en) * 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
WO2005094231A2 (en) * 2004-03-19 2005-10-13 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7132327B2 (en) * 2004-05-25 2006-11-07 Freescale Semiconductor, Inc. Decoupled complementary mask patterning transfer method
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
US7473644B2 (en) * 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7074666B2 (en) * 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7530113B2 (en) * 2004-07-29 2009-05-05 Rockwell Automation Technologies, Inc. Security system and method for an industrial automation system
US7175944B2 (en) * 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100614651B1 (ko) * 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7208379B2 (en) 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) * 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) * 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US20070210449A1 (en) * 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) * 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7537866B2 (en) * 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876892B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7846843B2 (en) 2007-06-29 2010-12-07 Hynix Semiconductor Inc. Method for manufacturing a semiconductor device using a spacer as an etch mask for forming a fine pattern
KR101368527B1 (ko) * 2007-11-01 2014-02-27 마이크론 테크놀로지, 인크. 온 피치 콘택트 및 관련 구조에 대한 스페이서 공정
US7994056B2 (en) 2007-11-02 2011-08-09 Hynix Semiconductor Inc. Method for forming pattern in semiconductor device
KR20110117078A (ko) * 2009-01-09 2011-10-26 램 리써치 코포레이션 어레이 더블 패터닝을 위한 스페이서 형성
US8623772B2 (en) 2009-01-22 2014-01-07 SK Hynix Inc. Method of forming patterns of semiconductor device

Also Published As

Publication number Publication date
SG140614A1 (en) 2008-03-28
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US20100203727A1 (en) 2010-08-12
TW200620408A (en) 2006-06-16
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KR100879499B1 (ko) 2009-01-20
EP1789997A2 (en) 2007-05-30
WO2006026699A2 (en) 2006-03-09
US7629693B2 (en) 2009-12-08
US7115525B2 (en) 2006-10-03
US20070148984A1 (en) 2007-06-28
WO2006026699A3 (en) 2007-03-08

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