KR20100039847A - 기판 갭내에 희생 산화물 라이너를 형성시키기 위한 산소 sacvd - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 49
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 title description 4
- 239000001301 oxygen Substances 0.000 title description 4
- 229910052760 oxygen Inorganic materials 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 99
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 19
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical group O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910001882 dioxygen Inorganic materials 0.000 claims abstract description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims description 34
- 230000008021 deposition Effects 0.000 claims description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 238000000059 patterning Methods 0.000 claims description 22
- 239000002243 precursor Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 238000000206 photolithography Methods 0.000 claims description 10
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 150000001282 organosilanes Chemical class 0.000 claims description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- 238000003486 chemical etching Methods 0.000 claims 1
- 150000001875 compounds Chemical class 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- -1 organo-siloxane compound Chemical class 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 238000005530 etching Methods 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 11
- 238000005137 deposition process Methods 0.000 description 8
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000012159 carrier gas Substances 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000012686 silicon precursor Substances 0.000 description 2
- WZJUBBHODHNQPW-UHFFFAOYSA-N 2,4,6,8-tetramethyl-1,3,5,7,2$l^{3},4$l^{3},6$l^{3},8$l^{3}-tetraoxatetrasilocane Chemical compound C[Si]1O[Si](C)O[Si](C)O[Si](C)O1 WZJUBBHODHNQPW-UHFFFAOYSA-N 0.000 description 1
- 229910004261 CaF 2 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- UCXUKTLCVSGCNR-UHFFFAOYSA-N diethylsilane Chemical compound CC[SiH2]CC UCXUKTLCVSGCNR-UHFFFAOYSA-N 0.000 description 1
- UBHZUDXTHNMNLD-UHFFFAOYSA-N dimethylsilane Chemical compound C[SiH2]C UBHZUDXTHNMNLD-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 125000005375 organosiloxane group Chemical group 0.000 description 1
- 239000012713 reactive precursor Substances 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
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- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
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Abstract
본 발명은 희생 산화물 층을 형성시키고 제거하는 방법을 기재하고 있다. 그러한 방법은 상부와 측벽을 지니는 스텝을 기판상에 형성시킴을 포함한다. 그러한 방법은, 또한, 분자 산소와 TEOS의 화학 기상 증착에 의해서 스텝 둘레에 그리고 스텝의 상부와 측벽상에 희생 산화물 층을 형성시킴을 포함할 수 있다. 그러한 방법은, 또한, 산화물 층과 스텝의 상부를 제거하고; 스텝의 제거에 의해서 노출된 기판의 일부를 제거하여 에칭된 기판을 형성시키고; 에칭된 기판으로부터 전체 희생 산화물 층을 제거함을 포함할 수 있다.
Description
관련 출원에 대한 참조
본 출원은 35 USC 119(e)하에 발명의 명칭 "Oxygen SACVD To Form Sacrifical Oxide Liners In Substrate Gaps"로 2007년 6월 15일자 출원된 미국 가출원 제60/944,303호의 우선권을 주장하며, 본원에서는 상기 출원의 전체를 참조로 통합한다.
반도체 집적회로 칩의 장치 밀도 및 기능성이 계속 증가함에 따라서, 이들 장치를 더 작은 규모로 형성시키기 위한 새로운 해법이 요구되고 있다. 통상의 포토리소그래피(photolithography)가 65nm 규모로 작아진 장치 패턴을 형성시키는데 성공적으로 이용되고 있다. 그러나, 규모가 점점 더 작아짐에 따라서(예, 45nm 이하 규모), 과제(challenge)가 광학 리소그래피(optical lithography)의 해상도에 대한 물리적인 한계로부터 야기되고 있다.
리소그리피 시스템의 해상도는 레일레이 방정식(Rayleigh Equation), 즉, [R = k1(λ/NA)]에 의해서 기재될 수 있으며, 여기서, k1은 단일 노출에 대해 0.25의 한계 값을 지니는 비례상수이고, λ는 사용된 광의 파장이며, NA는 사용된 광학기기의 개구수(numerical aperture)이다. 이들 변수 각각은 포토리소그래피 패턴화 기술의 광학적 해상도에 영향을 준다. 예를 들어, NA를 증가시키고/거나, 파장 λ을 감소시키고/거나, k1을 감소시킴으로써, 해상도는 개선될 것이며, 포토리소그래피 패턴화는 더 작은 규모로 달성될 수 있다. 그러나, 해상도를 향상시키기 위해서 변수들 각각을 조절하는 많은 과제가 존재한다.
예를 들어, 개구수 NA의 값을 증가시키면 새로운 고 굴절율 침윤액(high index immersion fluid) 및 광학 재료가 요구될 것이다. 그러나, 요구된 광학 성질 및 더 높은 굴절율을 지니는 새로운 재료의 개발은 난제인 것으로 발혀졌다.
통상의 엑시머(excimer) 레이저 기술에 의해서 접근 가능한 더 낮은(즉, 더 깊은) UV 파장이 시험되고 있음에 따라서 파장 λ를 감소시키는 것이 또한 직면한 기술적 난제이다. 248nm 라인이 100nm 규모 축소(scaling)에 대해서 성공적으로 실행되었고, 193 nm 라인이 65nm 및 일부 45nm 장치로의 규모 축소에 성공을 보이고 있지만, 더 낮은 엑시머 파장으로의 이동은 어려웠다. 예를 들어, 157nm 엑시머 라인을 위한 포토리소그래피를 개발하려는 시도는 아직까지 성공적이지 못했다. 과제는 광학 재료(즉, 결정상 CaF2 광학기기)의 제한된 이용 가능성 및 충분히 높은 투과율 및 굴절 지수를 지니는 침윤액의 결여를 포함한다. 게다가, 이들 과제가 부합될 수 있는 경우에도, 193nm에서 157nm로의 파장의 감소는 157nm에서 수행된 포토리소그래피의 해상도를 현저하게 향상시키기에 대체로 충분하지 않았다.
현재의 193nm 기술보다 10 내지 15배 더 짧은 광의 파장(예, 13.5nm)을 생성시킬 수 있는 극자외선 시스템(extreme ultra-violet system (EUV))에 대한 개발이 또한 진행중이다. 이들 시스템은 침윤액 및 통상의 광학기기를 진공 및 완전히 반사성인 광학기기로 대체하는 것을 필요로 할 것이며, 그 이유는 대부분의 재료가 이들 단파장을 흡수할 것이기 때문이다. 현재, 이들 EUV 시스템의 개발이 막 시작되었으며, 새로운 마스크, 공급원 및 저항 토대의 개발에 여러 해가 걸릴 것으로 예상되고 있다.
해상도를 증가시키는 또 다른 가능성은 이중 패턴화 과정을 통해서 레일레이 방정식의 k1 값을 저하시키는 것이다. 리소그래피 이중 패턴화로 알려진 한 가지 이중 패턴화 기술은 0.25 또는 그 미만의 k1 값을 지니는 칩 패턴을 0.25 초과의 k1 값을 지니는 둘 이상의 별도 마스크 패턴으로 분할함을 포함한다. 첫 번째 마스크 패턴은, 포도레지스트(photoresist)가 패턴화된 하드마스크(hardmask)를 코팅하기 전에, 노출되고 하드마스크 필름 내로 에칭될 수 있다. 두 번째 마스크는, 포토레지스트가 노출되고 에칭되기 전에, 에칭된 패턴에 맞춰 정렬된다. 이중 패턴화 에칭은 장치 구조물들이 레일레이 방정식에 의해서 규정된 해상도 한계 보다 작은 규모로 표면상에 형성되게 한다.
리소그래피 이중 패턴화는 193nm 포토리소그래피를 위한 현재의 토대를 더 작은 규모로 확장시키는 것에 기여할 것이지만, 이는 또한 상당한 기술적 과제를 발생시킨다. 이들은 요구된 정밀도로 마스크 패턴들 사이의 패턴 대 패턴 중첩을 달성하는데 있어서의 어려움을 포함한다. 포토레지스트 증착, 패턴화, 및 다중 마스크에 의한 패턴화에 요구되는 에칭 단계들의 증가된 수에 의해서 발생되는 약간의 효율 손실이 또한 있다. 따라서, 집적 회로 칩의 제조에서 장치 규모를 줄이고 장치 밀도를 증가시키는 추가의 기술이 요구되고 있다.
발명의 간단한 요약
희생 산화물층을 형성 및 제거하는 방법을 포함하는 발명의 구체예가 기재되어 있다. 방법은 기판상에 상부와 측벽을 지니는 스텝(step)을 형성시킴을 포함한다. 방법은 또한 분자 산소와 TEOS의 화학 기상 증착에 의해서 스텝 둘레에 희생 산화물 층을 형성시키는데, 그러한 산화물 층이 스텝의 상부와 측벽상에 형성되게 하여, 희생 산화물 층을 형성시킴을 포함한다. 방법은 또한 산화물 층과 스텝의 상부를 제거하고; 스텝의 제거에 의해서 노출된 기판의 일부를 제거하여 에칭된 기판을 형성시키고; 에칭된 기판으로부터 전체 희생 산화물 층을 제거함을 포함한다.
본 발명의 구체예는 추가로, 포토리소그래피 과정에서 희생 산화물 층을 통합시키는 방법을 포함한다. 방법은 기판상에 제 1 및 제 2 포토레지스트(photoresist) 층을 형성시키고, 제 2 포토레지스트 층을 패턴화시켜서 상부와 측벽을 지니는 스텝을 형성시킴을 포함한다. 방법은 추가로, 분자 산소와 TEOS의 화학 기상 증착에 의해서 스텝 둘레에 희생 산화물 층을 형성시키는데, 그러한 산화물 층이 스텝의 상부 및 측벽상에 형성되게 하여, 희생 산화물 층을 형성시킴을 포함할 수 있다. 추가의 단계는 산화물층과 스텝의 상부를 제거하고; 스텝을 제거함으로써 노출된 제 1 포토레지스트 층의 일부를 제거하고; 제 1 포토레지스트 층의 일부를 제거함으로써 노출된 하부 기판의 일부를 제거하여 기판에 에칭된 갭을 형성시킴을 포함할 수 있다. 방법은 또한 에칭된 기판으로부터 전체 희생 산화물 층을 제거함을 포함할 수 있다.
본 발명의 구체예는 또한 반도체 갭 형성 과정에 희생 산화물 층을 통합시키는 방법을 포함한다. 방법은 기판상에 포토레지스트 층을 형성시키는 단계 및 포토레지스트 층을 패턴화시켜서 스텝 구조물을 형성시키는 단계를 포함할 수 있다. 방법은 또한 추가로, 분자 산소와 TEOS의 화학 기상 증착에 의해서 스텝 구조물 둘레에 희생 산화물 층을 형성시킴을 포함할 수 있다. 방법은 추가로, 산화물 층의 상부를 제거하여 스텝 구조물의 양 측벽 상에 연결되지 않은 제 1 및 제 2 산화물 구조물을 형성시키고; 산화물 구조물들 사이의 스텝 구조물을 제거하고; 산화물 구조물에 의해서 피복되지 않은 하부 기판의 일부를 제거하여 기판에 에칭된 갭을 형성시킴을 포함할 수 있다. 산화물 구조물은 에칭된 기판으로부터 제거될 수 있다.
추가의 구체예 및 특징이 이어지는 설명에서 일부 기재되며, 일부는 본 명세서를 고찰해보면 본 기술분야의 전문가에게는 자명하게 되거나 본 발명의 실행에 의해서 알 수 있을 것이다. 본 발명의 특징 및 이점이 본 명세서에 기재된 수단, 조합 및 방법에 의해서 실현되거나 획득될 수 있다.
도면의 간단한 설명
본 발명의 특징 및 이점에 대한 추가의 이해는 명세서의 나머지 부분과 도면을 참조함으로써 실현될 수 있으며, 그러한 도면에서, 유사한 참조 번호는 몇 가지 도면 전체에 걸쳐서 유사한 구성 요소를 나타내는 것으로 사용되고 있다. 일부 예에서, 서브라벨(sublabel)은 참조 번호와 연관이 있으며 하이픈(hyphen)으로 이어져서 다수의 유사한 부분 중 하나를 의미한다. 참조가 기존의 서브라벨에 대한 설명 없이 참조 번호로 하고 있는 경우, 이는 모든 그러한 다수의 유사 부분을 참조하고자 하는 것이다.
도 1은 본 발명의 예시적인 방법에 따른 증착 속도와 압력 사이의 관계를 나타내는 도면이다.
도 2는 본 발명의 구체예에 따른 방법에 의해서 형성된 유전 필름의 퓨리에 변환 적외선 분광(Fourier Transform Infrared Spectroscopy (FTIR)) 곡선을 나타내는 도면이다.
도 3a 내지 도 3g는 본 발명의 구체예에 따른 예시적인 이중 패턴화 방법을 나타내는 개략적인 단면도이다.
본 발명의 특징 및 이점에 대한 추가의 이해는 명세서의 나머지 부분과 도면을 참조함으로써 실현될 수 있으며, 그러한 도면에서, 유사한 참조 번호는 몇 가지 도면 전체에 걸쳐서 유사한 구성 요소를 나타내는 것으로 사용되고 있다. 일부 예에서, 서브라벨(sublabel)은 참조 번호와 연관이 있으며 하이픈(hyphen)으로 이어져서 다수의 유사한 부분 중 하나를 의미한다. 참조가 기존의 서브라벨에 대한 설명 없이 참조 번호로 하고 있는 경우, 이는 모든 그러한 다수의 유사 부분을 참조하고자 하는 것이다.
도 1은 본 발명의 예시적인 방법에 따른 증착 속도와 압력 사이의 관계를 나타내는 도면이다.
도 2는 본 발명의 구체예에 따른 방법에 의해서 형성된 유전 필름의 퓨리에 변환 적외선 분광(Fourier Transform Infrared Spectroscopy (FTIR)) 곡선을 나타내는 도면이다.
도 3a 내지 도 3g는 본 발명의 구체예에 따른 예시적인 이중 패턴화 방법을 나타내는 개략적인 단면도이다.
발명의 상세한 설명
SACVD를 이용한 실리콘 산화물의 희생 필름의 증착이 기재되어 있다. 증착 공정은 높은 전체 압력(예, 약 100 Torr 또는 그 초과) 및 중간의 온도(예, 약 300℃ 내지 약 500℃)에서 실리콘 전구체(예, TEOS)와 분자 산소의 혼합물에 증착 기판을 노출시켜 기판 표면상에 정각 필름(conformal film)을 형성시킴을 포함한다. 산소 전구체로서 오존 대신 분자 산소의 사용이 탄소-함유 레지스트 재료, 예컨대, 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스(Applied Materials)에 의해서 제조된 진보된 패턴화 필름(Advanced Patterning Film (APF))과의 산화물 층착의 양립성을 개선시킨다.
양호한 정각성(conformality) 및 품질을 지니는 희생 산화물 필름이 중간의 온도(예, <600℃ 또는 400℃-450℃)에서 TEOS와 O2를 사용함으로써 SACVD에 의해서 형성될 수 있다. TEOS와 O2를 사용한 통상의 SACVD가 사용되어 600℃를 초과하는 증착 온도에서 산화물 필름을 형성시키고 있으며, 더 낮은 온도에서 형성된 필름은 종종 예측 불가능한 정각성 및 품질을 경험하였다. 약 100 Torr 또는 그 초과(예, 500 Torr)에서의 TEOS 및 O2 작동은 약 600℃ 미만의 증착 온도에서 양호한 정각성 및 품질을 지닌 산화물 필름을 증착시킬 수 있음을 발견하였다. 필름은 약 100Å/min 내지 약 600Å/min(예, 약 550Å/min)의 증착 속도에서 약 100Å 내지 약 600Å의 두께를 지닐 수 있다. 증착된 필름은 높은 종횡비 갭으로 우수한 정각성, 및 희생 산화물 층의 효율적인 에칭 및 제거에 적합한 WERR을 지닌다. 도 1은 본 발명의 예시적인 방법에 따른 증착 속도와 압력 사이의 관계를 나타내는 도면이다. 도 1에 도시된 바와 같이, 약 540℃의 가공 온도를 나타내는 증착 속도 곡선은 약 200 Torr의 압력으로부터 완만하게 경사를 이루고 있으며, 약 400℃의 가공 온도를 나타내는 증착 속도는 약 400 Torr의 압력으로부터 신속하게 증가할 수 있다. 따라서, 요구된 증착 속도 및/또는 희생 필름의 정각성은 기판의 형상 전체에 걸쳐 약 600℃ 또는 그 미만의 온도에서 형성될 수 있다.
도 2는 본 발명의 구체예에 따른 방법에 의해서 형성된 유전 필름의 퓨리에 변환 적외선 분광(FTIR) 곡선을 나타내는 도면이다. 도 2에 도시된 바와 같이, FTIR 곡선의 피크들은 약 1100(cm-1)의 파수 주위에서 나타나고 있다. 피크들은 유전 필름의 실리콘-산소 결합을 나타내며, 유전 필름이 산화물 필름임을 나타낸다.
다른 적용 중에서도, 이들 필름은 스페이서 이중 패턴화 포토리소그래피 기술(spacer dual patterning photolithographic technique)에서 희생 스페이서 구조물로서 사용될 수 있다. 스페이서 이중 패턴화에서, 희생 산화물은 패턴화된 포토레지스트 구조물 둘레에 정각 필름을 형성시킨다. 필름은 이어서 포토레지스트 구조물의 상부를 피복하고 있는 부분을 "개방(open)"시키도록 부분적으로 에칭된다. 포토레지스트 재료는 이어서 제거되어 하부 기판상의 패턴을 형성하는 희생 산화물 구조물을 생성시킨다. 이어서, 산화물에 의해서 피복되지 않은 기판의 부분을 에칭하여 기판에 갭의 패턴을 형성시킬 수 있다. 이어서, 희생 산화물이 에칭된 기판으로부터 제거될 수 있다. 희생 산화물의 서브-애트모스페릭 옥사이드 리소 옵티마이저(Sub-atmospheric Oxide Litho Optimizer(SOLO)) 증착을 이용함으로써 예시적인 스페이서 이중 패턴화 기술의 예를 첨부된 도면에서 예시하고 있다. SOLO 증착은 ACE 증착으로 일컬어진다.
희생 산화물 필름이 오존(O3) 대신 O2에 의해서 증착될 수 있기 때문에, 증착 공정은 탄소-함유 재료로 제조된 하부 층 및 구조물과 양립 가능하다. 이들은 비정질 탄소 필름, 예컨대, 진보된 패턴화 필름(APE)를 포함하는데, 이중 패턴화 방식에서의 이의 사용은 발명의 명칭 "METHOD FOR FABRICATING A GATE STRUCTURE OF A FIELD EFFECT TRANSISTOR"의 리유(Liu) 등에 대한 미국특허 제6,924,191호 및 발명의 명칭 "TECHNIQUES FOR THE USE OF AMORPHOUS CARBON (APF) FOR VARIOUS ETCH AND LITHO INTEGRATION SCHEME"의 리유 등에 대한 미국특허 제7,064,078호에 기재되어 있고, 본원에서는 상기 특허들 모두의 전체 내용을 모든 목적을 위해서 참조로 통합한다. 또한, 저온 오존 증착 공정과 연루되는 이중 패턴화 기술은 본원과 동일자로 출원되고 발명의 명칭이 "LOW TEMPERATURE SACVD PROCESSES FOR PATTERN LOADING APPLICATIONS"인 챈트라세카란(Chandrasekaran) 등에 의한 미국 가출원에 기재되어 있으며, 본원에서는 이의 전체 내용을 모든 목적을 위해서 참조로 통합한다.
예시적인 증착 공정
예시적인 증착 공정은 감압 화학 기상 증착(Sub-Atmospheric Chemical Vapor Deposition (SACVD)) 공정, 대기압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition (APCVD)) 공정 또는 그 밖의 CVD 공정을 포함한다. 증착 공정은 실리콘-함유 전구체(예, 실란, 유기-실란 또는 유기-실록산 전구체, 예컨대, 테트라에틸오르토실리케이트(TEOS), 트리메틸실란, 테트라메틸실란, 디메틸실란, 디에틸실란, 테트라메틸시클로테트라실록산, 등) 및 분자 산소(O2)를 증착 챔버내로 도입하고, 이들을 화학적으로 반응시켜서 증착 기판상에 희생 실리콘 산화물 필름을 증착시킴을 포함할 수 있다.
SACVD 공정은 또한 불활성 가스 및/또는 담체 가스를 증착 챔버내로 도입함을 포함할 수 있다. 담체 가스는 실리콘 전구체 및/또는 산소를 증착 챔버로 운반하고, 불활성 가스는 챔버가 특정의 압력을 유지하는 것을 돕는다. 그러한 두 종류의 가스 모두는 다른 종류의 가스 중에서도 헬륨, 아르곤 및/또는 질소(N2)를 포함할 수 있다.
반응성 전구체 및 담체/불활성 가스에 대한 유량은 증착 챔버내에 적절한 가스 분압을 제공하도록 조절될 수 있다. 예를 들어, 분자 산소와 함께 실리콘-함유 전구체로서 TEOS를 사용하는 증착에서, TEOS는 약 4000mgm의 유량으로 흐를 수 있으며, 분자 산소는 약 30slm으로 흐를 수 있고, 헬륨은 15slm으로 흐를 수 있고, 질소는 약 5slm으로 흐를 수 있고, 예를 들어 RPS로부터의 추가의 질소(N2)는 약 500slm의 유량으로 흐를 수 있다. 증착 기판은 전구체가 증착 챔버로 진입하는 샤워헤드 면판(showerhead faceplate)으로부터 약 250 내지 약 325mil의 거리로 떨어져 있을 수 있다.
불활성/담체 가스와 증착 전구체(예, TEOS 및 O2)의 조합은 증착 챔버의 압력을 약 100Torr 내지 약 760Torr 범위로 설정하도록 사용될 수 있다. 예시적인 압력은 약 300 Torr, 400 Torr, 500 Torr, 600 Torr 등이다.
상기 주지된 바와 같이, TEOS와 분자 산소를 사용하는 희생 산화물 층착은 중간의 온도(예, 약 300℃ 내지 약 500℃; 약 400℃ 내지 약 450℃; 등)에서 수행될 수 있다. 그러한 예들에는 필름이 약 100Å 내지 약 600Å의 두께에 도달할 때까지 약 400℃ 내지 약 450℃의 온도에서 희생 산화물 필름을 증착시킴을 포함한다. 압력, 온도, 및 전구체 흐름 조건은 필름이 약 1Å/min 내지 약 600Å/min(예, 약 100Å/min 내지 약 600Å/min ; 약 550Å/min 등)의 속도로 증착되게 조절될 수 있다. 구체예에서, H2O가 반응 전구체에 첨가되어 희생 산화물 필름의 증착 속도를 바람직하게 증가시키고/거나 공정 구간(process window)을 더 낮은 온도로 바람직하게 확장시킬 수 있다. 예를 들어, 희생 산화물 필름의 증착 속도는 두 배(예, 약 1,200Å/min)가 될 수 있다. SACVD 유전 증착(특히, SACVD 증착)에 대한 추가의 상세사항은 발명의 명칭 "METHOD USING TEOS RAMP-UP DURING TEOS/OZONE CVD FOR IMPROVED GAPFILL"의 잉글(Ingle) 등에 대한 미국특허 제6,905,940호에 기재되어 있으며, 본원에서는 상기 특허의 전체 내용을 모든 목적을 위해서 참조로 통합한다.
도 3a 내지 도 3g는 본 발명의 구체예에 따른 예시적인 이중 패턴화 방법을 나타내는 개략적인 단면도이다. 도 3a에서, 진보된 패턴화 필름(APF)(310), 예를 들어, 비정질 탄소-함유 층이 기판(300)상에 형성된다. 에치-스탑(etch-stop) 층(320), 예를 들어, 니트라이드 층, 옥시니트라이드 층 또는 그 밖의 유전층이 APF(310)상에 형성될 수 있다. 패턴화된 APF(330) 및 캡 층(340), 예컨대, 니트라이드 층이 에치-스탑 층(320)상에 형성된다. 구체예에서, 패턴화된 APF(330) 및 캡 층(340)은 포토리소그래피 공정 및 에칭 공정을 이용함으로써 APF 층과 캡 층을 패턴화시킴으로써 형성될 수 있다. 희생층(350)은 패턴화된 APF(330)와 캡 층(340)상에 실질적으로 정각으로 형성될 수 있다. 희생층(350)은, 예를 들어, SOLO 증착 공정 또는 ACE 증착 공정에 의해서 형성될 수 있다. 구체예에서, APF(330)은 폭 "d"를 지닐 수 있으며, 희생층(350)은 APF(330)의 측벽상에서 두께 "d"를 지닐 수 있다. 구체예에서, 폭 "d"는 약 32nm 또는 그 미만일 수 있다.
도 3b에서, 에칭 공정(355)이 희생층(350)과 캡 층(340)(도 3a에 도시됨)의 일부를 제거하여 APF(330)의 측벽상에 희생 스페이서(350a)를 형성시키고, APF(330)의 상부를 노출시킬 수 있다. 에치-스탑 층(320)은 에칭 공정(355)에 의해서 야기되는 손상으로부터 APF(310)을 보호할 수 있다. 희생층(350)과 캡 층(340)의 그러한 일부가 단일 공정 또는 다수 공정에 의해서 제거될 수 있다.
도 3c에서, 에칭 공정(360)은 APF(330)를 실질적으로 제거하며, 희생 스페이서(350a)와 에치-스탑 층(320)을 실질적으로 손상시키지 않는다. 에칭 공정(360)은 APF(330)를 바람직하게 제거할 수 있는 어떠한 건식 및/또는 습식 공정일 수 있다. 구체예에서, 에칭 공정(360)은 APF 에칭 공정으로 일컬어진다.
도 3d에서, 에칭 공정(365)은 희생 스페이서(350a)를 하드 마스크(hard mask)로서 이용함으로써 에치-스탑 층(320)(도 3c에 도시됨)의 일부를 제거하여, APF(310)의 표면의 일부를 노출시키고 에치-스탑 층(320a)을 유지시킨다. 에칭 공정(365)은 APF(310)를 실질적으로 손상시키지 않으면서 에치-스탑 층(320)의 일부를 바람직하게 제거할 수 있는 어떠한 건식 및/또는 습식 에칭 공정일 수 있다.
도 3e에서, 에칭 공정(370)은 희생 스페이서(350a)를 하드 마스크로서 이용함으로써 APF 층(310)(도 3d에 도시됨)의 일부를 제거하여, 기판(300)의 표면의 일부를 노출시키고 APF 층(310a)를 유지시킬 수 있다. 에칭 공정(370)은 APF 층(310)의 일부를 바람직하게 제거할 수 있는 어떠한 건식 및/또는 습식 에칭 공정일 수 있다. 도 3f에서, 에칭 공정(370)은 희생 스페이서(350a)를 하드 마스크로서 이용함으로써 기판(300)(도 3e에 도시됨)의 일부를 소정의 깊이로 제거할 수 있다. 에칭 공정(375)은 기판(300)의 일부를 바람직하게 제거할 수 있는 어떠한 건식 및/또는 습식 공정일 수 있다.
도 3g에서, 에칭 공정(380)은 희생 스페이서(350a), 에치-스탑 층(320a), 및 APF 층(310a)을 실질적으로 제거할 수 있다. 에칭 공정(380)은 희생 스페이서(350a), 에치-스탑 층(320a), 및 APF 층(310a)을 제거하는 단일 또는 다수 제거 단계일 수 있다. 도 3a를 다시 참조하면, APF(330)와 APF(330)의 측벽상의 희생층(350)은 폭 "d"를 지닌다. 폭 "d"는 도 3g에 도시된 바와 같이 실질적으로 트랜치(385)와 라인(390)의 폭으로 전환된다. 트랜치(385)의 폭이, 예를 들어, 약 32nm 또는 그 미만인 경우, 도 3a 내지 도 3g에 기재된 예시적인 방법은, 좁은 패턴을 형성시키는 통상의 포토리소그래피 및 에칭 공정을 이용하는 대신에, 좁은 트렌치(385)를 형성시키도록 이용될 수 있다. 좁은 패턴을 형성시키는 통상의 포토리소그래피 및 에칭 공정에 의해서 발생되는 문제가 바람직하게 회피될 수 있다.
값의 일정 범위가 제공되는 경우에, 달리 명시하지 않는 한, 하한 단위의 10분의 1까지에 대한, 그 범위의 상한 및 하한 사이에 있는 각각의 중간 값이 또한 특별히 개시되는 것으로 이해된다. 어떠한 언급된 값 또는 언급된 범위내의 중간 값과 어떠한 다른 언급된 값 또는 그 언급된 값내의 중간 값 사이의 각각의 더 작은 범위가 본 발명 내에 포함된다. 이들 더 작은 범위의 상한과 하한은 독립적으로 범위에 포함되거나 배제될 수 있으며, 언급된 범위 내의 어떠한 특이적으로 배제된 한계를 조건으로, 한계치중 하나 또는 둘 모두가 그 작은 범위에 포함되거나 어느 것도 그 범위에 포함되지 않는 각각의 범위가 또한 본 발명 내에 포함된다. 언급된 범위가 한계치중 하나 또는 둘 모두를 포함하는 경우, 이들 포함된 한계치중 어느 하나 또는 둘 모두를 배제하는 범위가 또한 본 발명에 포함된다.
본 명세서 및 첨부된 특허청구범위에서 사용된 단수 형태는 문장이 달리 명확하게 지시하지 않는 한 복수의 대상물을 포함한다. 따라서, 예를 들어, "공정"의 참조는 복수의 그러한 공정을 포함하며, "층"의 참조는 하나 이상의 층 및 본 기술분야의 전문가에게는 공지된 그러한 층의 등가물에 대한 참조를 포함하며, 나머지도 그러하다.
또한, 본 명세서 및 특허청구범위에서 사용되는 경우의 단어, "함유", "함유하는", "포함", 및 "포함하는"은 언급된 특징, 정수, 구성요소 또는 단계의 존재를 명시하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징, 정수, 구성요소, 단계 또는 군의 존재 또는 부가를 배제하지 않는다.
Claims (29)
- 희생 산화물 층(sacrificial oxide layer)을 형성시키고 제거하는 방법으로서,
기판상에 상부와 측벽을 지니는 스텝(step)을 형성시키고;
분자 산소와 실리콘-함유 전구체의 화학 기상 증착에 의해서 스텝 둘레에 희생 산화물 층을 형성시키는데, 그러한 산화물 층이 스텝의 상부와 측벽상에 형성되게 하여, 희생 산화물 층을 형성시키고;
산화물 층과 스텝의 상부를 제거하면서 측벽의 일부 또는 전부를 포함하는 산화물 층의 나머지 부분을 남기고;
스텝의 제거에 의해서 노출된 기판의 일부를 제거하여 에칭된 기판을 형성시키고;
에칭된 기판으로부터 나머지 산화물 층 부분을 제거함을 포함하는 방법. - 제 1항에 있어서, 스텝이 포토레지스트 재료를 포함하는 방법.
- 제 2항에 있어서, 포토레지스트 재료가 탄소 함유 화합물을 포함하는 방법.
- 제 2항에 있어서, 포토레지스트가 비정질 탄소 필름을 포함하는 방법.
- 제 1항에 있어서, 실리콘-함유 전구체가 유기-실란 또는 유기-실록산 화합물을 포함하는 방법.
- 제 1항에 있어서, 실리콘-함유 전구체가 TEOS를 포함하는 방법.
- 제 1항에 있어서, 기판 웨이퍼를 희생 산화물 층의 형성 동안에 약 600℃ 또는 그 미만의 온도로 가열하는 방법.
- 제 1항에 있어서, 증착 챔버내의 전체 압력이 희생 산화물 층의 형성 동안에 약 100 Torr 또는 그 초과인 방법.
- 제 1항에 있어서, 희생 산화물 층이 증착된 경우 약 200Å 내지 약 600Å의 두께를 지니는 방법.
- 제 1항에 있어서, 희생 산화물 층이 약 200Å/min 내지 약 800Å/min의 속도로 증착되는 방법.
- 제 1항에 있어서, 희생 산화물 층의 형성 동안에 실리콘-함유 전구체가 약 4000mgm의 유량을 지니며, 분자 산소가 약 30slm의 유량을 지니는 방법.
- 제 1항에 있어서, 희생 산화물 층이 불소 에칭제를 사용하는 건식 화학 에칭에 의해서 제거되는 방법.
- 제 1항에 있어서, 희생 산화물 층의 형성이 오존의 부재하에 수행되는 방법.
- 포토리소그래피(photolithography) 공정에서 희생 산화물 층을 통합시키는 방법으로서,
기판상에 제 1 및 제 2 포토레지스트 층을 형성시키고;
제 2 포토레지스트 층을 패턴화시켜서 상부와 측벽을 지니는 스텝을 형성시키고;
분자 산소와 TEOS의 화학 기상 증착에 의해서 스텝 둘레에 희생 산화물 층을 형성시키는데, 그러한 산화물 층이 스텝의 상부와 측벽상에 형성되게 하여, 희생 산화물 층을 형성시키고;
산화물 층과 스텝의 상부를 제거하면서 산화물 층의 나머지 부분을 남기고;
스텝의 제거에 의해서 노출된 제 1 포토레지스트 층의 일부를 제거하고;
제 1 포토레지스트 층의 일부의 제거에 의해서 노출된 하부 기판의 일부를 제거하여 기판에 에칭된 갭을 형성시키고;
에칭된 기판으로부터 나머지 산화물 층 부분을 제거함을 포함하는 방법. - 제 14항에 있어서, 제 1 및 제 2 포토레지스트 층이 탄소를 포함하는 방법.
- 제 14항에 있어서, 제 1 및 제 2 포토레지스트 층이 진보된 패턴화 필름(advanced patterning film)을 포함하는 방법.
- 제 14항에 있어서, 기판 내로 에칭된 갭(gap)이 약 40nm 또는 그 미만의 폭을 지니는 방법.
- 제 14항에 있어서, 기판 내로 에칭된 갭이 약 32nm 또는 그 미만의 폭을 지니는 방법.
- 제 14항에 있어서, 기판 내로 에칭된 갭이 약 40nm 내지 약 22nm의 폭을 지니는 방법.
- 제 14항에 있어서, 전체 압력이 희생 산화물 층의 증착 동안에 500 Torr 이상인 방법.
- 제 14항에 있어서, 기판 웨이퍼가 희생 산화물 층의 증착 동안에 약 400℃ 내지 약 450℃의 온도로 가열되는 방법.
- 제 14항에 있어서, 희생 산화물 층이 증착된 경우 약 200Å 내지 약 600Å의 두께를 지니는 방법.
- 제 14항에 있어서, 희생 산화물 층이 약 200Å/min 내지 약 400Å/min의 속도로 증착되는 방법.
- 제 14항에 있어서, 희생 산화물 층의 형성이 오존의 부재하에 수행되는 방법.
- 제 14항에 있어서,
제 1 및 제 2 포토레지스트 층들 사이에 및 하부 기판과 평행하게 에치 스탑(etch stop) 층을 형성시키는데, 희생 산화물 층의 일부가 에치 스탑 층상에 형성되게 하여, 에치 스탑 층을 형성시키고;
위에 있는 희생 산화물 층에 의해서 보호되지 않은 에치 스탑 층의 일부를 제거하고;
에치 스탑 층의 제거에 의해서 노출된 제 1 포토레지스트 층의 일부를 제거함을 추가로 포함하는 방법. - 제 25항에 있어서, 에치 스탑 층이 실리콘 니트라이드를 포함하는 방법.
- 반도체 갭 형성 공정에서 희생 산화물 층을 통합시키는 방법으로서,
기판상에 포토레지스트 층을 형성시키고;
포토레지스트 층을 패턴화시켜서 스텝 구조물(step structure)를 형성시키고;
분자 산소와 TEOS의 화학 기상 증착에 의해서 스텝 구조물 둘레에 희생 산화물 층을 형성시키고;
산화물 층의 상부를 제거하여 스텝 구조물의 양 측벽 상에 서로 연결되지 않은 제 1 및 제 2 산화물 구조물을 형성시키고;
산화물 구조물들 사이의 스텝 구조물을 제거하고;
산화물 구조물에 의해서 피복되지 않은 하부 기판의 일부를 제거하여 기판에 에칭된 갭을 형성시키고;
에칭된 기판으로부터 산화물 구조물을 제거함을 포함하는 방법. - 제 27항에 있어서, 에칭된 갭이 약 40nm 내지 약 20nm의 폭을 지니는 방법.
- 제 27항에 있어서, 전체 압력이 희생 산화물 층의 증착 동안에 500 Torr 이상인 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US94430307P | 2007-06-15 | 2007-06-15 | |
US60/944,303 | 2007-06-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20100039847A true KR20100039847A (ko) | 2010-04-16 |
Family
ID=40132745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020107001019A KR20100039847A (ko) | 2007-06-15 | 2008-06-05 | 기판 갭내에 희생 산화물 라이너를 형성시키기 위한 산소 sacvd |
Country Status (6)
Country | Link |
---|---|
US (1) | US20080311753A1 (ko) |
JP (1) | JP2010534924A (ko) |
KR (1) | KR20100039847A (ko) |
CN (1) | CN102203921A (ko) |
TW (1) | TW200913011A (ko) |
WO (1) | WO2008157068A2 (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130189845A1 (en) | 2012-01-19 | 2013-07-25 | Applied Materials, Inc. | Conformal amorphous carbon for spacer and spacer protection applications |
US9721784B2 (en) | 2013-03-15 | 2017-08-01 | Applied Materials, Inc. | Ultra-conformal carbon film deposition |
US9355922B2 (en) | 2014-10-14 | 2016-05-31 | Applied Materials, Inc. | Systems and methods for internal surface conditioning in plasma processing equipment |
US9966240B2 (en) | 2014-10-14 | 2018-05-08 | Applied Materials, Inc. | Systems and methods for internal surface conditioning assessment in plasma processing equipment |
US10046310B2 (en) * | 2015-10-05 | 2018-08-14 | GM Global Technology Operations LLC | Catalytic converters with age-suppressing catalysts |
CN107424930B (zh) * | 2016-05-23 | 2021-11-02 | 联华电子股份有限公司 | 半导体结构的制作方法 |
US10354873B2 (en) | 2016-06-08 | 2019-07-16 | Tokyo Electron Limited | Organic mandrel protection process |
US10159960B2 (en) | 2016-10-25 | 2018-12-25 | GM Global Technology Operations LLC | Catalysts with atomically dispersed platinum group metal complexes |
US20190305105A1 (en) * | 2018-04-02 | 2019-10-03 | Globalfoundries Inc. | Gate skirt oxidation for improved finfet performance and method for producing the same |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2763101B2 (ja) * | 1988-02-10 | 1998-06-11 | 株式会社東芝 | 薄膜形成方法 |
JPH03270227A (ja) * | 1990-03-20 | 1991-12-02 | Mitsubishi Electric Corp | 微細パターンの形成方法 |
JPH0513447A (ja) * | 1991-07-03 | 1993-01-22 | Canon Inc | 電界効果トランジスター及びその製造方法 |
JPH08255792A (ja) * | 1995-03-16 | 1996-10-01 | Toshiba Corp | 半導体装置の製造方法 |
US6149974A (en) * | 1997-05-05 | 2000-11-21 | Applied Materials, Inc. | Method for elimination of TEOS/ozone silicon oxide surface sensitivity |
US6110793A (en) * | 1998-06-24 | 2000-08-29 | Taiwan Semiconductor Manufacturing Company | Method for making a trench isolation having a conformal liner oxide and top and bottom rounded corners for integrated circuits |
JP2002134497A (ja) * | 2000-10-23 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
KR100480610B1 (ko) * | 2002-08-09 | 2005-03-31 | 삼성전자주식회사 | 실리콘 산화막을 이용한 미세 패턴 형성방법 |
JP2004153066A (ja) * | 2002-10-31 | 2004-05-27 | Fujitsu Ltd | 半導体装置の製造方法 |
US6939794B2 (en) * | 2003-06-17 | 2005-09-06 | Micron Technology, Inc. | Boron-doped amorphous carbon film for use as a hard etch mask during the formation of a semiconductor device |
US7052972B2 (en) * | 2003-12-19 | 2006-05-30 | Micron Technology, Inc. | Method for forming sublithographic features during the manufacture of a semiconductor device and a resulting in-process apparatus |
US7064078B2 (en) * | 2004-01-30 | 2006-06-20 | Applied Materials | Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme |
KR100704470B1 (ko) * | 2004-07-29 | 2007-04-10 | 주식회사 하이닉스반도체 | 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법 |
US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US7253118B2 (en) * | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
US7390746B2 (en) * | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
US7923373B2 (en) * | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
KR101011490B1 (ko) * | 2007-06-08 | 2011-01-31 | 도쿄엘렉트론가부시키가이샤 | 패터닝 방법 |
-
2008
- 2008-06-05 CN CN2008800184493A patent/CN102203921A/zh active Pending
- 2008-06-05 KR KR1020107001019A patent/KR20100039847A/ko not_active Application Discontinuation
- 2008-06-05 JP JP2010512278A patent/JP2010534924A/ja active Pending
- 2008-06-05 WO PCT/US2008/065971 patent/WO2008157068A2/en active Application Filing
- 2008-06-11 US US12/136,931 patent/US20080311753A1/en not_active Abandoned
- 2008-06-13 TW TW097122238A patent/TW200913011A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
CN102203921A (zh) | 2011-09-28 |
TW200913011A (en) | 2009-03-16 |
WO2008157068A2 (en) | 2008-12-24 |
US20080311753A1 (en) | 2008-12-18 |
JP2010534924A (ja) | 2010-11-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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