JPH0513447A - 電界効果トランジスター及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＩＩ−Ｖ族化合物半導体を用いて基板全面
に非選択的に形成された結晶において、粒径のばらつき
がなく、高速スイッチングの可能な、大面積素子に対応
した電界効果トランジスター及びその製造方法を実現す
ることにある。 【構成】 非単結晶質より成る結晶形成起点を有する基
板の、前記結晶形成起点を核として、結晶形成処理を施
して、互いに接した２つの結晶島を形成する工程と、前
記結晶島の接触部にゲート電極を形成する工程と、個々
の前記結晶島にオーミックコンタクトを有する２つの電
極を形成する工程と、を有することを特徴とする電界効
果トランジスターの製造方法及び、それによる電界効果
トランジスターであり、前記結晶島は、ＩＩＩ−Ｖ族化
合物半導体の単結晶、または、平均粒径０．２μｍ以上
の多結晶から成ることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非晶質上に形成された
ＩＩＩ−Ｖ族化合物半導体材料を用いた電界効果トラン
ジスター、及びその製造方法に関するものである。

【０００２】

【従来の技術】半導体電子素子や光素子に用いられる半
導体材料は、大きく分けると単結晶、多結晶、非晶質の
３つに分類される。単結晶は、機能的に最も良いものが
得られるが高価であり、また大きなものが作りにくいと
いう欠点があった。一方、多結晶や非晶質は低価格で大
きさの自由度があるが、機能的に見れば十分ではなかっ
た。

【０００３】従来、多結晶半導体の応用としては以下の
ものがあった。ＩＶ族では、主にＳｉの多結晶が、太陽
電池、薄膜トランジスターに用いられ、またＩＩ−ＶＩ
族の多結晶においては、Ｃｄ系が薄膜トランジスターや
ホトセンサーに用いられ、更に一部太陽電池に用いる検
討も行なわれている。またＺｎ系はＥＬ（エレクトロル
ミネッセンス）素子、蛍光体、圧電素子等に用いられ、
ＣｕＩｎＳｅ₂ 等のカルコパイライト系の多結晶が、太
陽電池への応用として検討され始めている。

【０００４】またＩＩＩ−Ｖ族化合物半導体の多結晶に
関しては、Ｇａ系、Ｉｎ系が太陽電池への応用を検討さ
れたことがあるが、実用化には至っていない。

【０００５】これらのＩＩＩ−Ｖ族化合物半導体多結晶
を用いた太陽電池に関する文献は多数報告されている
が、発光特性に関する報告は少なく、例えば、ＳＡＬＥ
ＲＮＯＪ Ｐ等が（conf.RECIEEE vol.15th p.1174〜11
78) で、電子線ルミネッセンスについて報告している
が、ＰＮ接合を使ってＬＥＤ（発光ダイオード）特性を
調べたという記述は無かった。

【０００６】一方、発光素子を用いた表示装置は、一般
には単結晶ウエハの上面に形成し、このウエハから発光
素子を単数あるいは複数個切り出し、支持基板に接着す
ることで構成されていた。したがって、大面積のＬＥＤ
表示素子としては、多数のＬＥＤをハイブリッド化した
ものが製作されている。このため、コストが高くなり大
面積ＬＥＤ表示の用途は限定されている。

【０００７】このような、ＬＥＤ表示における表示面積
の制約の問題を解決するため、本発明者らは、特開昭６
４−７２３において、大面積にＩＩＩ−Ｖ族化合物半導
体単結晶を形成する方法として選択核形成法を提案し
た。

【０００８】選択核形成法とは、非晶質あるいは多結晶
である核形成密度の小さい非核形成面と、単一核のみよ
り結晶成長するに充分小さい面積を有し、該非核形成面
の核形成密度より大きい核形成密度を有する非晶質、あ
るいは多結晶である核形成面とを隣接して配した自由表
面を有する基板に、結晶成長処理を施して該単一核より
単結晶を成長させるものである。

【０００９】また更に、本研究者らは結晶形成法の容易
性という観点から多結晶による選択的半導体素子形成法
も提案した。

【００１０】また、Ｓｉ単結晶基板等の上にヘテロ成長
を行ない、ＦＥＴを作製した例は報告されているが、非
単結晶質面上に形成されたＩＩＩ−Ｖ族化合物半導体Ｆ
ＥＴに関する報告はされていない。

【００１１】

【発明が解決しようとしている課題】しかしながら、前
述したような大面積素子に対応したＦＥＴとしては、従
来、アモルファスシリコン、多結晶シリコンＣｄＳｅ、
ＣｄＴｅなどの材料が用いられているが、何れの場合で
も、キャリアの移動が０．１〜１００ｃｍ² ／Ｖｓ程度
で、高速のスイッチングには不向きであるという問題点
があった。

【００１２】また、前述したように、従来、非単結晶質
面上に形成されたＩＩＩ−Ｖ族化合物半導体ＦＥＴに関
する報告はされていないが、これは、ＩＩＩ−Ｖ族化合
物半導体を用いて基板全面に非選択的に形成された結晶
では、粒径のばらつきがでるという問題があるためであ
る。

【００１３】

【発明の目的】本発明は、上述した課題に鑑み、ＩＩＩ
−Ｖ族化合物半導体を用いて基板全面に非選択的に形成
された結晶において、粒径のばらつきがなく、高速スイ
ッチングの可能な、大面積素子に対応した電界効果トラ
ンジスター及びその製造方法を実現することにある。

【００１４】

【課題を解決するための手段】本発明は、上記課題を解
決するために、非単結晶質より成る結晶形成起点を有す
る基板と、前記結晶形成起点を核として、結晶形成処理
を施して形成された、互いに接した２つの結晶島と、前
記結晶島の接触部に形成されたゲート電極と、個々の前
記結晶島に形成されたオーミックコンタクトを有する２
つの電極と、を有することを特徴とする電界効果トラン
ジスター。

【００１５】及び、非単結晶質より成る結晶形成起点を
有する基板の、前記結晶形成起点を核として、結晶形成
処理を施して、互いに接した２つの結晶島を形成する工
程と、前記結晶島の接触部にゲート電極を形成する工程
と、個々の前記結晶島にオーミックコンタクトを有する
２つの電極を形成する工程と、を有することを特徴とす
る電界効果トランジスターの製造方法を手段とするもの
である。

【００１６】また、前記結晶島は、ＩＩＩ−Ｖ族化合物
半導体単結晶から成ることを特徴とすし、また、前記結
晶島は、平均粒径０．２μｍ以上の多結晶ＩＩＩ−Ｖ族
化合物半導体から成ることを特徴とし、また、前記基板
は、１０μｍ以上の間隔を有する２つの前記結晶形成起
点からなる結晶形成起点群を有することを特徴とし、ま
た、前記結晶形成処理法は、有機金属気相成長法（ＭＯ
ＣＶＤ法）であることを特徴とし、また、前記ＭＯＣＶ
Ｄ法は、エッチング性を有する物質を添加した気相中で
行なうことを特徴とし、また、前記エッチング性を有す
る物質は、塩化水素（ＨＣｌ）であることを特徴とす
る。

【００１７】

【作用】本発明によれば、選択核形成法あるいは多結晶
による選択的半導体素子形成法によりＦＥＴを形成する
際に、２つの成長起点より単結晶あるいは多結晶島を形
成し、接触させ、接触部にゲートを設けることにより、
単結晶あるいは、粒径のばらつきの少ない大粒径の多結
晶の結晶島が形成でき、大面積にわたって均一な特性を
もったＦＥＴが得られる。また、高速のスイッチング素
子が簡単なプロセスで大面積に形成でき、従来にはない
多機能性の集積回路ができる。

【００１８】また、前記結晶島は、ＩＩＩ−Ｖ族化合物
半導体単結晶から成ることより、大面積にわたって高速
スイッチング素子ができる。

【００１９】また、前記結晶島は、平均粒径０．２μｍ
以上の多結晶ＩＩＩ−Ｖ族化合物半導体から成ることに
より、大面積にわたって均一な特性を持つスイッチング
素子ができる。

【００２０】また、前記基板は、１０μｍ以上の間隔を
有する２つの前記結晶形成起点からなる結晶形成起点群
を有することにより、ゲート長の短いスイッチング素子
ができる。

【００２１】また、前記結晶形成処理法は、有機金属気
相成長法（ＭＯＣＶＤ法）であることにより、大面積に
わたって単結晶あるいは多結晶島ができる。

【００２２】また、前記ＭＯＣＶＤ法は、塩化水素（Ｈ
Ｃｌ）等のエッチング性を有する物質を添加した気相中
で行なうことにより、容易に単結晶あるいは大粒径多結
晶島を形成できる。 ［実験］ここで本発明に関連の深いＩＩＩ−Ｖ族化合物
半導体多結晶の諸特性について、本発明者等が、実験に
より得た知見を述べる。 （結晶粒径の制御方法）始めに、ＭＯＣＶＤ法（有機金
属気相成長法）を用いてＧａＡｓ多結晶を選択堆積した
時の、核形成面（正方形）の大きさと多結晶平均粒径に
ついて検討を行った。

【００２３】評価に使用した結晶の成長条件は、以下の
ようであった。

【００２４】 ＴＭＧ ３．０×１０^-5ｍｏｌ／ｍｉｎ． ＡｓＨ₃ １．８×１０^-3ｍｏｌ／ｍｉｎ． ＨＣｌ １．６×１０^-5ｍｏｌ／ｍｉｎ． Ｈ₂ １０ ｌ／ｍｉｎ． 基板温度 ７７５℃ 圧力 ２０Ｔｏｒｒ 成長時間 ６０ｍｉｎ． 核形成面 ポリシリコン 非核形成面 ＳｉＯ₂ ここで、平均粒径は以下のようにして求めた。図１０に
平均粒径の測定および算出法を示す。島状になった選択
堆積ＧａＡｓ多結晶表面をエポキシ樹脂で保護した後、
ダイヤモンドペーストを用いて基板方向に垂直な断面方
向に６０μｍ程度の厚さまで研磨し、さらにイオンミリ
ングによって２０μｍ程度まで薄くしてＴＥＭ（透過電
子顕微鏡）観察を行った。

【００２５】結晶表面から深さ約２μｍで半円状の曲線
を引き、それを横切る粒界の数に１を足した数で、断面
状の曲線の長さを割り算したものを平均粒径とした。
（この時、一番大きな粒径の１割に満たないような小粒
子は、カウントしなかった。）このＴＥＭ観察から、核
形成面から２〜３μｍ程度までの近傍では粒径がやや小
さく、その外側ではほぼ一定の大きさに揃っていること
が分かった。

【００２６】図１１に核形成面の大きさと平均粒径の関
係を示した。これより核形成面が小さくなるほど結晶の
平均粒径が大きくなっていることが分かる。 （結晶粒径とショットキーダイオードのブレイクダウン
電圧の関係）本発明者らは、ＩＩＩ−Ｖ族化合物半導体
多結晶を用いたＭＥＳＦＥＴ（メタルセミコンダクター
ゲートＦＥＴ）において、最も特性を左右するものはゲ
ート電極からの漏れ電流であると考えている。

【００２７】ショットキーダイオードは、図１２に示す
ような電流電圧特性を持っているが、ＭＥＳＦＥＴのゲ
ート電極として機能できる電圧は、負のバイアスを掛け
てからブレイクダウンするまでの領域である。この電圧
範囲において空乏層が広がり、これを越えて電圧を印加
すると、漏れ電流となってソース、ドレイン電極へ流れ
込む。そこで、結晶性と漏れ電流の関係を調べるため
に、ショットキーダイオードを作成し、ブレイクダウン
電圧の測定を行なった。

【００２８】ここで用いた半導体部分は、前述した核形
成面の大きさで粒径を制御した多結晶ＧａＡｓで、成長
条件は以下のようであった。

【００２９】 ＴＭＧ ３．０×１０^-5ｍｏｌ／ｍｉｎ． ＡｓＨ₃ ２．０×１０^-3ｍｏｌ／ｍｉｎ． ＨＣｌ ２．２×１０^-5ｍｏｌ／ｍｉｎ． Ｈ₂ １０ ｌ／ｍｉｎ． ＳｉＨ₄ ２．０×１０^-7ｍｏｌ／ｍｉｎ． 基板温度 ７７５℃ 圧力 ２０Ｔｏｒｒ 成長時間 ６０ｍｉｎ． 核形成面 ポリシリコン 非核形成面 ＳｉＯ₂ 図１３は、作成したショットキーダイオードの構造の概
略図であり、平面図と断面図を示すものである。同図に
示すように、ポリシリコンの核形成面３０３上に、キャ
リア密度２×１０¹⁷ｃｍ^-3のｎ型ＧａＡｓ多結晶３０４
を成長し、ＡｕＧｅ／Ａｕ膜のオーミック電極３０６、
Ａｌ膜ショットキー電極３０５を形成したものである。
電極３０５と多結晶半導体３０４の接触部分の面積は約
１０×１０μｍである。

【００３０】図１４は、結晶の平均粒径とブレイクダウ
ン電圧の関係を示したものである。結晶粒径が大きくな
るにしたがって、ブレイクダウン電圧も大きくなってい
くことが分かる。特に結晶粒径が２０００Å以上でブレ
イクダウン電圧の増加の程度が著しい。

【００３１】これは結晶粒径が小さいと結晶粒界が増加
し、ここに存在する順位に捕まったキャリアによって空
乏層の広がりが阻害されるからだと考えられる。これと
似たような結晶粒径依存性は、発光素子においても観察
され、本発明者らにより特願平０２−３０３３９４に詳
しく述べたとおりである。 （結晶島ばらつきと平均結晶島大きさの関係）大面積に
わたり均一な特性を示すＦＥＴを得るためには、膜厚の
制御性を良くする必要がある。そこで、核形成面を起点
とし形成したＧａＡｓ多結晶島の大きさとそのばらつき
について調べた。

【００３２】評価に使用した結晶島はＭＯＣＶＤ（有機
金属気相成長）法を用いて以下の条件で形成した。 ＴＭＧ ３．０×１０^-5ｍｏｌ／ｍｉｎ． ＡｓＨ₃ ２．０×１０^-3ｍｏｌ／ｍｉｎ． ＨＣｌ ２．２×１０^-5ｍｏｌ／ｍｉｎ． Ｈ₂ １０ ｌ／ｍｉｎ． 基板温度 ７７５℃ 圧力 ２０Ｔｏｒｒ 核形成面 ポリシリコン（大きさ２μｍ、１０μｍ
間隔） 非核形成面 ＳｉＯ₂ 図１５は、結晶島ばらつきおよび平均結晶島大きさの計
算方法を示したものである。測定は、ＳＥＭ（走査型電
子顕微鏡）を用いて、基板表面における１サンプルあた
り２０個の結晶島の形状を観察し、平均の結晶島大きさ
を決定し、この大きさに対する結晶島ばらつきをそれぞ
れ求め、その平均を計算した。

【００３３】図１６には、成長時間を変化させた時の結
晶島大きさおよび結晶島ばらつきの変化を示した。これ
より、結晶島大きさが大きくなるにしたがってばらつき
は抑えられ、特に５μｍ以上で、ばらつきは顕著に抑え
られていることが分かる。

【００３４】以上の実験結果より、結晶島の半導体とし
て多結晶ＩＩＩ−Ｖ族化合物半導体を用いる場合には、
平均粒径０．２μｍ以上の多結晶が好ましい。これは、
平均粒径０．２μｍよりも小さい多結晶を用いると、ブ
レークダウン電圧が急激に減少するからである。

【００３５】また、基板上の核形成面の間隔は、一般に
は１０μｍ以上、望ましくは１２μｍ以上、最適には１
５μｍ以上である。これは、１０μｍより小さい間隔と
するとゲート電極の形成が困難になるからである。 ［実施態様例］ （実施態様例）以下に、本発明のＦＥＴの実施態様例を
図１〜６の製作工程に沿って説明する。図１〜６の各図
は、それぞれ各工程時のＦＥＴの平面図と断面図を示す
ものである。

【００３６】図１の工程について説明する。

【００３７】まず、Ｓｉ単結晶基板、ＧａＡｓ単結晶基
板等の半導体単結晶基板、あるいは石英基板、セラミッ
ク基板等の非晶質基板、あるいは、Ｗ、Ｔｉ、Ｔａ、Ｐ
ｔ、Ｖ、Ｍｏ、Ｃｒ、Ｃｕ基板等の高融点金属基板等の
耐熱基板１０１上に、熱酸化処理あるいは蒸着、スパッ
タ等により核形成密度が小さいＳｉＯ₂ 、ＳｉＮｘ等の
非単結晶質（非核形成面）１０２を堆積させる。

【００３８】つぎに、Ａｌ₂ Ｏ₃ 、Ｔａ₂ Ｏ₅ 等の非単
結晶質（核形成面）１０３を堆積させる。堆積法として
は、ＥＢ蒸着、抵抗過熱蒸着、スパッタ等が用いられ
る。

【００３９】その後、核形成面（一般には８μｍ四方以
下、望ましくは６μｍ四方以下、最適には３μｍ四方以
下）１０３の、不要部分を除去することにより所定の核
形成面１０３を形成する。

【００４０】本発明では、２つの核形成面１０３より１
つのＦＥＴを形成するものであり、これらの核形成面１
０３の間隔は、一般には１０μｍ以上、望ましくは１２
μｍ以上、最適には１５μｍ以上である。

【００４１】また、不要な部分の核形成面１０３の除去
方法としては、酸、アルカリ等の溶液によるウエットエ
ッチング、あるいはＲＩＢＥ（リアクテイブイオンビー
ムエッチング）等のドライエッチングを用いる。

【００４２】図２の工程について説明する。まず、非核
形成面１０２と核形成面１０３の核形成密度の差を利用
して、ＭＯＣＶＤ法を用いて、核形成面１０３を起点と
してオーミックコンタクト領域となるｐあるいはｎ型半
導体領域１０４を形成し、結晶島Ａ，Ｂとする。

【００４３】半導体原料としては、ＴＭＧ、ＴＥＧ（ト
リエチルガリウム）やＴＭＡ（トリメチルアルミニウ
ム）、ＴＥＡ（トリエチルアルミニウム）、ＴＭＩｎ
（トリメチルインジウム）、ＴＥＩｎ（トリエチルイン
ジウム）とＴＢＡｓ（ターシャルブチルアルシン）、Ｔ
ＭＡｓ（トリメチルアルシン）、ＴＥＡｓ（トリエチル
アルシン）、ＤＭＡｓ（ジメチルアルシン）、ＤＥＡｓ
（ジエチルアルシン）、ＡｓＨ₃ 、ＴＢＰ（ターシャル
ブチルホスフィン）、ＴＭＰ（トリメチルホスフィ
ン）、ＴＥＰ（トリエチルホスフィン）、ＰＨ₃ 、ＮＨ
₃ 等を用い、ドーピング原料としてはＤＭＳｅ（ジメチ
ルセレン）、ＤＥＳｅ（ジエチルセレン）、ＤＭＴｅ
（ジメチルテルル）、ＤＥＴｅ（ジエチルテルル）、Ｓ
ｉＨ₄ 、ＤＥＺｎ（ジエチルジンク）、Ｃｐ₂ Ｍｇ（シ
クロペンタンマグネシウム）、（ＭｅＣｐ）₂ Ｍｇ（メ
チルシクロペンタンマグネスウム）等を用いて行う。

【００４４】また、上述の半導体原料から、本発明のＦ
ＥＴの結晶島に用いられるＩＩＩ−Ｖ族化合物半導体単
結晶としては、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、Ｉｎ
ＡｌＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ等があげら
れ、また、本発明のＦＥＴの結晶島に用いられる平均粒
径０．２μｍ以上のＩＩＩ−Ｖ族化合物半導体多結晶と
しては、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＩｎＡｌＡ
ｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ等があげられる。

【００４５】また、成長条件として、成長温度は５００
〜１２００℃であり、窒化物系の場合には８００〜１２
００℃である。また圧力は、一般には８０Ｔｏｒｒ以
下、望ましくは３０Ｔｏｒｒ以下、最適には２０Ｔｏｒ
ｒ以下で行う。ただし、これらの成長条件は装置依存性
があり、使用する装置によりこれらの条件は変化する。

【００４６】また成長時間は、半導体素子の大きさによ
り決定され、かつ各成長起点より形成された結晶島Ａ，
Ｂが接触せず、その間隔が一般には１μｍ以下、望まし
くは０．５μｍ以下、最適には０．３μｍ以下になる様
にする。

【００４７】図３の工程について説明する。つぎに、ド
ーピングガス切り換えによりＦＥＴの動作層１０５を形
成する。成長条件は図２と同様である。成長時間は動作
層厚が一般には０．７μｍ以下、望ましくは０．５μｍ
以下、最適には０．３μｍ以下になるように設定し、か
つ２つの結晶島Ａ，Ｂが接触する様にする。

【００４８】図４の工程について説明する。つぎに、結
晶島接触部を含まない結晶島Ａ，Ｂの表面の一部を除去
し、内部半導体領域を表面に露出させる。結晶島の一部
を除去する方法としては、除去しない部分にレジストあ
るいはＳｉＯ₂ などでマスク１１０をし、ＲＩＢＥ、Ｉ
ＢＥなどのドライエッチングあるいは、酸、アルカリな
どの溶液によるウエットエッチングなどを用いて行な
う。

【００４９】図５の工程について説明する。内部半導体
領域が露出した部分の一部に、電極１０６（ソース、ド
レイン）を形成する。電極１０６の形成法は、抵抗加熱
蒸着法、電子線加熱蒸着法等を用いる。パターニングと
しては、あらかじめレジストによりパターニングし、そ
の後電極を形成し、レジストを剥離するリフトオフ、あ
るいは電極を全面に形成した後、不必要な部分の電極を
取り去る手法等により行う。

【００５０】その後、熱処理を行ないオーミックコンタ
クトを形成する。

【００５１】図６の工程について説明する。もう一方の
電極１０７（ゲート電極）を内部半導体領域が露出して
おらず、かつ結晶島Ａ，Ｂの接触部分を含む部分の一部
に形成する。電極形成法は図４により形成した方法で行
う。

【００５２】以上の様にして本発明のＦＥＴを作製す
る。 （他の実施態様例）また、核形成面と非核形成面の形成
は以下のようでもかまわない。

【００５３】図７に示すように、耐熱性基板１０１上に
核形成面１０３、非核形成面１０２と順次堆積させ、所
望の位置の非核形成面１０２を除去することにより、核
形成面１０３を表面に露出させる。

【００５４】図８に示すように、耐熱性基板１０１上に
非核形成面１０２を堆積させ、核形成面とする部分にＡ
ｓ、Ｐ等のイオンを打ち込み、核形成密度を高め核形成
面１０９とする。

【００５５】図９に示すように、石英基板等の非核形成
面となり得る耐熱性基板１０８を用いることにより、非
核形成面の堆積を省く。

【００５６】

【実施例】

［実施例１］以下に、本発明の実施例のＦＥＴの製作工
程を説明する。図１７〜２１は本実施例の製造工程を示
す平面図及び断面図である。

【００５７】図１７の工程について説明する。

【００５８】まず、Ｓｉ基板２０１上に、ＡｌＮ２０３
（膜厚０．１μｍ）、ＳｉＯ₂ ２０２（膜厚０．０５μ
ｍ）を堆積させた。この堆積法は、ＥＢ蒸着によりＡｌ
Ｎ２０３を堆積させた。

【００５９】その後、ＳｉＨ₄ を４５ｃｃ／ｍｉｎ．、
Ｏ₂ を６０ｃｃ／ｍｉｎ．、Ｎ₂ を５０ｃｃ／ｍｉｎ．
を供給し、４４０℃、７６０Ｔｏｒｒ、１ｍｉｎ．でＳ
ｉＯ₂ ２０２を堆積させた。

【００６０】つぎに、２μｍ径のＡｌＮドット２０３を
１５μｍ間隔で配置し、これを１ブロックとし、この１
ブロックを５０μｍ間隔で形成した。形成法はドット形
成部以外のＳｉＯ₂ 上にレジストでマスクをし、Ｈ₂ Ｓ
Ｏ₄ 、Ｈ₂ Ｏ₂ 、Ｈ₂ Ｏの混合溶液中に３０秒浸けるこ
とにより、ドット形成部のＳｉＯ₂ を取り去り、ＡｌＮ
を露出させた。

【００６１】次に図１８の工程について説明する。ＭＯ
ＣＶＤ法を用いて、ｎ型ＧａＡｓ単結晶（ｎ＝１×１０
¹⁸ｃｍ^-3）２０４、ｎ型ＧａＡｓ単結晶（ｎ＝１×１０
¹⁷ｃｍ^-3）２０５を成長させた。

【００６２】成長はＶ／ＩＩＩ比４０で、ＡｓＨ₃ 供給
量は１．８×１０^-3ｍｏｌ／ｍｉｎ．一定で行い、ＩＩ
Ｉ族原料としてＴＭＧを用いた。また、ドーピング原料
としてＳｉＨ₄ を用いた。キャリアガスとしては、Ｈ₂
を１０１／ｍｉｎ．供給して行った。また、基板温度は
６７０℃、圧力は２０Ｔｏｒｒで行った。成長時間は各
々６０分、１分で行った。このようにして、２つの結晶
島Ａ，Ｂを形成した。

【００６３】次に図１９の工程について説明する。レジ
スト２０８をマスクとして、ｎ型ＧａＡｓ単結晶２０４
が露出するまでエッチングした。エッチングはＣＨ₃ Ｃ
ＯＯＨ、Ｈ₂ Ｏ₂ 、Ｈ₂ ＳＯ₄ 、Ｈ₂ Ｏの混合溶液に１
５秒浸けることにより行った。

【００６４】次に図２０の工程について説明する。電極
を形成する部分以外にレジスト（膜厚５μｍ）を形成し
た。つぎに、ＡｕＧｅ（２０００Å）／Ａｕ（５０００
Å）２０６（ソース又はドレイン電極）を抵抗加熱蒸着
により形成した。つぎに、レジスト剥離液中で２０分間
超音波洗浄を行った。そして、Ａｒ雰囲気中４２０℃
で、１０分間熱処理を行なった。

【００６５】次に図２１の工程について説明する。ゲー
ト電極２０７を形成する部分以外にレジストを形成し
た。つぎに、Ａｌ（３０００Å）２０７（ゲート電極）
をＥＢ蒸着により堆積させた。その後、レジスト剥離液
中で２０分間超音波洗浄を行い、チャネル長１０μｍ、
チャネル幅７μｍのＦＥＴを形成した。

【００６６】このＦＥＴに、ゲート電圧ＯＶ、ソース・
ドレイン電圧２Ｖを印加したところ、１０μＡの電流が
流れ、ゲート電圧を−１Ｖに変化させると電流は３０ｎ
Ａに減少し、ＦＥＴ動作を確認した。

【００６７】また、ソース、ドレイン電圧２Ｖを印加し
て、動特性を評価したところ、カットオフ周波数は７６
０ＭＨｚであった。 ［実施例２］以下に、本発明の他のＦＥＴの実施例の製
作工程を説明する。図２２〜２６は、本実施例の製作工
程を示す図である。

【００６８】まず、図２２の工程について説明する。石
英基板５０１上に、ＣＶＤ法によりポリシリコン５０２
を０．１μｍ堆積した。ＣＶＤの条件は、成長温度６２
０℃、圧力０．２ＴｏｒｒでＳｉＨ₄ を４５ｃｃ／ｍｉ
ｎ．供給し、１０分間行った。

【００６９】つぎに、３μｍ径のポリシリコンドット５
０２を２０μｍ間隔で配置し、これを１ブロックとし、
このブロックを１００μｍ間隔で形成した。形成法はド
ット形成部のポリシリコン上にレジストでマスクをし、
ＨＦ、Ｈ₂Ｏ₂ の混合溶液中に３０秒浸けることによ
り、不必要な部分のポリシリコンを取り去ることによ
り、行なった。

【００７０】次に図２３の工程について説明する。ＭＯ
ＣＶＤ法を用いて、ｎ型ＩｎＰ多結晶（ｎ＝１×１０¹⁸
ｃｍ^-3）５０４、ｎ型ＩｎＰ多結晶（ｎ＝１×１０¹⁷ｃ
ｍ^-3）５０５を成長させた。

【００７１】成長は、Ｖ／ＩＩＩ比２００で、ＴＢＰ供
給量は６．０×１０^-3ｍｏｌ／ｍｉｎ．一定で行い、Ｉ
ＩＩ族原料としてＴＭＩを用いた。また、ドーピング原
料としてはＳｅＨ₂ を用い、キャリアガスとしては、Ｈ
₂ を１０１／ｍｉｎ．供給して行った。また、基板温度
は７５０℃、圧力は１０Ｔｏｒｒで行い、成長時間は各
々９０分、２分で行った。このようにして、２つの結晶
島Ａ，Ｂを形成した。

【００７２】次に図２４の工程について説明する。多結
晶島Ａ，Ｂの接触部を含む一部の領域にレジスト５０８
を形成し、これをマスクとして内部ＩｎＰ多結晶５０４
が露出するまでエッチングした。エッチングは、アンモ
ニア、過酸化水素水、水の混合溶液中に１分間浸けるこ
とにより行なった。

【００７３】次に図２５の工程について説明する。内部
ＩｎＰ多結晶が露出した部分の一部に、ソース、ドレイ
ン電極を形成する。電極の形成法は以下のように行なっ
た。電極を形成する部分以外にレジスト（膜厚５μｍ）
を形成した。つぎに、ＡｕＧｅ（５００Å）／Ｎｉ（３
０００Å）５０６（ソース又はドレイン電極）を抵抗加
熱蒸着により形成した。つぎに、レジスト剥離液中で２
０分間超音波洗浄を行った。

【００７４】その後、Ａｒ雰囲気中５００℃で、５分間
熱処理を行なった。

【００７５】次に図２６の工程について説明する。２つ
の結晶島Ａ，Ｂの接触部のゲート電極を形成する部分以
外にレジストを形成した。つぎに、Ｃｒ（５００Å）／
Ａｕ（２０００Å）５０７（ゲート電極）抵抗加熱蒸着
により堆積させた。その後、レジスト剥離液中で２０分
間超音波洗浄を行った。

【００７６】以上のようにして、チャネル長１０μｍ、
チャネル幅７μｍのＦＥＴを形成した。

【００７７】このＦＥＴに、ゲート電圧ＯＶ、ソース・
ドレイン電圧２Ｖを印加したところ、２５μＡの電流が
流れ、ゲート電圧を−１Ｖに変化させると電流は７０ｎ
Ａに減少し、ＦＥＴ動作を確認した。

【００７８】また、ソース，ドレイン電圧２Ｖを印加し
て、動特性を評価したとこと、カットオフ周波数は５３
０ＭＨｚであった。

【００７９】

【発明の効果】以上説明したように、本発明によれば、
大面積にわたり高速動作するＦＥＴを形成することがで
きる。

【００８０】また、本発明により、単結晶あるいは、粒
径のばらつきの少ない大粒径の多結晶島が形成でき、大
面積にわたって均一な特性をもったＦＥＴが得られる。
また、高速のスイッチング素子が簡単なプロセスで大面
積に形成でき、従来にはない多機能性の集積回路ができ
る。

【図面の簡単な説明】

（図１〜６は実施態様例の製作工程を説明するための
図）

【図１】実施態様例の核形成面および非核形成面配置工
程を示す図。

【図２】実施態様例の半導体結晶島形成（オーミックコ
ンタクト領域形成）工程を示す図。

【図３】実施態様例の半導体結晶島形成（ＦＥＴ動作領
域形成）工程を示す図。

【図４】実施態様例の内部構造露出工程を示す図。

【図５】実施態様例の電極形成（ソース、ドレイン）工
程を示す図。

【図６】実施態様例の電極形成（ゲート）工程を示す
図。（図７〜９は、他の実施態様例の核形成面および非
核形成面の形成法を示す図）

【図７】他の実施態様例の核形成面および非核形成面の
形成法を示す図。

【図８】他の実施態様例の核形成面および非核形成面の
形成法を示す図。

【図９】他の実施態様例の核形成面および非核形成面の
形成法を示す図。（図１０〜１６ 本発明に関する実験
説明図）

【図１０】平均粒径の計算例を示す図

【図１１】核形成面の大きさと平均粒径の関係を示す図

【図１２】ショットキーダイオードの電流電圧特性例を
示す図

【図１３】本発明を用いたショットキーダイオードの構
造概略図

【図１４】平均粒径とブレイクダウン電圧の関係を示す
図

【図１５】結晶島の大きさとばらつきの測定方法説明図

【図１６】成長時間と結晶島の大きさとばらつきの関係
を示す図（図１７〜２１本発明によるＦＥＴ作成工程実
施例１）

【図１７】実施例１の核形成面および非核形成面配置工
程を示す図。

【図１８】実施例１のＧａＡｓ多結晶島形成工程を示す
図。

【図１９】実施例１のＧａＡｓ多結晶島内部構造露出工
程を示す図。

【図２０】実施例１のＡｕＧｅ／Ａｕ電極形成（ソー
ス、ドレイン）工程を示す図。

【図２１】実施例１のＡｌ電極形成（ゲート）工程を示
す図。（図２２〜２６ 本発明によるＦＥＴ作成工程実
施例２）

【図２２】実施例２の核形成面および非核形成面配置工
程を示す図。

【図２３】実施例２のＩｎＰ多結晶島形成工程を示す
図。

【図２４】実施例２のＩｎＰ多結晶島内部構造露出工程
を示す図。

【図２５】実施例２のＡｕＧｅ／Ｎｉ電極形成工程を示
す図。

【図２６】実施例２のＣｒ／Ａｕ電極形成工程を示す
図。

【符号の説明】

Ａ，Ｂ 結晶島 １０１ 耐熱基板 １０２ 非核形成面 １０３ 核形成面 １０４ オーミックコンタクト用多結晶領域 １０５ ＦＥＴ動作多結晶領域 １０６ 電極（ソース、ドレイン） １０７ 電極（ゲート） １０８ 非核形成基板 １０９ イオンインプラ領域 １１０ マスク ２０１ Ｓｉ基板 ２０２ ＳｉＯ₂ ２０３ ＡｌＮ ２０４ ｎ−ＧａＡｓ（ｎ＝１×１０¹⁸ｃｍ^-3） ２０５ ｎ−ＧａＡｓ（ｎ＝１×１０¹⁷ｃｍ^-3） ２０６ ＡｕＧｅ／Ａｕ ２０７ Ａｌ ２０８ レジスト ３０１ アルミナ基板 ３０２ ＳｉＯ₂ ３０３ ポリシリコン ３０４ ｎ−ＧａＡｓ ３０５ Ａｌ ３０６ ＡｕＧｅ／Ａｕ ５０１ 石英基板 ５０２ ポリシリコン ５０４ ｎ−ＩｎＰ（ｎ＝１×１０¹⁸ｃｍ^-3） ５０５ ｎ−ＩｎＰ（ｎ＝１×１０¹⁷ｃｍ^-3） ５０６ ＡｕＧｅ／Ｎｉ ５０７ Ｃｒ／Ａｕ ５０８ レジスト

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 真哉 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 非単結晶質より成る結晶形成起点を有す
   る基板と、 前記結晶形成起点を核として、結晶形成処理を施して形
   成された、互いに接した２つの結晶島と、 前記結晶島の接触部に形成されたゲート電極と、 個々の前記結晶島に形成されたオーミックコンタクトを
   有する２つの電極と、を有して構成されることを特徴と
   する電界効果トランジスター。
2. 【請求項２】 前記結晶島は、ＩＩＩ−Ｖ族化合物半導
   体単結晶から成ることを特徴とする請求項１に記載の電
   界効果トランジスター。
3. 【請求項３】 前記結晶島は、平均粒径０．２μｍ以上
   の多結晶ＩＩＩ−Ｖ族化合物半導体から成ることを特徴
   とする請求項１に記載の電界効果トランジスター。
4. 【請求項４】 前記基板は、１０μｍ以上の間隔を有す
   る２つの前記結晶形成起点からなる結晶形成起点群を有
   することを特徴とする請求項１に記載の電界効果トラン
   ジスター。
5. 【請求項５】 非単結晶質より成る結晶形成起点を有す
   る基板の、前記結晶形成起点を核として、結晶形成処理
   を施して、互いに接した２つの結晶島を形成する工程
   と、 前記結晶島の接触部にゲート電極を形成する工程と、 個々の前記結晶島にオーミックコンタクトを有する２つ
   の電極を形成する工程と、 を有することを特徴とする電界効果トランジスターの製
   造方法。
6. 【請求項６】 前記結晶形成処理法は、有機金属気相成
   長法（ＭＯＣＶＤ法）であることを特徴とする請求項５
   に記載の電界効果トランジスターの製造方法。
7. 【請求項７】 前記ＭＯＣＶＤ法は、エッチング性を有
   する物質を添加した気相中で行なうことを特徴とする請
   求項６に記載の電界効果トランジスターの製造方法。
8. 【請求項８】 前記エッチング性を有する物質は、塩化
   水素（ＨＣｌ）であることを特徴とする請求項７に記載
   の電界効果トランジスターの製造方法。