JP3251667B2

JP3251667B2 - 半導体装置

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Publication number: JP3251667B2
Application number: JP30544992A
Authority: JP
Inventors: 秀司川崎; 博之徳永
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-11-16
Filing date: 1992-11-16
Publication date: 2002-01-28
Anticipated expiration: 2017-01-28
Also published as: JPH06163872A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は非晶質上に形成されたII
I-Ｖ族化合物半導体材料を用いたpn接合電界効果トラン
ジスターと発光素子に関するものである。

【０００２】また、本発明はIII-Ｖ族化合物半導体材料
の微小な単結晶および多結晶を利用したダイオードに関
するものであり、特にＬＥＤ(発光ダイオード)素子など
の発光装置への応用に関するものである。

【０００３】

【従来の技術】半導体電子素子や光素子に用いられる半
導体材料は、大きく分けると単結晶、多結晶、非晶質の
３つに分類される。単結晶は、機能的に最も良いものが
得られるが高価であり、また大きなものが作りにくいと
いう欠点があった。一方、多結晶や非晶質は低価格で大
きさの自由度があるが、機能的に見れば十分ではなかっ
た。

【０００４】従来、多結晶半導体の応用としては以下の
ものがあった。IＶ族では、主にＳiの多結晶が、太陽電
池、薄膜トランジスターに用いられている。II-ＶI族の
多結晶は、Ｃd系が薄膜トランジスターやホトセンサー
に用いられ、一部太陽電池への検討も行われている。Ｚ
n系はＥＬ(エレクトロルミネッセンス)素子、蛍光体、
圧電素子等に用いられている。また、ＣuInＳe₂等のカ
ルコパイライト系の多結晶が、太陽電池への応用として
検討され始めている。

【０００５】III-Ｖ族化合物半導体の多結晶に関して
は、Ｇa系、In系が太陽電池への応用を検討されたこと
があるが実用化には至っていない。III-Ｖ族化合物半導
体多結晶を用いた太陽電池に関する文献は多数報告され
ているが、発光特性に関する報告は少ない。SALERNO Ｊ
Ｐ等が(cont,RECIEEE vol.15th p.1174〜1178)で電子
線ルミネッセンスについて報告しているが、ＰＮ接合を
使ってＬＥＤ(発光ダイオード)特性を調べたという記述
は無かった。

【０００６】一方、発光素子を用いた表示装置は、一般
には単結晶ウエハの上面に形成し、このウエハから発光
素子を単数あるいは複数個切り出し、支持基板に接着す
ることで構成されていた。したがって、大面積のＬＥＤ
表示素子としては、多数のＬＥＤをハイブリッド化した
ものが製作されている。このため、コストが高くなり大
面積ＬＥＤ表示の用途は限定されている。

【０００７】このような、ＬＥＤ表示における表示面積
の制約の問題を解決するため、本発明者等は特開昭64-7
23において大面積にIII-Ｖ族化合物半導体単結晶を形成
する方法として選択核形成法を提案した。

【０００８】選択核形成法とは、非晶質あるいは多結晶
である結晶核形成密度の小さい非核形成面と、単一結晶
核のみより結晶成長するに充分小さい面積を有し、該非
核形成面の結晶核形成密度より大きい結晶核形成密度を
有する非晶質あるいは多結晶である核形成面とが隣接し
て配された自由表面を有する基板に、結晶成長処理を施
して該単一結晶核より単結晶を堆積させるものである。

【０００９】また、この技術を利用したＬＥＤ素子とし
て特開昭63-239988を提案した。これは、前記単結晶を
形成する際に、結晶形成処理条件を切り替えることによ
りＰＮ接合領域を作り、非単結晶基板上にＬＥＤが形成
できることを示した。

【００１０】これに対して、本発明者らは結晶形成法の
容易性という観点から多結晶による選択的半導体素子形
成法を提案した。

【００１１】一方、非結晶質面上に形成されたIII-Ｖ族
化合物半導体ＦＥＴ(電界効果トランジスタ)に関する報
告はされていない。ただ、Ｓi単結晶基板等の上にヘテ
ロ成長を行い、ＦＥＴを作成した例は報告されている。

【００１２】従来報告されている大面積素子に対応した
ＦＥＴとしては、アモルファスシリコン、多結晶シリコ
ンＣdＳe,ＣdＴeなどの材料が用いられていた。何れの
場合でも、キャリアの移動度が 0.1〜100cｍ²/Ｖ_S 程度
で、高速のスイッチングには不向きであった。また、II
I-Ｖ族化合物半導体に関して、従来報告されている基板
全面に非選択的に形成された結晶では粒径のばらつきが
ありＦＥＴに関する検討はされていなかった。

【００１３】

【発明が解決しようとする課題】しかしながら、ＬＥＤ
プリンタヘッド、表示素子等を形成する場合、大面積に
わたり、発光素子および駆動用素子が必要になる。そこ
で、各素子を有する複数の基板の張り合わせを行わなけ
ればならない。このため、張り合わせプロセスによるコ
スト上昇、歩留まりの低下等が生じていた。

【００１４】一方、従来報告されている多結晶の形成方
法により作成された多結晶では、粒径が小さかったり、
不揃いであったためにＬＥＤなどの発光素子は作成でき
ないと考えられ、ＬＥＤの検討はされていなかった。

【００１５】一方前述の選択核形成法によれば、非単結
晶基板上に大面積にIII-Ｖ族の単結晶を得ることが可能
になるが、僅かではあるが核形成面上に多結晶が形成さ
れたり、核形成面上に何も付かない非占有が生じたりす
る場合があった。この基板上にＬＥＤ素子を形成しよう
とすると多結晶のところは発光輝度が低下したり、非占
有域ではまったく発光しない場所が出来るなど、基板内
における均一性という面でやや問題があった。また単結
晶の中にも、成長の異方性が強く現れて、細長く変形成
長が起こり電極形成などの素子化のプロセスが困難なも
のもあった。また選択核形成法では、単結晶化率を高め
るような成長条件にすると占有化率が低下し、占有率を
高めるような成長条件にすると単結晶化率が低下すると
いう相反する問題があった。

【００１６】極端な高輝度を必要としない素子において
は、多少の輝度低下はあっても大面積における歩留まり
の向上が優先するものであった。そこで、粒径の揃った
多結晶を用いて素子形成することが、有効になってく
る。

【００１７】結晶成長というものは、ある特定の構成元
素が秩序立って配列し、他の不純物を排斥しながらその
配列を繰り返そうとする性質を利用している。それ故結
晶の終端部には不純物が押し出されることになる。この
現象は偏析と呼ばれている。前述してきた、選択核形成
法による小さな島状単結晶や多結晶は、大きな体積を持
った単結晶に比べて不純物の偏析現象が起こり易いとい
う性質を持っている。そのために、比較的小さな体積を
持った単結晶や多結晶を用いて電子素子を構成しようと
する時、ドーピングによる不純物濃度が十分に増加され
ない場合もあった。

【００１８】

【課題を解決するための手段】上記課題を解決するため
の本発明は、同一基板上に、島状半導体結晶からなる発
光素子及びpn接合電界効果トランジスターを形成してな
る半導体装置であって、該発光素子又は該pn接合電界効
果トランジスターの機能を発現する部分の該島状半導体
結晶が、異なる結晶核から形成されされており、かつ、
該島状半導体結晶がp型半導体領域とn型半導体領域とを
有してなることを特徴とする半導体装置である。

【００１９】

【００２０】また本発明は、該島状半導体結晶が、III-
Ｖ族化合物半導体の単結晶もしくは平均粒径０.６μｍ
以上の多結晶よりなることを含むものである。

【００２１】また本発明は、該発光素子のn型半導体領
域と該pn接合電界効果トランジスターのn型半導体領域
とがオーミック接合による電極で電気的に接続され、該
発光素子は該n型半導体領域内の該電極の他に、p型半導
体領域内にオーミック接合された電極を有し、該pn接合
電界効果トランジスターは、該n型半導体領域内の該電
極の他に、該n型領域内にオーミック接合によるソース
電極と、ショットキー接合による第１ゲート電極とを有
してなることを含むものである。

【００２２】また本発明は、該発光素子と該pn接合電界
効果トランジスターとが、n型半導体領域により電気的
に接続され、該発光素子はp型半導体領域内にオーミッ
ク接合された電極を有し、該pn接合電界効果トランジス
ターは、該n型半導体領域内にオーミック接合によるソ
ース電極と、ショットキー接合による第１ゲート電極と
を有してなることを含むものである。

【００２３】また本発明は、該pn接合電界効果トランジ
スターが、p型半導体領域内にオーミック接合された第
２ゲート電極を有してなることを含むものである。

【００２４】また本発明は、基板上に、少なくとも２以
上の結晶形成起点を形成し、該結晶形成起点上に半導体
単結晶もしくは多結晶を結晶成長処理法により成長させ
島状半導体結晶を形成することを特徴とする上記半導体
装置の製造方法である。

【００２５】また、本発明は、該基板が、結晶核形成密
度の小さい非核形成面と、該非核形成面の結晶核形成密
度より大きな結晶核形成密度を有する核形成面とが隣接
して配された自由表面を有することを含むものである。

【００２６】また、本発明は、該結晶成長処理法が、有
機金属気相成長法であることを含むものである。

【００２７】また、本発明は、該有機金属気相成長法
が、エッチング性を有する物質を添加した気相中で行わ
れることを含むものである。

【００２８】また、本発明は、該エッチング性を有する
物質が、塩化水素であることを含むものである。

【００２９】また、本発明は、該島状半導体結晶がIII-
Ｖ族化合物の結晶物であることを含むものである。

【００３０】また、本発明は、該III-Ｖ族化合物の結晶
物品を所定の成長温度で成長させる途中に、該成長温度
より高い温度でアニール処理することを含むものであ
る。また、本発明は、該アニール処理の時間が１回あた
り３０分乃至６０分であることを含むものである。

【００３１】また、本発明は、該アニール処理を、一の
導伝型の成長を終了する毎に行うことを含むものであ
る。

【００３２】また、本発明は、該III-Ｖ族化合物の結晶
物品が、選択核形成法による粒径が１００μｍ以下の単
結晶、または平均粒径０.６μｍ以上の多結晶であるこ
とを含むものである。

【００３３】また、本発明は、該III-Ｖ族化合物の結晶
物品が、ダイオード素子であることを含むものである。

【００３４】また、本発明は、該III-Ｖ族化合物の結晶
物品が発光ダイオード素子であることを含むものであ
る。

【００３５】本発明における多結晶の粒径の制御はエッ
チング性を有する物質を添加した気相中で多結晶を成長
させることにより成される。

【００３６】そのようなエッチング性を有する物質とし
ては、例えばＨＣl,ＨＢr、ＨＦ、ＣＦ₄、ＣＣl₂Ｆ₂ 等
が挙げられる。

【００３７】更に、本発明においては、pn接合を形成さ
せるためにドーピング原料を適宜添加するものである
が、添加時期については、多結晶形成と同時に添加又は
多結晶形成後の注入どちらでもよい。

【００３８】

【作用】本発明では、選択核形成法あるいは多結晶によ
る選択的半導体素子形成法により単結晶あるいは均一性
のある平均粒径が大きい多結晶が得られる。これを用い
て多結晶基板に限らず大面積、低コストの基板上に均一
性の良いＬＥＤ,ＦＥＴを同時に形成することによっ
て、張り合わせプロセスを必要としない集積素子が実現
できる。

【００３９】また、ＬＥＤ,ＦＥＴそれぞれを独立した
島状結晶(以下、結晶島とも呼ぶ)を用いて形成している
ため、ＬＥＤの発熱のＦＥＴ特性に与える影響を少なく
できる。

【００４０】また、本発明によるIII-Ｖ族化合物結晶物
品は、高温処理によって粒界付近に偏析した不純物が熱
拡散により結晶内に押し戻されるので、より高い不純物
濃度を持った多結晶体を形成することが可能になる。こ
のため、整流特性に優れたダイオードを形成することが
可能になる。

【００４１】ここで、本発明に関連の深いIII-Ｖ族化合
物半導体多結晶の諸特性について、本発明者等が、実験
により得た知見を述べる。〈結晶粒径の制御方法〉始め
に、ＭＯＣＶＤ法(有機金属気相成長法)を用いてＧaＡs
多結晶を選択堆積した時の、核形成面(正方形)の大きさ
と多結晶平均粒径について検討を行った。評価に使用し
た結晶の堆積条件を、表１に示す。

【００４２】

【表１】ここで、平均粒径は以下のようにして求めた。図１０に
平均粒径の測定および算出法を示す。島状になった選択
堆積ＧaＡs多結晶表面をエポキシ樹脂で保護した後、ダ
イヤモンドペーストを用いて基板方向に垂直な断面方向
に６０μｍ程度の厚さまで研摩し、さらにイオンミリン
グによって２０μｍ程度まで薄くしてＴＥＭ(透過電子
顕微鏡)観察を行った。結晶表面から深さ約２μｍで半
円状の曲線を引き、それを横切る粒界の数に１を足した
数で、断面状の曲線の長さを除したものを平均粒径とし
た(この時、一番大きな粒径の１割に満たないような小
粒子は、カウントしなかった。)。図１１に核形成面の
大きさと平均粒形との関係を示した。

【００４３】また、表２に示すように成長条件を変えて
同様に平均粒径を計算した。

【００４４】

【表２】図37に核形成面の大きさと平均粒形との関係を示した。

【００４５】これらのＴＥＭ観察により核形成面から２
〜３μｍ程度までの近傍では粒径がやや小さく、その外
側ではほぼ一定の大きさに揃っていることが分かった。

【００４６】また図11 及び 37 により、核形成面が小
さくなる程結晶の平均粒径が大きくなっていることが分
かる。

【００４７】これは以下のように考えられる。結晶核形
成密度(以下単に核形成密度とも呼ぶ)は、核形成面の材
質と成長条件で決まっている。核形成面の面積が小さく
なると核発生数が減少するが、(核形成面の配置密度が
ある程度高い場合は)単位体積当りの原料ガスの供給量
やそれを消費して成長する結晶の体積の総和は一定なの
で、一つの結晶粒の粒径は大きくなっていく。

【００４８】この実験では核形成面としてポリシリコン
を用いているが、ポリシリコンは核形成密度が高いため
に単結晶を発生させるには０.５μｍ口以下のシードサ
イズが必要になる。一方、ＡlＮなどの比較的核形成密
度の低い材料を核形成面として用いれば、成長条件を選
ぶことによって２μｍ口以下のシードサイズで単結晶化
が可能になる。〈発光特性〉前述のように、核形成面の大きさで粒径を制御したＧa
Ａs多結晶を用いてＬＥＤを作製し、その発光特性を調
べた。

【００４９】図１２は作製したＬＥＤの構造図である。
(作製方法の詳細は実施例を参照)ポリシリコン核形成面
上にp型ＧaＡs多結晶とn型ＧaＡs多結晶を連続して成長
し平坦化後、絶縁膜を介してＡuＧe/Ａu電極、Ｃr/Ａu
電極を形成したものである。多結晶の形成条件を表３に
示す。

【００５０】

【表３】この接合から発せられる光を光パワーメーターにより測
定し、光強度の比較を行った。測定を行ったＧaＡs多結
晶ＬＥＤは、粒径によらず８８０nｍ付近にピーク波長
を持っていた。

【００５１】図13 は核形成面の大きさ(結晶の平均粒
径)と発光強度の関係について示したものである。(この
時の平均粒径は、結晶島表面から２μｍ程度内側を観察
したものを採用している。これは、ＬＥＤを作製する
時、発光領域のほぼその位置に形成されているので、粒
径の発光強度に与える影響が顕著にできるからであ
る。)また、図38 に示す構成のＬＥＤ素子を作製した
(作製方法の詳細は実施例を参照)。ポリシリコンの核形
成面 1001上に n型ＧaＡs多結晶1003と p型ＧaＡs多結
晶 1004 を連続して成長し、Ｐ電極 1005(Ｃr/Ａu)を形
成そしてＰ層エッチング後、Ｎ電極(ＡuＧeＡu) 1006
を形成したものである。多結晶の形成条件を表４に示
す。

【００５２】

【表４】この接合から発せられる光１００７を光パワーメーター
１００８により測定し、光強度の比較を行った。測定を
行ったＧaＡs多結晶ＬＥＤは、いずれの粒径のものも赤
外の８８０nｍ付近にピーク波長を持つ発光スペクトル
を示した。

【００５３】図39 は、核形成面の大きさ(結晶の平均粒
径)と発光強度の関係について示したものである。(この
時の平均粒径は、結晶島表面から２μｍ程度内側を観察
したものを採用している。これは、ＬＥＤを作製すると
き、ＰＮ接合が表面から２〜３μｍ内側に形成されるの
で、この領域の結晶性が発光強度に最も強く影響するか
らである)これにより、結晶粒径が増大するに従って、
発光強度は増加していることが分かる。特に粒径が 0.6
μｍ〜0.8μｍの領域における変化が著しい。

【００５４】これは結晶の粒径が小さくなるに従って、
結晶粒界が増加し、粒界における非発光再結晶が多くな
り、発光効率を低下させていると考えられる。Ｏ.Ｐaz
等(J.Ａppl.Ｐhys.61(4)15 1987 p.1537)やＭ.Ｙaｍagu
chi等(J.Ａppl.Ｐhys.60(1)11986 p.413)が多結晶ＧaＡ
sについてキャリアの再結晶速度やマイノリティキャリ
アの拡散長を調べた結果でも同様の傾向が見られる。
〈結晶粒径とショットキーダイオードのブレイクダウン
電圧との関係〉本発明者らは、III-Ｖ族化合物半導体多
結晶を用いたＭＥＳＦＥＴ(メタルセミコンダクターゲ
ートＦＥＴ)において、最も特性を左右するものはゲー
ト電極からの漏れ電流であると考えている。ショットキ
ーダイオードにおいて図14 に示すような電流電圧特性
を持っているが、ＭＥＳＦＥＴのゲート電極として機能
できる電圧は、負のバイアスを掛けてからブレイクダウ
ンするまでの領域である。この電圧範囲において空乏層
が広がり、これを越えて電圧を印加すると漏れ電流とな
ってソース、ドレイン電極へ流れ込む。そこで、結晶性
と漏れ電流の関係を調べるために、ショットキーダイオ
ードを作製し、ブレイクダウン電圧の測定を行った。

【００５５】ここで用いた半導体部分は、前述した核形
成面の大きさで粒径を制御した多結晶ＧaＡsで、堆積条
件は表５のようであった。

【００５６】

【表５】図１５は、作製したショットキーダイオードの構造の概
略図である。ポリシリコンの核形成面３０３上にキャリ
ア密度２×１０¹⁷cｍ^-3のn型ＧaＡs多結晶３０４を堆積
し、ＡuＧe/Ａu膜のオーミック電極３０６、Ａl膜ショ
ットキー電極３０５を形成したものである。電極３０５
と多結晶半導体３０４の接触部分の面積は約１０×１０
μｍである。図１６は、結晶の平均粒径とブレイクダウ
ン電圧の関係を示したものである。結晶粒径が大きくな
るにしたがって、ブレイクダウン電圧も大きくなってい
くことが分かる。特に結晶粒径が２０００Å以上でブレ
イクダウン電圧の増加の程度が著しい。〈結晶粒径とpn接合ダイオードのブレイクダウン電圧と
の関係〉本発明者らは、前述のショットキーダイオードのブレイ
クダウン電圧と同様に、pn接合ダイオードのブレイクダ
ウン電圧を調べることも重要だと考えている。そこで、
pn接合ダイオードを作製し、ブレイクダウン電圧の測定
を行った。

【００５７】ここで用いた半導体部分は、前述した核形
成面の大きさで粒径を制御した多結晶ＧaＡsで、堆積条
件は表６のようであった。

【００５８】

【表６】図１７は、作製したpn接合ダイオードの構造の概略図で
ある。ポリシリコンの核形成面３０９上にキャリア密度
５×１０¹⁷cｍ^-3のp型ＧaＡs多結晶３１０、２×１０¹⁷
cｍ^-3n型ＧaＡs多結晶３１１を堆積し、ＡuＧe/Ａu電極
３１３、Ｃr/Ａu電極３１２を形成したものである。図
１８は、結晶の平均粒径とブレイクダウン電圧の関係を
示したものである。結晶粒径が大きくなるにしたがっ
て、ブレイクダウン電圧も大きくなっていくことが分か
る。ショットキーダイオードの場合と同様に、結晶粒径
が２０００Å以上でブレイクダウン電圧の増加の程度が
著しい。

【００５９】これは結晶粒径が小さいと結晶粒界が増加
し、ここに存在する順位に捕まったキャリアによって空
乏層が広がりが阻害されるからだと考えられる。これと
似たような結晶粒径依存性は、発光素子においても観察
され、本発明者らにより特願平０２-３０３３９４に詳
しく述べた通りである。〈ドーピング特性〉前述したように結晶の大きさが小さい場合、偏析によっ
て不純物が結晶外へ押し出されることがある。そこで、
本発明によるＧaＡs多結晶での不純物濃度の取り込み効
果を測定した。

【００６０】

【表７】

【００６１】

【表８】上に示した条件で、ＧaＡs多結晶が相互に横方向に密着
するまで 120分間成長した。図45 はＮ型不純物として
Ｓi(ＳiＨ₄)を、図46 はＰ型不純物としてＺn(ＤＥＺ)
をドーピングした時の、ドーパントの量とキャリア密度
の関係を示したものである。測定にはvan der Ｐauｗ法
を用いた。比較対象のためＧaＡsの単結晶基板も同時に
投入した。

【００６２】Ｎ型、Ｐ型ともに単結晶基板ではドーパン
トの投入量に比例してキャリア密度が増加していくが、
本実験用の選択堆積基板ではドーパント量に対するキャ
リア密度の増加はすぐに飽和する傾向がみられた。これ
らのことから多結晶ＧaＡsにおいては、偏析等によって
ドーパントの不活性化が起きていると考えられる。〈キャリア密度の熱処理効果〉成長時に、偏析によって結晶粒界や欠陥部分に押し出さ
れてきたり、格子間で不活性のまま存在しているドーパ
ントを、基板温度を成長温度より高くすることによって
活性化させることができる。このことは半導体結晶にド
ーピング操作を行うときに、一般的によく知られた現象
である。(Ｅ.ＫＯＵＺＵＭ.ＫＡＴＵＨＡＲＡＳｍico
n.Ｗorld 1985.4 Ｐ.99)(Ｈollan.Ｌ,Ｈallais,J.Ｐ.Ｃ
urrentＴopic in Ｍaterials Ｓcience,５,Ｎorth-Ｈol
land 1980 １)ここでは熱処理によるキャリア密度の増
加効果に付いて実験を行った。そこで、図45 及び図46
に示す構成のサンプルで、熱処理を行った時のキャリア
密度の変化に付いて測定を行った。

【００６３】

【表９】

【００６４】

【表１０】 (この条件下では基板温度をこれ以上高温にすると、Ｇa
Ａsから砒素抜けが起こってしまう) 図47 はＮ型の試料でのアニール時間による、キャリア
密度の変化の様子を示したものである。30分を越えたあ
たりから、キャリア密度の増加が顕著になり始め、約１
時間で当初のキャリア密度より一桁くらい増える。

【００６５】図48 はＰ型の試料でのアニール時間によ
る、キャリア密度の変化の様子を示したものである。同
様に、約１時間で当初のキャリア密度より一桁くらい増
えていることが判る。

【００６６】これらのことから、多結晶成長後の高温で
の熱処理は、不純物の拡散または電気的活性化を促し、
キャリア密度を増加させる効果があることが判った。

【００６７】実施態様例以下に、本発明により作製する発光素子およびpn接合Ｆ
ＥＴ製作工程の概要を図面に基づき説明する。

【００６８】図１は基板上での核形成面と非核形成面と
の配置例を示す模式図である。Ｓi単結晶基板、ＧaＡs
単結晶基板等の半導体単結晶基板あるいは石英基板、セ
ラミック基板等の非晶質基板あるいはＷ,Ｔi,Ｔa,Ｐt,
Ｖ,Ｍo,Ｃr,Ｃu基板等の高融点金属基板等の耐熱性基板
101 上に熱酸化処理あるいは蒸着、スパッタ等により
核形成密度が小さいＳiＯ₂,ＳiＮ_x 等の非単結晶質(非
核形成面)102 を堆積させる。つぎに、Ａl₂Ｏ₃,Ｔa₂Ｏ₅
等の非単結晶質(非核形成面)103 を堆積させる。堆積
法としては、ＥＢ蒸着、抵抗加熱蒸着、スパッタ等が用
いられる。その後、核形成面を、不要部分の核形成面を
除去することにより、形成する。また、核形成面の除去
方法としては、酸、アルカリ等の溶液によるウエットエ
ッチングあるいはＲＩＢＥ(リアクティブイオンビーム
エッチング)等のドライエッチングを用いる。

【００６９】また、核形成面と非核形成面の構成は以下
のようでもかまわない。

【００７０】(１)図７のように、耐熱性基板１０１上に
核形成面１０３、非核形成面１０２と順次堆積させ、所
望の位置の非核形成面を除去することにより、核形成面
を表面に露出させる。

【００７１】(２)図８のように、石英基板の非核形成面
となりうる耐熱性基板１０８を用いることにより、非核
形成面の堆積を省く。

【００７２】(３)図９のように、耐熱性基板１０１上に
非核形成面１０２を堆積させ、核形成面とする部分にＡ
s,Ｐ等のイオンを打ち込み核形成密度を高め核形成面１
０９とする。

【００７３】図２は基板上にp型半導体結晶島を形成す
る態様を示す模式図である。非核形成面と核形成面の核
形成密度の差を利用して、ＭＯＣＶＤ法を用いて、核形
成面を起点としてp型半導体領域１０４を形成する。

【００７４】半導体原料はＴＭＧ,ＴＥＧ(トリエチルガ
リウム)やＴＭＡ(トリメチルアルミニウム)、ＴＥＡ(ト
リエチルアルミニウム)、ＴＭln(トリメチルインジウ
ム)、ＴＥln(トリエチルインジウム)とＴＢＡs(ターシ
ャルブチルアルシン)、ＴＭＡs(トリメチルアルシン)、
ＴＥＡs(トリエチルアルシン)、ＤＭＡs(ジメチルアル
シン)、ＤＥＡs(ジエチルアルシン)、ＡsＨ₃、ＴＢＰ
(ターシャルブチルホスフィン)、ＴＭＰ(トリメチルホ
スフィン)、ＴＥＰ(トリエチルホスフィン)、ＰＨ₃,Ｎ
Ｈ₃ 等を用い、ドーピング原料としてはＤＭＳe(ジメチ
ルセレン)、ＤＥＳe(ジエチルセレン)、ＤＭＴe(ジメチ
ルテルル)、ＤeＴe(ジエチルテルル)、ＳiＨ₄,ＤＥＺn
(ジエチルジンク)、Ｃp₂ Ｍg(シクロペンタンマグネシ
ウム)、(ＭeＣp)₂ Ｍg(メチルシクロペンタンマグネシ
ウム)等を用いて行う。

【００７５】堆積条件として、堆積温度は５００〜１２
００℃であり窒化物系の場合には８００〜１２００℃で
ある。圧力は一般には８０Ｔorr以下、望ましくは３０
Ｔorr以下、最適には２０Ｔorr以下で行う。ただし、こ
れらの堆積条件は装置依存性があり、使用する装置によ
りこれらの条件は変化する。

【００７６】次に、ドーピングガスの切り換えによりn
型半導体領域 105 を形成する。図３はn型島状半導体結
晶(以下、半導体結晶島とも呼ぶ)の形成例を示す模式図
である。堆積条件はp型半導体結晶島作製と同様であ
る。

【００７７】つぎに、結晶島接触部を含まない結晶島表
面の一部を除去し、p型半導体領域を表面に露出させ
る。図４は内部構造露出例を示す模式図である。結晶島
の一部を除去する方法としては、除去しない部分にレジ
ストあるいはＳiＯ₂などでマスクをし、ＲＩＢＥ,ＩＢ
Ｅなどのドライエッチングあるいは、酸、アルカリなど
の溶液によるウエットエッチングなどを用いて行う。そ
の後、マスクを除去する。

【００７８】図５は電極形成例を示す模式図である。p
型半導体領域が露出した部分の一部にＬＥＤp側電極１
０６a及び第２ゲート電極１０６bを形成する。電極の形
成法は抵抗加熱蒸着法、電子線加熱蒸着法を用いる。パ
ターニングとしては、あらかじめレジストによりパター
ニングし、その後電極を形成し、レジストを剥離するリ
フトオフ、あるいは電極を全面に形成した後、不必要な
部分の電極を取り去る手法等により行う。その後、n型
半導体領域に(ＬＥＤn側＋ドレイン電極)１１１a及びソ
ース電極１１１bを形成する。形成法は前述と同様であ
る。その後、熱処理を行いオーミックコンタクトを形成
する。

【００７９】図６は第１ゲート電極の形成例を示す模式
図である。n型半導体領域に、もう一方の第１ゲート電
極１０７を形成する。電極形成法は前述の通りである。

【００８０】以上の様にして、n型半導体領域への電極
形成とp型半導体領域露出工程の順序は逆でも良い。ま
た、ＦＥＴにはp型電極を形成しなくても構わない。

【００８１】ところで、本発明が対象とするIII-Ｖ族化
合物は、二元素化合物に限らず、三元素もしくはそれ以
上の多元素III-Ｖ族混晶化合物を含むものである。

【００８２】以下に本発明の他の実施態様を、図面を使
って詳細に説明する。

【００８３】図３０〜３６は、本発明の方法を用いたＬ
ＥＤ素子作製の概略工程図である。 (Ａ)下地材料３１０１(例えばＡl₂Ｏ₃,ＡlＮ,ＢＮなど
のセラミック、カーボン、ポリシリコン、石英、高融点
ガラスやＷ,Ｍo,Ｔiなどの高融点金属)上に結晶核形成
密度の低い材料からなる薄膜３１０２(例えば非晶質の
ＳiＯ₂,Ｓi₃Ｎ₄など)を堆積し非核形成面３１０３とす
る。

【００８４】この薄膜の形成にはＣＶＤ法、スパッタ
法、真空蒸着法、分散媒を使った塗布法などの方法を用
いる。また、図40のように下地材料 3101 を用いず前記
核形成密度の低い材料からなる支持体 3111 を用いても
よい。(図30) (Ｂ)非核形成面より核形成密度の高い材料(非単結晶質
のポリシリコン、アモルファスシリコン、ＡlＮ,Ａl₂Ｏ
₃,Ｔa₂Ｏ₅,ＴiＮ,ＴiＯ₂,ＷＯ₃など)を微細な面積(一般
には１〜８μｍ四方、好ましくは１〜６μｍ四方、最適
には１〜３μｍ四方)(または幅が微小な帯状でも良く、
その時の幅は一般には１〜８μｍ、好ましくは１〜６μ
ｍ、最適には１〜３μｍ)を形成し核形成面 3104 とす
る。(図31)また、このように薄膜を微細にパターニング
する他に、図41 の様に下地に核形成密度の高い材料か
らなる薄膜 3112 を堆積し、その上に核形成密度の低い
材料からなる薄膜を積み重ね非核形成面 3113 とし、エ
ッチングにより微細な窓を開けて核形成面 3112 を露出
させても良い。さらに、図42 のように核形成密度の低
い材料からなる薄膜 3114 に凹部を形成し、その凹部の
底面に微細な窓を開けて核形成面 3112 を露出させても
良い(この場合前記凹部内に結晶を形成させる)。

【００８５】その他の方法としては、図43〜44 のよう
に微細な領域を残し他をレジスト 3115 でカバーし、イ
オン(Ａs,Ｔi,Ｇa,Ａl,In,Ｓiなど)を核形成密度の低い
材料からなる薄膜 3102 に打ち込んで、核形成密度の高
い領域 3116 を形成してもよい。

【００８６】この時、それぞれ分離された核形成面の間
隔は、一般には２０〜２００μｍ、好ましくは３０〜１
５０μｍ、最適には４０〜１００μｍである。 (Ｃ)こうして用意した基板上にＭＯＣＶＤ法でIII-Ｖ族
化合物(例えばＧaＡs,ＧaＡlＡs,ＧaＰ,ＧaＡsＰ,InＰ,
ＧaInＡsＰなど)を成長させる。

【００８７】図49 に用いたＭＯＣＶＤ装置の概略図を
示す。ここに示したのは横型の減圧ＭＯＣＶＤ装置であ
るが、基板を垂直に保持する縦型または、それ以外の型
式でもかまわない。リアクター 5909 は水冷ジャケット
を持った石英製で、結晶成長時以外は内部をターボ分子
ポンプ 5917 によって 10^-6Ｔorr程度に排気している。
基板ホルダー 5910 はカーボン製でリアクター外部に設
けた高周波コイル(図示せず)からパワーを受けて 900℃
まで加熱可能である。また基板温度はホルダー 5910 内
の熱電対 5912 によって測定され、信号処理回路を経て
高周波パワーにフィードバックされ精密な温度コントロ
ールが可能になっている。

【００８８】原料ガスはリアクターの左端から導入され
る。トリメチルガリウム(ＴＭＧ)やトリメチルアルミニ
ウム(ＴＭＡ)などの液体原料とジエチルジンク(ＤＥＺ)
などの液体ドーピング材料はステンレス製バブラー５９
０３〜５９０５に詰められ恒温槽(図示せず)によって所
定の温度に保たれている。

【００８９】これをマスフローコントローラ(ＭＦＣ)５
９０８で制御できた水素ガス５９０６によってバブリン
グして、蒸気としてリアクターへ輸送する。

【００９０】アルシン、ホスフィンの様な気体原料やシ
ラン、水素化セレンなどの気体のドーピング材料は、ボ
ンベ５９０１,５９０２に詰められＭＦＣを通して直接
リアクターへ運ばれる。またエッチング性ガスとして持
ち入るＨＣl５９０７は、原料ガスとは別の系統の配管
を通してリアクター内へ導入される。

【００９１】リアクター内へ導入されたガスは、基板５
９１１の付近を通ってロータリーポンプ５９１３によっ
て排気される。この時前述のターボ分子ポンプはバルブ
５９１６によって系から分離されている。また反応圧力
は、コンダクタンス可変バルブ５９１５によって制御さ
れる。

【００９２】III-Ｖ族化合物半導体原料としては、ＴＭ
Ｇ(トリメチルガリウム)、ＴＥＧ(トリエチルガリウ
ム)、ＴＭＡ(トリメチルアルミニウム)、ＴＥＡ(トリエ
チルアルミニウム)、ＤＡＨ(ジエチルアルミニウムハイ
ドライド)、ＴＭI(トリメチルインジウム)、ＴＥI(トリ
エチルインジウム)、ＴＢＡs(ターシャルブチルアルシ
ン)、ＴＭＡs(トリメチルアルシン)、ＴＥＡs(トリエチ
ルアルシン)、ＤＭＡs(ジメチルアルシン)、ＤＥＡs(ジ
エチルアルシン)、ＡsＨ₃(アルシン)、ＴＢＰ(ターシャ
ルブチルホスフィン)、ＴＭＰ(トリメチルホスフィ
ン)、ＴＥＰ(トリエチルホスフィン)、ＰＨ₃(ホスフィ
ン)、ＮＨ₃ 等を用いる。

【００９３】ドーピング原料としてはＤＭＳe(ジメチル
セレン)、ＤＥＳe(ジエチルセレン)、ＤＭＴe(ジメチル
テルル)、ＤＥＴe(ジエチルテルル)、ＳiＨ₄(シラン)、
ＤＭＺ(ジメチルジンク)、ＤＥＺ(ジエチルジンク)、Ｃ
p₂ Ｍg(シクロペンタンマグネシウム)、(ＭeＣp)₂ Ｍg
(メチルシクロペンタンマグネシウム)等を用いて行う。

【００９４】上述した減圧ＭＯＣＶＤ装置によって、基
板上にIII-Ｖ族化合物の結晶核を発生させる。

【００９５】この時の基板温度は、一般には５７０〜８
５０℃、好ましくは６００〜８００℃、最適には６６０
〜７８０℃(計測方法によっては多少の変動がある)であ
り、反応圧力は一般には１００torr以下、好ましくは５
０torr以下、最適には４〜３０torrである。Ｖ族/III族
の原料供給モル比は、一般には１０〜１５０、好ましく
は３０〜８０、最適には４０〜７０である。エッチング
性ガスとしてＨＣlを導入し、その流量は全ガス流量に
対し、一般には７×１０^-4〜６×１０^-2ｍol、好ましく
は１〜５×１０^-3ｍol、最適には２〜３×１０^-3ｍolで
ある。

【００９６】時間と共に核は成長し、また他の新たな核
発生も起こり、核形成面上は多結晶層で覆われ、やがて
非核形成面３１０３上へ広がって結晶成長は進んでい
く。この時ドーピングガスを添加しＮまたはＰ型に制御
しておく。 (Ｄ)所望の大きさまで、ＮまたはＰ型の多結晶層３１０
５を成長させる。これは、核形成面３１０４を中心に半
円状に成長する。(図３２) (Ｅ)ここで成長を一時中断し、ＡsＨ₃ とＨ₂ 以外の原
料ガスを止めて反応容器内の圧力を上昇させる。これは
基板温度が高くなった時、ＧaＡsから蒸気圧の高い砒素
が抜け出していくことを防止するために砒素過剰雰囲気
に保つためである。

【００９７】この時の雰囲気は多くのパラメーターによ
って左右されるので一義的には決まらないが、ＡsＨ₃
１×１０^-2ｍol％以上の場合、一般には５torr以上、好
ましくは２０torr以上、最適には８０torr以上である。

【００９８】砒素過剰雰囲気に保持して、基板温度を上
昇させ基板のアニール処理を行う。この時の温度は、一
般には 600〜900℃、好ましくは 650〜850℃、最適には
680〜800℃である。またアニール時間は、一般には 15
分以上、好ましくは 30分以上、最適には 60分以上であ
る。 (Ｆ)次にドーピングガスを替えて、前述したＮまたはＰ
型層 3105 上へ、その反対の導伝型のＰまたはＮ型層 3
106 を核形成面 3104 を中心にした半球状に所望の大き
さまで成長させる。このIII-Ｖ族化合物半導体島状多結
晶(以下、多結晶島とも呼ぶ)3106 の外径は、一般には
５〜120μｍ、好ましくは 10〜80μｍ、最適には 15〜6
0μｍである。(図33) (Ｇ)ここでもう一度成長を中断し、ＡsＨ₃とＨ₂以外の
原料ガスを止めて反応容器内の圧力を上昇させる。

【００９９】この時のアニール条件はパラメーターによ
って左右され、またドーパントの種類によって変化して
いるので一義的には決まらないが、通常(Ｅ)で述べたも
のと同様である。 (Ｈ)成長した多結晶島上に、外側の導伝型層３０１６と
オーミック接触がとれる金属電極３１０７をフォトリソ
グラフィー技術を用いてパターニングし形成する。(図
３４) (I)金属電極３１０７で覆われた部分以外の多結晶島
を、フォトリソグラフィー技術を用いてパターニング
し、エッチングにより内側の導伝型層３１０５を露出さ
せる。この時、外側の導伝型層に断面３１０８が形成さ
れる。この断面部３１０８からＬＥＤ光を射出させるこ
とが出来る。(図３５) (J)今度は、内側の導伝型層３１０５とオーミック接触
が取れる金属電極３１０９をフォトリソグラフィー技術
を用いてパターニングし形成する。この後、Ａrなどの
不活性ガス中で所定の温度(一般には３００〜６００
℃、好ましくは４００〜５５０℃、最適には４５０〜５
００℃)でアニールして電極のコンタクト抵抗を最適化
する。

【０１００】基板３１０１としてＳiＯ₂ のような透明
の材料を用いた場合は、素子下部から基板３１０１を通
して光を取り出すことが出来る。また、電極３１０７,
３１０９の形状を所望に加工することにより素子上部か
ら光を取り出すこともできる。

【０１０１】本発明による熱処理効果が適用できるの
は、選択核形成法による粒径が１００μｍ以下の比較的
小さな単結晶や、０.６μｍ以上の粒径を持つ比較的大
きな多結晶で構成されたＬＥＤ素子である。

【０１０２】

【実施例】以下、実施例により本発明を具体的に説明す
る。

【０１０３】実施例１以下の要領で基板上にＬＥＤおよびＦＥＴを作製した。

【０１０４】図１９に示すように、Ｓi基板２０１上
に、ポリシリコン２０３(膜厚０.１μｍ)、ＳiＮx２０
２(膜厚０.０５μｍ)を堆積させた。ここで、堆積はＣ
ＶＤ法を用いて行った。つぎに、５０μｍ間隔、３μｍ
×２０μｍ(ＦＥＴ形成用パターン)、２μｍ角(ＬＥＤ
形成用パターン)のポリシリコンドットペアーを３００
μｍ間隔で形成した。形成法はドット形成部のＳiＮx上
にレジストでマスクをし、ＨＦ溶液中に１０秒浸けるこ
とにより、不必要な部分のＳiＮxを取り去り形成した。

【０１０５】次に、ＭＯＣＶＤ法を用いて、図２０に示
すようなp型ＧaＡs多結晶２０４、n型ＧaＡs多結晶２０
５を堆積させた。

【０１０６】堆積は表１１に示す条件で行った。

【０１０７】

【表１１】図２１に示すようにレジストをマスクとして多結晶島
(ＬＥＤ,ＦＥＴ)の一部にp型ＧaＡs多結晶が露出するよ
うにエッチングした。エッチングはＣＨ₃ＣＯＯＨ,Ｈ₂
Ｏ₂,Ｈ₂ＳＯ₄,及びＨ₂Ｏの混合溶液に２５秒浸けること
により行った。その後、レジストを除去した。

【０１０８】図２２に示すように、n型ＧaＡsの電極(ソ
ース)を形成する部分以外にレジスト(膜厚５μｍ)を形
成した。つぎに、ＡuＧe(２０００Å)/Ａu(５０００Å)
からなるソース電極２０６を抵抗加熱蒸着により形成し
た。つぎに、レジスト剥離液中で２０分間超音波洗浄を
行った。その後、p型ＧaＡs上にＣr(５００Å)/Ａu(５
０００Å)からなるＬＥＤp側電極２０９a及び第２ゲー
ト電極２０９bを形成した。形成法は、ＡuＧe/Ａuと同
様の方法で行った。そして、Ａr雰囲気中４２０℃で、
１５分間熱処理を行った。

【０１０９】図23 に示すように、ゲート電極を形成す
る部分以外にレジストを形成した。つぎに、Ａl(3000
Å)からなる第１ゲート電極 207 をＥＢ蒸着により堆積
させた。その後、レジスト剥離液中で 20分間超音波洗
浄を行った。

【０１１０】以上のようにして、ＬＥＤおよびチャネル
長１０μｍ、チャネル幅７μｍのＦＥＴを形成した。

【０１１１】このＬＥＤおよびＦＥＴに、第１ゲート電
圧０Ｖ、第２ゲート電圧-２Ｖ、ソース電圧０Ｖ、ＬＥ
Ｄp側電圧３Ｖを印加したところＬＥＤより発光が確認
され、第１ゲート電圧を-１Ｖに変化させるとＬＥＤよ
りの発光は観測されなかった。以上のように第１ゲート
電圧によりＬＥＤのon,offが制御できた。

【０１１２】実施例２以下の要領で、基板上にＬＥＤ及びpn接合ＦＥＴを形成
した。

【０１１３】図２４に示すように、石英基板５０１上
に、ＣＶＤ法によりポリシリコン５０２を０.１μｍ堆
積した。ＣＶＤは、堆積温度６２０℃、圧力０.２Ｔorr
でＳiＨ₄ を４５cc/ｍin.供給し、１０分間成膜を行っ
た。

【０１１４】つぎに、３μｍ×２０μｍのポリシリコン
ドットを１００μｍ間隔で形成した。形成法はドット形
成部のポリシリコン上にレジストでマスクをし、ＨＦ,
Ｈ₂Ｏ₂の混合溶液中に３０秒浸けることにより、不必要
な部分のポリシリコンを取り去り行った。

【０１１５】図２５に示すように、ＭＯＣＶＤ法を用い
て、p型InＰ多結晶５０４、n型InＰ多結晶５０５を堆積
させた。堆積は表１２に示す条件で行った。

【０１１６】

【表１２】図２６に示すように、n型InＰ多結晶の一部にソース、
ドレイン、ＬＥＤn側電極を形成した。電極の形成法は
以下のように行った。電極を形成する部分以外にレジス
ト(膜厚５μｍ)を形成した。つぎに、ＡuＧe(５００Å)
/Ｎi(３０００Å)からなる(ＬＥＤn側＋ドレイン電極)
５０６a及びソース電極５０６bを抵抗加熱蒸着により形
成した。つぎに、レジスト剥離液中で２０分間超音波洗
浄を行った。

【０１１７】図２７に示すように、多結晶島(ＦＥＴ)の
電極を形成していない一部にレジストを形成し、これを
マスクとしてp型InＰ多結晶５０４が露出するまでエッ
チングした。エッチングはアンモニア、過酸化水素水、
水の混合溶液中に１分浸けることにより行った。その
後、レジストを除去した。

【０１１８】図２８に示すように、露出したp型InＰ多
結晶の一部にＣr(８００Å)/Ａu(１８００Å)からなる
ＬＥＤp側電極５０９a及び第２ゲート電極５０９bを形
成した。形成法は、前述のＡuＧe/Ａuと同様の方法で行
った。その後、Ａr雰囲気中５００℃で、５分間熱処理
を行った。

【０１１９】図２９に示すように、n型InＰ多結晶上の
ソース、ドレイン電極間の一部にＡlからなる第１ゲー
ト電極５０７を形成した。形成法は図２５と同一の方法
で行った。

【０１２０】以上のようにして、ＬＥＤおよびチャネル
長１０μｍ、チャネル幅７μｍのＦＥＴを形成した。

【０１２１】このＬＥＤおよびＦＥＴに、第１ゲート電
圧０Ｖ、第２ゲート電圧-１Ｖ、ソース電圧０Ｖ、ＬＥ
Ｄp側電圧２Ｖを印加したところＬＥＤより発光が確認
され、第１ゲート電圧を-１Ｖに変化させるとＬＥＤよ
りの発光は観測されなかった。以上のように第１ゲート
電圧によりＬＥＤのon,offが制御できた。

【０１２２】実施例３図３０〜３６は本発明方法によるＧaＡs多結晶を用いた
ＬＥＤ素子の製造工程例を示す概略工程図である。 (Ａ)厚さ１ｍｍのアルミナ基板３１０１上に、ＳiＨ₄
とＯ₂ を用いたＣＶＤ法によりＳiＯ₂ 膜３１０２を１
５０nｍ堆積した。これを非核形成面３１０３とする。

【０１２３】この時の堆積条件は、ＳiＨ₄ 45sccｍ,Ｏ₂
60sccｍ,Ｎ₂ 50sccｍ、基板温度 440℃、圧力は常圧、
堆積時間は 90秒であった。(図30) (Ｂ)次にＬＰＣＶＤ法によってポリシリコン膜を 50nｍ
堆積し、フォトグラフィー技術によって、一辺が２μｍ
の微細な正方形にパターニングして、核形成面 3104 と
した。この時のポリシリコン膜の堆積条件は、ＳiＨ₄ 4
5sccｍ、基板温度620℃、圧力 220ｍtorr、堆積時間は
5分30秒であった。(図31) (Ｃ)ＧaＡsの成長には、ＭＯＣＶＤ法を用いた。

【０１２４】まずＮ型ＧaＡs３１０５を核形成面３１０
４上に堆積した。この時の成長条件を表１３に示す。

【０１２５】

【表１３】成長を７０分続けて、ＧaＡs結晶島が２０μｍになるま
で成長させた。(図３２) (Ｄ)ここで成長を中断しアニールを行った。この時の処
理条件を表１４に示す。

【０１２６】

【表１４】 (Ｅ)次に、ドーピング原料をＳiＯ₄ からＤＥＺに切り
替えてＰ型のＧaＡs３１０６を成長させた。成長条件
は、ＳiＨ₄ を止めて代わりにＤＥＺ６×１０^-5ｍol/
ｍin流した以外は(Ｂ)と同様であった。成長は３０分間
行った。(図３３) (Ｆ)ここで再び成長を中断しアニールを行った。この時
の処理条件を表１５に示す。

【０１２７】

【表１５】 (Ｇ)Ｐ型電極を形成する部分以外にレジストでパターン
を形成後、Ｃr/Ａu膜を蒸着した。堆積法は抵抗加熱法
でＣr５０nｍとＡu５００nｍを連続蒸着後、リフトオフ
法によりＰ型電極３１０７を形成した。(図３４) (Ｈ)レジストでパターニングした後で、ＣＨ₃ＣＯＯＨ,
Ｈ₂Ｏ₂,Ｈ₂ＳＯ₄,Ｈ₂Ｏの混合液に１５秒間浸してＮ型
層３１０５を露出するまでＰ型層３１０６をエッチング
した。(図３５) (I)Ｎ型電極を形成する部分以外にレジストでパターン
を形成後、ＡuＧe/Ａu膜を蒸着した。抵抗加熱法により
ＡuＧe合金２００nｍとＡu５００nｍを連続蒸着後、リ
フトオフ法によりＮ型電極３１０９を形成した。

【０１２８】素子構造完成後、Ａr雰囲気で 420℃、10
分間熱処理を行った。(図36)完成した素子の電流電圧
(Ｖ-I)特性を調べてみたところ、図61 のようになっ
た。他の条件は同じで、アニール工程のない場合のもの
と比較すると、逆方向電流が小さくダイオードとしての
整流特性が改善されたことが判った。

【０１２９】またこの素子に電流を３ｍＡ流したときの
発光強度をアニール工程のない場合のものと比較する
と、平均で約３０％強度が増加していた。

【０１３０】実施例４図50〜60 は本発明方法によるＧa_0.75Ａl_0.25Ａs/Ｇa
_0.5Ａl_0.5Ａs多結晶を用いたダブルヘテロ構造ＬＥＤ素
子の製造工程例を示す概略工程図である。 (Ａ)厚さ 0.5ｍｍのポリシリコン基板 5601 上に、Ｓi
Ｈ₄とＯ₂を用いたＣＶＤ法によりＳiＯ₂膜 5602 を 150
nｍ堆積した。これを非核形成面 5603 とする。

【０１３１】この時の堆積条件は、ＳiＨ₄ 45sccｍ,Ｏ₂
60sccｍ,Ｎ₂ 50sccｍ、基板温度 440℃、圧力は常圧、
堆積時間は 90秒であった。(図50) (Ｂ)次にフォトグラフィー技術によって、短辺が２μｍ
長辺が 50μｍの微細な長方形にパターニングしてＨＦ:
Ｈ₂Ｏ＝１:40 のエッチング液を用いてＳiＯ₂膜をエッ
チングして核形成面 5604 を露出させた。また、核形成
面どうしの間隔は50μｍとした。(図51) (Ｃ)半導体層の成長には、前述した図49 のＭＯＣＶＤ
装置を用いた。

【０１３２】まずＮ型ＧaＡs５６０５を核形成面５６０
４上に発生させた。この時の成長条件を表１６に示す。

【０１３３】

【表１６】最初にＧaＡsを成長させるのは、ＧaＡlＡsに較べて選
択成長が容易で、核発生時の結晶粒径が大きいものが得
易いからである。また、オーミック接合も作り易いから
である。(図52) (Ｄ)成長を 30分続けて、ＧaＡs結晶島 5606 の短辺の
径を 15μｍにまで成長させた。(図53) (Ｅ)次に原料ガスにＴＭＡを導入してＧaＡs 5606 上に
Ｎ型のＧa_0.5Ａl_0.5Ａs5607 を成長させた。

【０１３４】この時の成長条件を表１７に示す。

【０１３５】

【表１７】この時の成長時間は 15分で、Ｇa_0.5Ａl_0.5Ａs結晶島 5
607 の短辺が 20μｍになるまで成長させた。(図54) (Ｆ)ここで成長を中断しアニールを行った。この時の処
理条件を表18 に示す。

【０１３６】

【表１８】 (Ｇ)次にドーピングガスを止めて真性型のＧa_0.75Ａl
_0.25Ａs層５６０８を堆積した。この時の成長条件を表
１９に示す。

【０１３７】

【表１９】この時の成長時間は 10分で、Ｇa_0.75Ａl_0.25Ａs結晶島
5608 の短辺が 22μｍになるまで成長させた。(図55) (Ｈ)次に、ドーピング原料をＤＥＺに切り替えてＰ型の
Ｇa_0.5Ａl_0.5Ａs 5609を成長させた。成長条件は、Ｓi
Ｈ₄の代わりにＤＥＺ 6×10^-5ｍol/ｍin流した以外は
(Ｅ)と同様であった。成長は 15分行い、結晶島の短辺
は 24μｍまで成長した。(図56) (I)オーミック接合の為に、Ｐ型のＧaＡs 5610 を堆積
した。成長条件は、ＳiＨ₄の代わりにＤＥＺ 6×10^-5ｍ
ol/ｍin流した以外は(Ｃ)と同様であった。成長は１分
間で行った。(図57) (J)ここで再び成長を中断しアニールを行った。この時
の処理条件を表20 に示す。

【０１３８】

【表２０】 (Ｋ)Ｐ型電極を形成する部分以外にレジストでパターン
を形成後、Ｃr/Ａu膜を蒸着した。堆積法は抵抗加熱法
でＣr 50nｍとＡu 500nｍを連続蒸着後、リフトオフ法
によりＰ型電極 5611 を形成した。(図58) (Ｌ)Ｐ型電極 5611 をマスクにしてＮ型ＧaＡs 5606 が
露出するまで結晶島をエッチングした。エッチングはＣ
Ｈ₃ＣＯＯＨ,Ｈ₂Ｏ₂,Ｈ₂ＳＯ₄,Ｈ₂Ｏの混合液に17秒間
浸した。(図59) (Ｍ)Ｎ型電極を形成する部分以外にレジストでパターン
形成後、ＡuＧe/Ａu膜を蒸着した。抵抗加熱法によりＡ
uＧe合金 200nｍとＡu 500nｍを連続蒸着後、リフトオ
フ法によりＮ型電極 5614 を形成した。

【０１３９】素子構造完成後、Ａr雰囲気で 420℃、10
分間熱処理を行った。(図60)完成した素子の電流電圧
(Ｖ-I)特性を調べてみたところ、図62 のようになっ
た。他の条件は同じで、アニール工程のない場合のもの
と比較すると、逆方向電流が小さくダイオードとしての
整流特性が改善されたことが判った。

【０１４０】またこの素子に電流を３ｍＡ流したときの
発光強度をアニール工程のない場合のものと比較する
と、平均で約３０％強度が増加していた。発光波長は、
７２０〜７３０nｍであった。

【０１４１】

【発明の効果】本発明により、Ｓi、石英、セラミッ
ク、カーボン等の耐熱性基板上に、ＬＥＤおよびＦＥＴ
が集積化できる。このため、以下のような効果がある。１)大面積で均一性の良いＬＥＤ,ＦＥＴを具備する高密
度な集積回路を一括に形成でき、印字素子、表示素子等
を、発光部、制御部を含めて容易に作製できる。２)Ｗ、カーボン等の放熱性の優れた耐熱性基板にＬＥ
Ｄ,ＦＥＴの集積回路を形成することにより発熱による
素子の劣化を抑えることができる。３)張り合わせプロセスがないため、張り合わせ部分が
存在せず、大面積にわたり高密度に均一性のよい回路素
子を形成できる。４)プロセスの容易性、安価な基板の使用により低コス
トのＬＥＤ,ＦＥＴ集積回路が実現できる５)ＬＥＤをＦＥＴの近傍に配置できるので配線抵抗に
よる発熱を低減できると共に駆動回路を含めて発光装置
の大きさを小さくできる。

【０１４２】また、ＬＥＤ又はＦＥＴとなる部分の結晶
島を、異なる核形成面上に形成することにより、ＬＥＤ
の発熱によるＦＥＴ特性の劣化を抑制できる。

【０１４３】また、本発明によれば、発光ダイオードの
整流特性を改善することが出来、逆バイアス時の発熱を
減少し寿命が長くなる。また、発光強度の増加が可能に
なる。更にＬＥＤとしての発光効率が改善されることに
より、一つの素子の寸法を小さくすることが可能にな
り、ＬＥＤを集積した場合の集積度を高くすることが出
来る。

【図面の簡単な説明】

【図１】本発明半導体装置の製造工程における、核形成
面および非核形成面配置例を示す工程図である。

【図２】本発明半導体装置の製造工程における、p型島
状半導体結晶(半導体結晶島)形成例を示す工程図であ
る。

【図３】本発明半導体装置の製造工程における、n型島
状半導体結晶(半導体結晶島)形成例を示す工程図であ
る。

【図４】本発明半導体装置の製造工程における、内部構
造露出例を示す工程図である。

【図５】本発明半導体装置の製造工程における、電極形
成例を示す工程図である。

【図６】本発明半導体装置の製造工程における、第１ゲ
ート電極形成例を示す工程図である。

【図７】本発明半導体装置の製造工程における、核形成
面および非核形成面構成例を示す工程図である。

【図８】本発明半導体装置の製造工程における、核形成
面および非核形成面構成例を示す工程図である。

【図９】本発明半導体装置の製造工程における、核形成
面および非核形成面構成例を示す工程図である。

【図１０】平均粒径の計算例を示す説明図である。

【図１１】核形成面の大きさと平均粒径との関係を示す
グラフである。

【図１２】ＬＥＤの構成例を示す断面図である。

【図１３】発光強度と平均粒径との関係を示すグラフで
ある。

【図１４】ショットキーダイオードの電流電圧特性例を
示すグラフである。

【図１５】本発明を用いたショットキーダイオードの一
例を示す構造図である。

【図１６】平均粒径とブレイクダウン電圧との関係(シ
ョットキーダイオード)を示すグラフである。

【図１７】多結晶により形成されたpn接合ダイオードの
一例を示す構造図である。

【図１８】平均粒径とブレイクダウン電圧との関係(pn
接合ダイオード)を示すグラフである。

【図１９】本発明半導体装置の製造工程における、核形
成面および非核形成面配置実施例を示す工程図である。

【図２０】本発明半導体装置の製造工程における、Ｇa
Ａs多結晶島形成実施例を示す工程図である。

【図２１】本発明半導体装置の製造工程における、Ｇa
Ａs多結晶島内部構造露出実施例を示す工程図である。

【図２２】本発明半導体装置の製造工程における、Ａu
Ｇe/Ａu,Ｃr/Ａu電極形成実施例を示す工程図である。

【図２３】本発明半導体装置の製造工程における、Ａl
電極形成実施例を示す工程図である。

【図２４】本発明半導体装置の製造工程における、核形
成面および非核形成面配置実施例を示す工程図である。

【図２５】本発明半導体装置の製造工程における、InＰ
多結晶島形成実施例を示す工程図である。

【図２６】本発明半導体装置の製造工程における、Ａu
Ｇe/Ｎi、電極形成実施例を示す工程図である。

【図２７】本発明半導体装置の製造工程における、InＰ
多結晶島内部構造露出実施例を示す工程図である。

【図２８】本発明半導体装置の製造工程における、Ｃr/
Ａu電極形成実施例を示す工程図である。

【図２９】本発明半導体装置の製造工程における、Ａl
電極形成実施例を示す工程図である。

【図３０】非核形成面の堆積例を示す工程図である。

【図３１】核形成面の形成例を示す工程図である。

【図３２】ＮまたはＰ型の多結晶層の形成例を示す工程
図である。

【図３３】ＰまたはＮ型の多結晶層の形成例を示す工程
図である。

【図３４】電極形成例を示す工程図である。

【図３５】外側の導伝型層のエッチング例を示す工程図
である。

【図３６】電極形成例を示す工程図である。

【図３７】選択堆積法における、核形成面の大きさと多
結晶の平均粒径との関係を示すグラフである。

【図３８】選択堆積法による、ＬＥＤ素子の構成例を示
す断面図である。

【図３９】選択堆積法によるＬＥＤにおける、核形成面
の大きさと発光強度との関係を示すグラフである。

【図４０】非核形成面を兼ねる基板の例を示す断面図で
ある。

【図４１】核形成面と非核形成面の配置例を示す断面図
である。

【図４２】核形成面と非核形成面の配置例を示す断面図
である。

【図４３】非核形成面へのイオン打ち込み例を示す工程
図である。

【図４４】イオン打ち込みによって形成した核形成面の
例を示す断面図である。

【図４５】ドーピング量とキャリア密度の関係(Ｎ型)を
示すグラフである。

【図４６】ドーピング量とキャリア密度の関係(Ｎ型)を
示すグラフである。

【図４７】Ｎ型ＧaＡs多結晶の熱処理効果を示すグラフ
である。

【図４８】Ｐ型ＧaＡs多結晶の熱処理効果を示すグラフ
である。

【図４９】本発明に用いた、ＭＯＣＶＤ装置の概略図で
ある。

【図５０】非核形成面の形成例を示す (a)断面図 (b)平面図である。

【図５１】核形成面の形成例を示す (a)断面図 (b)平面図である。

【図５２】ＧaＡs結晶核の発生例を示す (a)断面図 (b)平面図である。

【図５３】ＧaＡs結晶島の形成例を示す (a)断面図 (b)平面図である。

【図５４】Ｎ型ＧaＡ１Ａs多結晶層の形成例を示す (a)断面図 (b)平面図である。

【図５５】真性型ＧaＡ１Ａs多結晶層の形成例を示す (a)断面図 (b)平面図である。

【図５６】Ｐ型ＧaＡ１Ａs多結晶層の形成例を示す (a)断面図 (b)平面図である。

【図５７】Ｐ型ＧaＡs層の形成例を示す (a)断面図 (b)平面図である。

【図５８】Ｐ型電極形成例を示す (a)断面図 (b)平面図である。

【図５９】Ｐ型ＧaＡs/ＧaＡ１Ａs層のエッチング例を
示す (a)断面図 (b)平面図である。

【図６０】Ｎ型電極形成例を示す (a)断面図 (b)平面図である。

【図６１】本発明及び比較例によるＧaＡsからなるＬＥ
Ｄ素子の整流特性を比較するグラフである。

【図６２】本発明及び比較例によるＧaＡlＡsからなる
ＬＥＤ素子の整流特性を比較するグラフである。

【符号の説明】

101 耐熱基板 102 非核形成面 103 核形成面 104 p型半導体領域 105 n型半導体領域 106a ＬＥＤp側電極 106b 第２ゲート電極 107 第１ゲート電極 108 非核形成基板 109 イオンインプラ領域 111a ＬＥＤn側＋ドレイン電極 111b ソース電極 201 Ｓi基板 202 ＳiＮx 203 ポリシリコン 204 p-ＧaＡs 205 n-ＧaＡs 206 ＡuＧe/Ａu 207 Ａl 209 Ｃr/Ａu 301 アルミナ基板 302 ＳiＯ₂ 303 ポリシリコン 304 n-ＧaＡs 305 Ａl 306 ＡuＧe/Ａu 307 アルミナ基板 308 ＳiＯ₂ 309 ポリシリコン 310 p-ＧaＡs 311 n-ＧaＡs 312 Ｃr/Ａu 313 ＡuＧe/Ａu 501 石英基板 502 ポリシリコン 504 p-InＰ 505 n-InＰ 506 ＡuＧe/Ｎi 507 Ａl 509 Ｃr/Ａu 1001 ポリシリコンの核形成面 1003 n型ＧaＡs多結晶 1004 p型ＧaＡs多結晶 1005 Ｐ電極(Ｃr/Ａu) 1006 Ｎ電極(ＡuＧeＡu) 1007 光 1008 光パワーメーター 1201 核形成面(ポリシリコン) 1202 非核形成面（ＳiＯ₂） 1203 Ｐ型ＧaＡs多結晶層 1204 Ｎ型ＧaＡs多結晶層 1205 Ａu-Ｇe-Ａu電極 1206 Ｃr/Ａu電極 1207 絶縁膜(ＳiＮ_x) 1208 アルミナ基板 1209 ルミネッセンス光 1210 光パワーメーター 3101 基板(下地材料) 3102 低核形成密度の薄膜 3103 非核形成面 3104 核形成面 3105 結晶核 3106 Ｎ型またはＰ型多結晶層 3107 Ｐ型またはＮ型多結晶層 3108 電極 3109 発光部 3110 電極 3111 低核形成密度の基板(支持体) 3112 高核形成密度の薄膜 3113 非核形成面 3114 低核形成密度の薄膜 3115 レジスト 3116 低核形成密度の薄膜 3117 Ｐ型またはＮ型多結晶層 3118 イオン 3119 イオン打ち込み領域 3120 Ｐ型またはＮ型多結晶層 3121 Ｎ型またはＰ型多結晶層 5601 ポリシリコン基板 5602 ＳiＯ₂膜 5603 非核形成面 5604 核形成面 5605 Ｎ型ＧaＡs結晶核 5606 Ｎ型ＧaＡs多結晶層 5607 Ｎ型Ｇa_0.5Ａl_0.5Ａs多結晶層 5608 i型Ｇa_0.75Ａl_0.25Ａs多結晶層 5609 Ｐ型Ｇa_0.5Ａl_0.5Ａs多結晶層 5610 Ｐ型ＧaＡs多結晶層 5611 Ｐ型電極 5612 Ｎ型ＧaＡs多結晶層 5613 発光部 5614 Ｎ型電極 5901〜5902 ボンベ 5903〜5905 バブラー 5906 水素ガスボンベ 5907 ＨＣlボンベ 5908 マスフローコントローラー 5909 リアクター 5910 基板ホルダー 5911 基板 5912 熱電対 5913 ロータリーポンプ 5914 バルブ 5915 コンダクタンス可変バルブ 5916 バルブ 5917 ターボ分子ポンプ 5918 ロータリーポンプ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−173781（ＪＰ，Ａ) 特開昭64−722（ＪＰ，Ａ) 特開昭60−136222（ＪＰ，Ａ) 特許3072810（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/15 H01L 21/337 H01L 29/808

Claims

(57)【特許請求の範囲】

【請求項１】同一基板上に、島状半導体結晶からなる
発光素子及びpn接合電界効果トランジスターを形成して
なる半導体装置であって、該発光素子又は該pn接合電界
効果トランジスターの機能を発現する部分の該島状半導
体結晶が、異なる結晶核から形成されており、かつ、該
島状半導体結晶がp型半導体領域とn型半導体領域とを有
してなることを特徴とする半導体装置。
【請求項２】該島状半導体結晶が、III-Ｖ族化合物半
導体の単結晶もしくは平均粒径０.６μｍ以上の多結晶
よりなる請求項１に記載の半導体装置。
【請求項３】該発光素子のn型半導体領域と該pn接合
電界効果トランジスターのn型半導体領域とがオーミッ
ク接合による電極で電気的に接続され、該発光素子は該
n型半導体領域内の該電極の他に、p型半導体領域内にオ
ーミック接合された電極を有し、該pn接合電界効果トラ
ンジスターは、該n型半導体領域内の該電極の他に、該n
型領域内にオーミック接合によるソース電極と、ショッ
トキー接合による第１ゲート電極とを有してなる請求項
１または２に記載の半導体装置。
【請求項４】該発光素子と該pn接合電界効果トランジ
スターとが、n型半導体領域により電気的に接続され、
該発光素子はp型半導体領域内にオーミック接合された
電極を有し、該pn接合電界効果トランジスターは、該n
型半導体領域内にオーミック接合によるソース電極と、
ショットキー接合による第１ゲート電極とを有してなる
請求項１または２に記載の半導体装置。
【請求項５】該pn接合電界効果トランジスターが、p
型半導体領域内にオーミック接合された第２ゲート電極
を有してなる請求項１乃至４のいずれか一に記載の半導
体装置。
【請求項６】基板上に、少なくとも２以上の結晶形成
起点を形成し、該結晶形成起点上に半導体単結晶もしく
は多結晶を結晶成長処理法により成長させ島状半導体結
晶を形成することを特徴とする請求項１に記載の半導体
装置の製造方法。
【請求項７】該基板が、結晶核形成密度の小さい非核
形成面と、該非核形成面の結晶核形成密度より大きな結
晶核形成密度を有する核形成面とが隣接して配された自
由表面を有する請求項６に記載の製造方法。
【請求項８】該結晶成長処理法が、有機金属気相成長
法である請求項６または７に記載の製造方法。
【請求項９】該有機金属気相成長法が、エッチング性
を有する物質を添加した気相中で行われる請求項８に記
載の製造方法。
【請求項１０】該エッチング性を有する物質が、塩化
水素である請求項９に記載の製造方法。
【請求項１１】該島状半導体結晶がIII-Ｖ族化合物の
結晶物である請求項６乃至１０いずれか一に記載の製造
方法。
【請求項１２】該III-Ｖ族化合物の結晶物品を所定の
成長温度で成長させる途中に、該成長温度より高い温度
でアニール処理する請求項１１に記載の製造方法。
【請求項１３】該アニール処理の時間が１回あたり３
０分乃至６０分である請求項１２に記載の製造方法。
【請求項１４】該アニール処理を、一の導伝型の成長
を終了する毎に行う請求項１２または１３に記載の製造
方法。
【請求項１５】該III-Ｖ族化合物の結晶物品が、選択
核形成法による粒径が１００μｍ以下の単結晶、または
平均粒径０.６μｍ以上の多結晶の少なくともいずれか
１つである請求項１２乃至１４いずれか一に記載の製造
方法。
【請求項１６】該III-Ｖ族化合物の結晶物品が、ダイ
オード素子である請求項１２乃至１５いずれか一に記載
の製造方法。
【請求項１７】該III-Ｖ族化合物の結晶物品が発光ダ
イオード素子である請求項１２乃至１６いずれか一に記
載の製造方法。