CN101853906B - 电路结构 - Google Patents

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Abstract

本发明一实施例提供一种电路结构，该电路结构包括：基底，包括较高部分及较低部分；图案化掩模层，位于基底的较高部分上，且与较高部分直接接触，图案化掩模层包括多个间隔；缓冲/成核层，沉积于基底之上，且位于图案化掩模层的间隔之中；以及三-五族化合物半导体层，位于图案化掩模层的间隔之中，且位于缓冲/成核层之上，并进一步延伸至间隔之上而于图案化掩模层及图案化掩模层的间隔上形成连续层。本发明可消除可能影响三-五族化合物半导体材料的结晶成长的不利的非晶结构，增进三-五族化合物半导体层的品质。

Description

电路结构
技术领域
本发明涉及半导体电路工艺(semiconductor circuit manufacturingprocesses)，且尤其涉及形成三-五族化合物半导体薄膜(III-V compoundsemiconductor films)。
背景技术
近年来，三-五族化合物半导体(例如氮化镓(GaN)及其相关合金)基于在电子及光电元件方面的应用前景，已获热烈研究。利用三-五族化合物半导体的潜在光电元件的特定例子包括蓝光发光二极管(blue light emittingdiodes)、激光二极管(laser diodes)、及紫外线光电探测器(ultra-violetphotodetectors)。许多三-五族化合物半导体的高能隙(large band gap)及高电子饱和速度(high electron saturation velocity)还使这些半导体成为应用在高温及高速的功率电子产品的候选材料。
三-五族化合物半导体氮化镓的外延成长薄膜广泛地用于发光二极管的制作。遗憾地，氮化镓外延薄膜必需在非氮化镓的基底上成长，这是因为氮在一般用以成长块材晶体的温度下的平衡压力很高，使得氮化镓块材晶体(bulk crystal)极端地难以获得。由于缺乏氮化镓基底的适合块材晶体成长方法，氮化镓一般于不同的基底上外延沉积，基底例如是硅、碳化硅(SiC)、及蓝宝石(sapphire，Al2O3)基底。然而，在不同的基底上成长氮化镓是困难的，因这些基底具有不同于氮化镓的晶格常数(lattice constants)及热膨胀系数(thermal expansion coefficients)。假如于硅晶底上成长氮化镓的困难得以克服，以硅基底成长氮化镓将引人注目，因硅基底具有低成本、大直径尺寸、高结晶及表面品质(high crystal and surface quality)、导电度可控制(controllableelectrical conductivity)、及高导热度(high thermal conductivity)等优点。硅基底的使用还可使氮化镓系的光电元件(GaN based optoelectronic devices)与硅系的电子元件(silicon-based electronic devices)之间的整合更为容易。
此外，由于缺乏用以成长氮化镓薄膜的基底，氮化镓薄膜的尺寸因而受限。因于不同基底上成长氮化镓薄膜所造成的大应力可能使薄膜弯曲(bow)。此弯曲可导致许多不利的效应。第一，大量的缺陷(如插排，dislocations)将可能于氮化镓结晶薄膜中产生。第二，最终形成的氮化镓薄膜的厚度将较不均匀，会造成形成于氮化镓薄膜上的光电元件所发出的光线的波长偏移。第三，裂缝(cracks)可能于高应力的氮化镓薄膜中产生。
为了减低氮化镓薄膜中的应力及插排的数目，外延横向成长法(epitaxiallateral overgrowth technique，ELOG)已被用来于不同基底上形成氮化镓薄膜。图1及图2显示公知的外延横向成长法工艺。如图1所示，提供基底10。于基底10上形成底层(under-layer)12，其包括氮化半导体(即三-五族化合物半导体，且其中第五族的元素为氮)，例如氮化镓。接着，于底层12上形成介电掩模14(dielectric mask)。接着，外延成长三-五族化合物半导体层16，其中外延成长包括垂直成长分量(vertical growth component)及横向成长分量(lateral overgrowth component)，其最终造成连续的三-五族化合物半导体层16。在图2中，形成额外的掩模层18，并接着成长三-五族化合物半导体层19。再者，此成长包括垂直成长及横向成长，使得三-五族化合物半导体层19最终成为连续层(continuous layer)。
显示于图1及图2的三-五族化合物半导体薄膜的形成方法遭遇一些妨碍。第一，在基底10包括硅的情形中，基底中的硅可能与底层12中的氮发生反应而形成氮化硅。所不欲形成的氮化硅于硅基底10与底层12之间的界面处形成一非晶披覆(amorphous overcoat)。非晶披覆不利地影响随后所成长的三-五族化合物半导体薄膜的薄膜品质。此外，氮化硅具有高电阻率，因而妨碍垂直光电元件(vertical optoelectronic devices)的形成，其中两连至光电元件的接点形成于基底10的相反侧上。因此，业界急需可克服上述缺点的三-五族化合物半导体薄膜的形成方法。
发明内容
本发明的目的在于提供一种电路结构，以克服上述公知技术的缺陷。
本发明一实施例提供一种电路结构，包括基底，包括较高部分及较低部分；图案化掩模层，位于基底的较高部分上，且与较高部分直接接触，图案化掩模层包括多个间隔；缓冲/成核层，沉积于基底之上，且位于图案化掩模层的间隔之中；以及三-五族化合物半导体层，位于图案化掩模层的间隔之中，且位于缓冲/成核层之上，并进一步延伸至间隔之上而于图案化掩模层及图案化掩模层的间隔上形成连续层。
本发明另一实施例提供一种电路结构，包括基底，包括较高部分及较低部分；中间层，设置于基底的较高部分之上；缓冲/成核层，设置于中间层之上；三-五族化合物半导体底层，设置于缓冲/成核层之上；图案化掩模层，位于三-五族化合物半导体底层之上，图案化掩模层包括多个间隔；以及三-五族化合物半导体层，设置于图案化掩模层中的间隔之中，并进一步延伸至间隔之上，而于图案化掩模层及图案化掩模层中的间隔之上形成连续层。
本发明又一实施例提供一种电路结构，包括基底，包括较高部分及较低部分；中间层，设置于基底的较高部分之上；图案化掩模层，位于中间层之上，且与中间层直接接触，图案化掩模层包括多个间隔；缓冲/成核层，设置于中间层之上，且位于图案化掩模层中的间隔之中；以及三-五族化合物半导体层，设置于图案化掩模层中的间隔之中，且位于缓冲/成核层之上，并进一步延伸至间隔之上而于图案化掩模层及图案化掩模层中的间隔之上形成连续层。
本发明实施例具有许多优点。借着隔离硅基底与可能与之反应的元素(例如，氮)，可消除可能影响三-五族化合物半导体材料的结晶成长的不利的非晶结构。三-五族化合物半导体层的横向成长使插排的形成减少，因而增进三-五族化合物半导体层的品质。
附图说明
图1及图2显示形成三-五族化合物半导体薄膜的公知工艺。
图3-图5显示根据本发明一实施例的工艺剖面图，其中掩模层直接形成于基底上。
图6-图7显示根据本发明另一实施例的工艺剖面图，其中预籽晶层或过渡层隔离基底与其上的三-五族化合物半导体材料。
图8及图9显示根据本发明又一实施例的工艺剖面图，其中三-五族化合物半导体层及中间层(预籽晶层或过渡层)隔离基底与其上的三-五族化合物半导体材料。
图10显示本发明又一实施例中，包括借着横向成长而形成的三-五族化合物半导体薄膜的晶片，其中三-五族化合物半导体层的部分自切割线的相反侧上的芯片成长，而不会因横向成长而彼此连结。
其中，附图标记说明如下：
10、20～基底；
12～底层；
14～掩模；
16、19、30、34、40～化合物半导体层；
18、24、32～掩模层；
22～富碳层；
S～间距；
W～宽度；
T～厚度；
24’～部分；
26～中间层；
28～缓冲/成核层；
50～晶片；
52～切割线；
54～芯片。
具体实施方式
本发明实施例提供一种形成三-五族化合物半导体薄膜的方法及其所形成的结构。在以下的说明中，“三-五族化合物半导体”指包含至少一第三族元素及至少一第五族元素的化合物半导体材料，而“III-N化合物半导体”指三-五族化合物半导体，且其第五族元素为氮。以下，将说明形成本发明一实施例的所需工艺步骤。本领域普通技术人员当可明了，其他的工艺步骤可能需要在所述工艺步骤之前或之后进行以制造完整的元件。在本发明各实施例中，相似的标记将用以标示相似的元件。
请参照图3，提供基底20。在一实施例中，基底20为块材基底(bulksubstrate)，其例如包括半导体材料(如硅)。或者，基底20可包括多层结构，例如绝缘层上半导体(semiconductor-on-insulator，SOI)结构，其具有埋于两硅层之间的氧化层。基底20的材质还可为其他常用材料，例如蓝宝石(sapphire)、硅锗(SiGe)、碳化硅(SiC)、锗(Ge)、氧化锌(ZnO)、硒化锌(ZnSe)、硫化锌(ZnS)、磷化镓(GaP)、或砷化镓(GaAs)等。一般，会对基底20进行预清理(pre-clean)工艺以于任何薄膜沉积于基底20上之前移除污染物。选择性地，可将碳掺杂在基底20的一表面层中，例如使用注入(implantation)、扩散(diffusion)、或外延(epitaxy)。因此，于基底20的较上部分形成了富碳层(carbon-richlayer)22。富碳层22可有助于避免随后将形成的材料层中的材料与基底20中的材料彼此混合。在一实施例中，富碳层22的碳浓度比基底20的较低部分高出了三个数量级(高了1000倍)。
接着，于基底20上形成掩模层24。掩模层24与基底20直接接触，即基底20与掩模层24之间不夹有其他材料层。相反地，图1的掩模14与基底10之间夹有三-五族化合物半导体层。回到图3，掩模层24可包括介电材料，例如是SiNx或SiOx(其中，0＜x≤3)、金属材料，例如钨(W)、镁(Mg)、银(Ag)、铝(Al)、钛(Ti)、或铬(Cr)、金属合金，例如钛铝(Ti-Al)或铝银(Al-Ag)、金属氮化物，例如氮化钛(TiN)或氮化钽(TaN)。掩模层24还可包括上述材料层的多层结构。用以形成掩模层24的适合沉积方法包括物理气相沉积(PVD)及化学气相沉积(CVD)。在一些实施例中，使用金属材质的掩模层24可能是有利的，掩模层24因此还具有于垂直光电元件中传导载流子(carriers)的功能，其中垂直光电元件的两接点形成于基底20的相反侧上。假如高电阻值材料在掩模层24中的间隔(gap)中形成于基底20与三-五族化合物半导体层30(未显示于图3，请参照图4)之间是特别有利的。
接着，将掩模层24图案化以使基底20的表面通过掩模层24的保留部分间的间隔而选择性地露出。图案化可借着使用干式蚀刻及/或湿式蚀刻而进行。掩模层24的保留部分可具有任何宽度与间隔受控制的形状，且可形成平行的长条或其他周期性图案。在其他实施例中，掩模层24的保留部分可被安排为阵列(array)或其他周期性图案，其中每一保留部分可具有正方形、长条形、或多边形(指俯视形状)。在另一实施例中，掩模层24的保留部分可形成彼此连接的格子结构(interconnected grid structure)，其中的窗口用以使下方的基底20露出。在一实施例中，掩模层24的保留部分之间的间距S介于约0.05μm与约10μm之间，而每一掩模层24的保留部分的宽度W约为2μm。宽度W与间距S之间的比值优选不超过约20。厚度T可介于约2nm至约6μm之间。然而，本领域普通技术人员当可明了，本说明书所述的尺寸仅为说明举例用，而可例如因使用不同形成技术而改变。
在一实施例中，掩模层24的保留部分具有垂直的侧壁，其可借着于掩模层24的图案化步骤中使用干式蚀刻而形成。或者，如使用虚线所标示，掩模层24的保留部分可具有倾斜的(slanted)侧壁，其可借着于掩模层24的图案化步骤中结合使用干式蚀刻及湿式蚀刻而形成。掩模层24的保留部分(及如图5所示，随后形成的掩模层32)适合随后的三-五族化合物半导体材料的横向成长。
图4显示选择性地形成中间层(intermediate layer)26，其仅形成于掩模层24的保留部分之间的间隔中，但不直接形成于掩模层24的保留部分之上。在一实施例中，中间层26为一预籽晶层(pre-seeding layer)，在此说明书中，其定义为一包括金属的材料层，所包括的金属例如是铝(Al)、镁(Mg)、镓(Ga)、铟(In)、锌(Zn)、或前述的组合。预籽晶层可借由CVD或PVD而沉积。在另一实施例中，中间层26为一过渡层(transition layer)，在此说明书中，其定义为一材料层，包括金属，例如是钛(Ti)或银(Ag)、金属合金，例如是钛铝(Ti-Al)、金属氮化物，例如是氮化钛(TiN)或氮化钽(TaN)、金属碳化物，例如是碳化钽(TaC)或碳化钛(TiC)、或金属氮碳化物，例如是氮碳化钛(TiCN)或氮碳化钽(TaCN)。中间层26还可包括预籽晶层及过渡层的组合。中间层26的厚度可介于约1nm与约100nm。
图4还显示选择性形成缓冲/成核层(buffer/nucleation)28。在图4所示的实施例中，缓冲/成核层28仅选择性形成于掩模层24的保留部分之间的间隔中，但不直接形成于掩模层24的保留部分之上。在此说明书中，“缓冲/成核层”指一材料层，包括三-五族化合物半导体，例如III-N化合物半导体(如GaN)、金属氮化物、金属碳化物、金属碳氮化物(metal carbon-nitride)、纯金属、金属合金、或含硅材料。缓冲/成核层28可包括大抵相同或相似于其上将形成的三-五族化合物半导体层30(将于下文中叙述)的材质。在一实施例中，缓冲/成核层28可例如于约600℃下使用PVD或CVD而形成。
接着，使用外延横向成长法(ELOG)自缓冲/成核层28开始成长三-五族化合物半导体层30。三-五族化合物半导体层30可在高于缓冲/成核层28的形成温度下形成，因而相较于缓冲/成核层28的较非晶结构(more amorphousstructure)形成结晶结构(crystalline structure)。在一实施例中，三-五族化合物半导体层30包括GaN、InN、AlN、InxGa(1-x)N、AlxGa(1-x)N、AlxIn(1-x)N、AlxInyGa(1-x-y)N、或前述的组合。其形成方法包括有机金属化学气相沉积(MOCVD)、有机金属气相外延(MOVPE)、等离子体辅助化学气相沉积(PECVD)、远距等离子体辅助化学气相沉积(remote plasma enhanced CVD，RPCVD)、分子束外延(MBE)、氢化物气相外延(hydride vapor phase epitaxy，HVPE)、氯化物气相外延(chloride vapor phase epitaxy，Cl-VPE)、及/或液相外延(liquid phase epitaxy，LPE)。当成长三-五族化合物半导体层30时，其先沉积于间隔中的缓冲/成核层28上，接着成长持续进行直到材料层自间隔露出并于掩模层24上结合而形成连续的外延成长层(continuous overgrownlayer)。有利地，在三-五族化合物半导体层30的顶表面成长至高于掩模层24的层次时，三-五族化合物半导体层30会垂直且横向地成长，而横向成长可利于减少晶体结构中的差排数目。
请参照图5，形成额外的掩模层32及三-五族化合物半导体层34。额外的掩模层32的材质可包括相同于先前所述适于用作掩模层24的材质，而其沉积方法可选自先前所述用以沉积掩模层24的方法。相似地，额外的三-五族化合物半导体层34可使用与先前所述的三-五族化合物半导体层30相同的材料及方法而形成。优选地，部分的额外掩模层32直接位于掩模层24中的间隔上而可大抵覆盖间隔。因此，掩模层32可具有分离的部分(例如，长条，stripes)，或形成具有窗口(或间距)于其中的连接图案。相似于三-五族化合物半导体层30，额外的三-五族化合物半导体层34垂直且横向成长，其中横向成长分量最终造成所将形成的连续的三-五族化合物半导体层34。有利地，借着将掩模层32的保留部分直接放置于掩模层24中的间隔之上，三-五族化合物半导体层30的垂直成长可转换为三-五族化合物半导体层34的横向成长，而三-五族化合物半导体层34中的差排数目可更进一步地减少。
在形成三-五族化合物半导体层34(其可经掺杂或不掺杂)之后，可形成一光电元件(未显示)。光电元件可包括以下所列结构中的至少一种，可能的结构包括PN结(P-N junction)、均质结(homojunction)、异质结(heterojunction)、单一量子阱(single-quantum well，SQW)、或多重量子阱(multi-quantum well，MQW)(未显示于图中)。本领域普通技术人员当可明了相应的结构。相应的光电元件可为发光二极管(LED)或感光二极管(photo diode)。
图6-图9显示本发明另一实施例。在下文所讨论的实施例中，除非特别讨论，如先前所讨论的相同的元件将采用相同标记标示。相似地，形成各材料层所用的材料与其沉积方法可与图3-图5所示的实施例相同。图6-图7显示本发明一第二实施例。如图6所示，取代直接形成于基底20上的掩模层24，中间层26毯覆式地形成于基底20之上，其中中间层26可为预籽晶层或过渡层。接着，直接于中间层26上形成掩模层24并将之图案化。换言之，掩模层24与中间层26之间不夹有其他材料层。如同图3-图5中的实施例，缓冲/成核层28形成于掩模层24中的间隔中，并接着形成三-五族化合物半导体层30。
如图7所示，形成额外的掩模层32及额外的三-五族化合物半导体层34。同样地，掩模层24及32的保留部分可具有垂直的边缘(如实线所示)或倾斜的边缘(如虚线所示)。
图8及图9显示本发明又一实施例。在图8的实施例中，于基底20之上毯覆式形成中间层26。接着毯覆式形成缓冲/成核层28于中间层26之上，并接着形成三-五族化合物半导体层40。接着，于三-五族化合物半导体层40之上形成掩模层24并将之图案化。接着，如先前所述，形成三-五族化合物半导体层30。
相同地，图9显示额外的掩模层32及额外的三-五族化合物半导体层34的形成。掩模层24及32的保留部分可具有垂直的边缘(如实线所示)或倾斜的边缘(如虚线所示)。
在以上所述的实施例中，三-五族化合物半导体层30及34可大抵延伸遍布整个芯片，甚至遍布整个晶片。图10显示晶片50的一部分，其包括芯片54及分离芯片54的切割线(scribe lines)52。掩模层24优选具有延伸进入切割线52的部分24’。在本发明一实施例中，掩模层部分24’够宽，因此三-五族化合物半导体层30的部分自切割线52的相反侧上的芯片54成长，而不会因横向成长而彼此连结。因此，有助于减低芯片切割过程期间的应力效应。
本发明实施例可具有其他变化。例如，可省略额外的掩模层32及额外的三-五族化合物半导体层34的形成。或者，在形成额外的掩模层32及额外的三-五族化合物半导体层34之后，可形成更多的掩模层及三-五族化合物半导体层以进一步增进所形成三-五族化合物半导体层的品质。
本发明实施例具有许多优点。借着隔离硅基底20与可能与之反应的元素(例如，氮)，可消除可能影响三-五族化合物半导体材料的结晶成长的不利的非晶结构。三-五族化合物半导体层30及34的横向成长使差排的形成减少，因而增进三-五族化合物半导体层的品质。
虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (13)

1.一种电路结构，包括：
一基底，包括一较高部分及一较低部分，该较高部分相较于该较低部分具有一较高碳浓度；
一图案化掩模层，位于该基底的该较高部分上，且与该较高部分直接接触，该图案化掩模层包括多个间隔；
一缓冲/成核层，沉积于该基底之上，且位于该图案化掩模层的所述多个间隔之中；以及
一三-五族化合物半导体层，位于该图案化掩模层的所述多个间隔之中，且位于该缓冲/成核层之上，并进一步延伸至所述多个间隔之上而于该图案化掩模层及该图案化掩模层的所述多个间隔上形成一连续层。
2.如权利要求1所述的电路结构，其中该基底的该较高部分中的碳浓度较该基底的该较低部分中的碳浓度高出1000倍。
3.如权利要求1所述的电路结构，还包括一中间层，设置于该缓冲/成核层之下，且位于该图案化掩模层中的该间隔之中。
4.如权利要求3所述的电路结构，其中该中间层是一预籽晶层或一过渡层。
5.如权利要求1所述的电路结构，其中该缓冲/成核层包括一三-五族化合物半导体、一金属氮化物、一金属碳化物、一金属碳氮化物、一纯金属、一金属合金、或一含硅材料。
6.如权利要求1所述的电路结构，其中该掩模层包括一介电材料、一金属、或一金属合金。
7.如权利要求1所述的电路结构，还包括：
一额外图案化掩模层，设置于该三-五族化合物半导体层之上，该额外图案化掩模层包括多个间隔；以及
一额外三-五族化合物半导体层，设置于该额外图案化掩模层中的所述多个间隔之中，并进一步延伸至该额外图案化掩模层中的所述多个间隔之上，而于该额外图案化掩模层及该额外图案化掩模层中的所述多个间隔之上形成一连续层。
8.一种电路结构，包括：
一基底，包括一较高部分及一较低部分，该较高部分相较于该较低部分具有一较高碳浓度；
一中间层，设置于该基底的该较高部分之上；
一缓冲/成核层，设置于该中间层之上；
一三-五族化合物半导体底层，设置于该缓冲/成核层之上；
一图案化掩模层，位于该三-五族化合物半导体底层之上，该图案化掩模层包括多个间隔；以及
一三-五族化合物半导体层，设置于该图案化掩模层中的所述多个间隔之中，并进一步延伸至所述多个间隔之上，而于该图案化掩模层及该图案化掩模层中的所述多个间隔之上形成一连续层。
9.如权利要求8所述的电路结构，其中该缓冲/成核层包括一三-五族化合物半导体、一金属氮化物、一金属碳化物、一金属碳氮化物、一纯金属、一金属合金、或一含硅材料。
10.如权利要求8所述的电路结构，还包括：
一额外图案化掩模层，设置于该三-五族化合物半导体层之上，该额外图案化掩模层包括多个间隔；以及
一额外三-五族化合物半导体层，设置于该额外图案化掩模层中的所述多个间隔之中，并进一步延伸至该额外图案化掩模层中的所述多个间隔之上，而于该额外图案化掩模层及该额外图案化掩模层中的所述多个间隔之上形成一连续层。
11.一种电路结构，包括：
一基底，包括一较高部分及一较低部分，该较高部分相较于该较低部分具有一较高碳浓度；
一中间层，设置于该基底的该较高部分之上；
一图案化掩模层，位于该中间层之上，且与该中间层直接接触，该图案化掩模层包括多个间隔；
一缓冲/成核层，设置于该中间层之上，且位于该图案化掩模层中的所述多个间隔之中；以及
一三-五族化合物半导体层，设置于该图案化掩模层中的所述多个间隔之中，且位于该缓冲/成核层之上，并进一步延伸至所述多个间隔之上而于该图案化掩模层及该图案化掩模层中的所述多个间隔之上形成一连续层。
12.如权利要求11所述的电路结构，其中该缓冲/成核层包括一三-五族化合物半导体、一金属氮化物、一金属碳化物、一金属碳氮化物、一纯金属、一金属合金、或一含硅材料。
13.如权利要求11所述的电路结构，还包括：
一额外图案化掩模层，设置于该三-五族化合物半导体层之上，该额外图案化掩模层包括多个间隔；以及
一额外三-五族化合物半导体层，设置于该额外图案化掩模层中的所述多个间隔之中，并进一步延伸至该额外图案化掩模层中的所述多个间隔之上，而于该额外图案化掩模层及该额外图案化掩模层中的所述多个间隔之上形成一连续层。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5015417B2 (ja) * 2004-06-09 2012-08-29 住友電気工業株式会社 ＧａＮ結晶の製造方法
JP2008098456A (ja) * 2006-10-13 2008-04-24 Eudyna Devices Inc 半導体装置の製造方法
US8377796B2 (en) 2008-08-11 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. III-V compound semiconductor epitaxy from a non-III-V substrate
US8148732B2 (en) * 2008-08-29 2012-04-03 Taiwan Semiconductor Manufacturing, Co., Ltd. Carbon-containing semiconductor substrate
US9589792B2 (en) * 2012-11-26 2017-03-07 Soraa, Inc. High quality group-III metal nitride crystals, methods of making, and methods of use
GB2485418B (en) 2010-11-15 2014-10-01 Dandan Zhu Semiconductor materials
KR101762177B1 (ko) * 2010-12-17 2017-07-27 삼성전자 주식회사 반도체 소자 및 반도체 소자 제조 방법
CN102280370A (zh) * 2011-07-27 2011-12-14 中国科学院长春光学精密机械与物理研究所 一种在硅衬底上生长非极性面AlN模板的方法
US8772831B2 (en) * 2011-11-07 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. III-nitride growth method on silicon substrate
CN102593284B (zh) * 2012-03-05 2014-06-18 映瑞光电科技(上海)有限公司 隔离深沟槽及其高压led芯片的制造方法
US9396933B2 (en) * 2012-04-26 2016-07-19 Applied Materials, Inc. PVD buffer layers for LED fabrication
WO2015047355A1 (en) 2013-09-27 2015-04-02 Intel Corporation Integration of iii-v devices on si wafers
US9640422B2 (en) * 2014-01-23 2017-05-02 Intel Corporation III-N devices in Si trenches
US9344200B2 (en) 2014-10-08 2016-05-17 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxial semiconductor material formed using lateral overgrowth
US9395489B2 (en) 2014-10-08 2016-07-19 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxially formed material
KR101903848B1 (ko) * 2016-07-04 2018-10-02 포항공과대학교 산학협력단 유연성 반도체 필름 및 그 제조 방법
DE102017106888A1 (de) 2017-03-30 2018-10-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Leuchtdiodenchips und Leuchtdiodenchip
CN108538977B (zh) * 2018-03-16 2019-07-16 太原理工大学 一种高质量GaN薄膜及其制备方法
US10497566B1 (en) * 2018-06-19 2019-12-03 Macronix International Co., Ltd. Layout design for fanout patterns in self-aligned double patterning process
CN110643934A (zh) * 2019-09-20 2020-01-03 深圳市晶相技术有限公司 一种半导体设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501517A (zh) * 2002-11-14 2004-06-02 威凯科技股份有限公司 横向磊晶形成磊晶层的方法
CN1560900A (zh) * 2004-03-05 2005-01-05 长春理工大学 硅衬底上生长低位错氮化镓的方法
CN101071794A (zh) * 2003-05-08 2007-11-14 住友电气工业株式会社 Iii－v族晶体及其生产方法
JP2007335484A (ja) * 2006-06-13 2007-12-27 Mitsubishi Cable Ind Ltd 窒化物半導体ウェハ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE550461T1 (de) 1997-04-11 2012-04-15 Nichia Corp Wachstumsmethode für einen nitrid-halbleiter
JP3925753B2 (ja) * 1997-10-24 2007-06-06 ソニー株式会社 半導体素子およびその製造方法ならびに半導体発光素子
US6713789B1 (en) 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
US6812053B1 (en) 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
WO2001043174A2 (en) 1999-12-13 2001-06-14 North Carolina State University Fabrication of gallium nitride layers on textured silicon substrates
JP2001185493A (ja) 1999-12-24 2001-07-06 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
US6403451B1 (en) 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
JP2001267242A (ja) 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体及びその製造方法
DE10041285A1 (de) 2000-08-22 2002-03-07 Univ Berlin Tech Verfahren zur Epitaxie von (Indium, Aluminium, Gallium)-nitrid-Schichten auf Fremdsubstraten
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
JP3866540B2 (ja) * 2001-07-06 2007-01-10 株式会社東芝 窒化物半導体素子およびその製造方法
TW561526B (en) 2001-12-21 2003-11-11 Aixtron Ag Method for depositing III-V semiconductor layers on a non-III-V substrate
DE10203801A1 (de) * 2002-01-31 2003-08-21 Osram Opto Semiconductors Gmbh Halbleiterbauelement und Verfahren zu dessen Herstellung
JP2004336040A (ja) * 2003-04-30 2004-11-25 Osram Opto Semiconductors Gmbh 複数の半導体チップの製造方法および電子半導体基体
KR100512580B1 (ko) 2003-12-31 2005-09-06 엘지전자 주식회사 결함이 적은 질화물 반도체 박막 성장 방법
TWI377602B (en) 2005-05-31 2012-11-21 Japan Science & Tech Agency Growth of planar non-polar {1-100} m-plane gallium nitride with metalorganic chemical vapor deposition (mocvd)
CN100388519C (zh) * 2005-11-17 2008-05-14 晶能光电（江西）有限公司 在硅衬底上制备高质量发光半导体薄膜的方法
JP2007201336A (ja) * 2006-01-30 2007-08-09 Hitachi Ltd 半導体積層体の形成方法
US7956370B2 (en) * 2007-06-12 2011-06-07 Siphoton, Inc. Silicon based solid state lighting
US8377796B2 (en) 2008-08-11 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. III-V compound semiconductor epitaxy from a non-III-V substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501517A (zh) * 2002-11-14 2004-06-02 威凯科技股份有限公司 横向磊晶形成磊晶层的方法
CN101071794A (zh) * 2003-05-08 2007-11-14 住友电气工业株式会社 Iii－v族晶体及其生产方法
CN1560900A (zh) * 2004-03-05 2005-01-05 长春理工大学 硅衬底上生长低位错氮化镓的方法
JP2007335484A (ja) * 2006-06-13 2007-12-27 Mitsubishi Cable Ind Ltd 窒化物半導体ウェハ

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Publication number Publication date
US20100044719A1 (en) 2010-02-25
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US8803189B2 (en) 2014-08-12
TW201009899A (en) 2010-03-01

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