CN104078539B - 降低氮化镓缺陷密度的成长方法 - Google Patents

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Abstract

一种降低氮化镓缺陷密度的成长方法，于一基板上依序形成缓冲成长层、应力释放层以及第一纳米覆盖层，其中该第一纳米覆盖层具有多个连通该应力释放层的开口，接着于该开口进行第一岛状体的成长，而后于该第一岛状体上进行第一缓冲层及第二纳米覆盖层的成长，再进行第二岛状体的成长，以形成错位岛状结构。借由该第一纳米覆盖层及该第二纳米覆盖层的设置而直接成长多重的错位岛状结构，减少工艺复杂度，并且降低工艺环境的变异而影响良率的问题。此外，借由多次侧向磊晶成长方式有效提升氮化镓光电半导体的元件特性。

Description

降低氮化镓缺陷密度的成长方法
技术领域
本发明有关一种发光二极管的成长方法，尤指一种降低氮化镓缺陷密度的成长方法。
背景技术
Ⅲ-Ⅴ族材料常被使用于发光二极管的制作，其中，氮化镓系材料具备直接能隙、宽能隙、高强度化学键结与良好的抗辐射强度等优点，近年来已被积极开发，应用在蓝／绿～紫外光发光元件、高功率和高温电子等元件。
目前大尺寸的氮化镓晶圆尚无法制成，使得大部份氮化镓半导体元件需采用和氮化镓有相当晶格错配量的基板。由于基板和磊晶薄膜间晶格的不匹配而产生的应变，常引发错位差排(Misfit Dislocation)的形成。此外，在典型的光电元件中，其结构常为异质结构，由于磊晶膜之间的晶格不匹配及热膨胀系数的差异，容易在异质界面累积应变能，这些应变能在元件制造及使用过程往往会形成错位差排以释放能量。这些错位差排缺陷一般由异质界面上开始产生，在元件的主动区(Active Region)，倘有差排的存在，则会成为少数载子(Minority Carriers)的陷阱(Traps)或再结合中心(Recombination Centers)，因而影响此类半导体元件的特性及质量。例如对发光元件而言，差排缺陷的存在使得过剩载子结合不以发光再结合型态(Radiative Recombination)释出能量，因而影响了发光效率。
由于没有晶格常数与氮化镓完全匹配的基板，所以目前在生长氮化镓薄膜时多采异质磊晶生长。以使用最多的氧化铝基板为例，虽然氧化铝基板的物性及化性皆相当稳定，但是它与氮化镓薄膜间约有16%的晶格错配量，这造成生长在氧化铝基板上的氮化镓薄膜缺陷密度很高。为了能够有效地减少差排密度，相关研究人员开发了许多方法想要解决此一问题，其中较为常用的，便是使用横向磊晶(Epitaxial Lateral over growth,ELOG)法，如欧洲专利公开第1054442号的「Method for growing epitaxial group Ⅲ nitridecompound semiconductors on silicon」，其中便揭露了利用ELOG于硅基板上成长氮化铝镓的方法，借此减少错位差排的问题。
一般利用ELOG进行氮化铝镓的成长时，必须进行曝光显影及蚀刻的工艺，因而必须在不同的工艺机台中进行制作，不仅工艺较为复杂，并且因为不同机台之间的环境因素影响，容易使得良率降低，造成生产成本的增加。
发明内容
本发明的主要目的，在于解决现有技术工艺复杂，且工艺并非位于同一机台，而因环境影响造成良率降低的问题。
为达上述目的，本发明提供一种降低氮化镓缺陷密度的成长方法，包含有以下步骤：
S1：于一基板上依序形成一缓冲成长层以及一应力释放层；
S2：形成一第一纳米覆盖层于该应力释放层上，且该第一纳米覆盖层具有多个连通该应力释放层的开口；
S3：于该些开口处进行一第一岛状体的成长，该第一岛状体具有一相邻于该开口的倾斜壁以及一远离该第一纳米覆盖层并连接该倾斜壁的顶壁；
S4：形成一第一缓冲层于该第一纳米覆盖层及该第一岛状体的表面；
S5：形成一第二纳米覆盖层于该第一缓冲层相应于该顶壁的位置，定义未被该第二纳米覆盖层覆盖的第一缓冲层的位置为一连接成长区；
S6：进行一第二岛状体的成长，其形成于该连接成长区；
S7：形成一第二缓冲层于该第二纳米覆盖层及第二岛状体的表面；
S8：完成一错位岛状结构的成长；及
S9：以该错位岛状结构作为缺陷密度的缓冲结构，将一氮化物半导体层形成于该错位岛状结构上。
其中，该基板的材质选自于由氧化铝、硅、砷化镓、碳化硅及其组合所组成的群组。
其中，该缓冲成长层包含有一低温缓冲成长层以及一高温缓冲成长层，且于步骤S1中，先以600℃～900℃的低温成长该低温缓冲成长层，再以1000℃～1200℃的高温成长该高温缓冲成长层。
其中，该低温缓冲成长层及该高温缓冲成长层的材质为氮化铝。
其中，该应力释放层的材质为选自于由氮化镓、氮化铝、氮化铝镓及其组合所组成的群组。
其中，该第一纳米覆盖层及该第二纳米覆盖层的材质为氮化硅。
其中，该第一缓冲层及该第二缓冲层的材质为选自于由氮化铝、氮化铝镓及其组合所组成的群组。
其中，该第一岛状体以及该第二岛状体的材质选自于由氮化镓及氮化铝镓所组成的群组。
其中，该氮化物半导体层的材质选自于由氧化锌、氮化镓、氮化铝、氮化铟、氮化铝镓、氮化铟镓、氮化铝镓铟及其组合所组成的群组。
其中，该第一纳米覆盖层及该第二纳米覆盖层利用有机金属气相沉积法分别沉积于该应力释放层以及该第一缓冲层上。
由上述说明可知，本发明具有以下特点：
一、借由该第一纳米覆盖层及该第二纳米覆盖层的设置而直接成长多重的错位岛状结构，降低氮化镓半导体的缺陷密度问题。
二、利用多次侧向磊晶技术降低氮化镓半导体材料中的高密度刃状差排缺陷（edge type dislocation）和螺旋位错缺陷（screw type dislocation），有效提升氮化镓光电半导体的元件特性。
附图说明
图1为本发明的步骤流程示意图。
图2A～2E为本发明的结构制造过程示意图。
具体实施方式
有关本发明的详细说明及技术内容，现就配合图示说明如下：
请参阅图1、图2A至图2E所示，本发明为一种降低氮化镓缺陷密度的成长方法，包含有以下步骤：
S1：于一基板10上依序形成一缓冲成长层11以及一应力释放层12，该基板10的材质可为氧化铝（Al2O3,又称蓝宝石）、硅（Si）、砷化镓（GaAs）或碳化硅（SiC）等，而该缓冲成长层11包含有一先以低温600℃～900℃成长一厚度约为20nm的低温缓冲成长层111，以及一以高温1000℃～1200℃成长一厚度介于60～400nm于该低温缓冲成长层111上的高温缓冲成长层112，其中，该低温缓冲成长层111及该高温缓冲成长层112于本实施例中的材质为氮化铝（AlN）。而该应力释放层12的材质可为氮化镓（GaN）、氮化铝或氮化铝镓（AlxGa1-xN,0<x<1）等，成长温度约为900℃～1200℃。
S2：形成一第一纳米覆盖层20于该应力释放层12上，请配合参阅图2A所示，该第一纳米覆盖层20具有多个连通该应力释放层12的开口21，该第一纳米覆盖层20的材质可为氮化硅（SiN），而厚度可介于1～10nm，本发明以有机金属气相沉积法（Metal-organicChemical Vapor Deposition,MOCVD）进行工艺，而在MOCVD的工艺状况下，借由控制环境条件的方式便可以形成具有该些开口21的该第一纳米覆盖层20，因此不需要利用额外的工艺方式或工艺机台，可简化工艺。
S3：于该些开口21处进行一第一岛状体30的成长，请配合参阅图2B所示，该第一岛状体30具有一相邻于该开口21的倾斜壁31以及一远离该第一纳米覆盖层20并连接该倾斜壁31的顶壁32，该第一岛状体30的材质可为氮化镓或氮化铝镓，该第一岛状体30的成长温度可介于1000℃～1200℃之间。
S4：形成一第一缓冲层40于该第一纳米覆盖层20及该第一岛状体30的表面，如图2C所示，该第一缓冲层40的材质可为氮化铝或氮化铝镓等，该第一缓冲层40的工艺温度可介于700℃～1200℃之间，厚度可为60～400nm之间。
S5：形成一第二纳米覆盖层50于该第一缓冲层40相应于该顶壁32的位置，定义未被该第二纳米覆盖层50覆盖的第一缓冲层40的位置为一连接成长区41，该第二纳米覆盖层50的材质可为氮化硅，厚度可为1～10nm。此外，该第二纳米覆盖层50的成长温度可为1000℃～1200℃。
S6：进行一第二岛状体60的成长，请配合参阅图2D所示，其形成于该连接成长区41，成长温度可介于1000℃～1200℃之间，该第二岛状体60的材质可相同于该第一岛状体30而为氮化镓或氮化铝镓，该第二岛状体60的形状顺应该连接成长区41的凹陷形状进行成长，并且于成长高度高于该顶壁32的位置后，其生长形状便如该第一岛状体30一般，具有一下宽上窄的岛状形结构。
S7：形成一第二缓冲层70于该第二纳米覆盖层50及第二岛状体60的表面，请配合参阅图2E所示，该第二缓冲层70的材质可相同于该第一缓冲层40，而厚度可介于10～40nm，成长温度范围可介于600℃～900℃之间，而属于低温成长的方式。
S8：完成一错位岛状结构1的成长，借由上述步骤，完成了第一岛状体30以及该第二岛状体60的结构，并且该第一岛状体30以及该第二岛状体60为错位型的结构设置。
S9：成长氮化物半导体，以该错位岛状结构1作为缺陷密度的缓冲结构，将一氮化物半导体层80形成于该错位岛状结构1上，其中该氮化物半导体层80的材质可为氧化锌、氮化镓、氮化铝、氮化铟、氮化铝镓、氮化铟镓（InxGa1-xN,0<x<1）、氮化铝镓铟（AlxGayIn1-x-yN,0<x<1, 0<y<1, 0<x+y<1）或其它晶格常数较为接近的材料。
另外，需特别说明的是，本发明的错位岛状结构1仅以该第一岛状体30以及该第二岛状体60作为举例说明，实际上，也可成长两层以上的岛状体错位结构，端看使用需求。
综上所述，本发明具有下列特点：
一、借由该第一纳米覆盖层及该第二纳米覆盖层的设置而可形成错位岛状结构，降低氮化镓半导体的缺陷密度问题。
二、利用多次侧向磊晶技术降低氮化镓半导体材料中的高密度刃状差排缺陷（edge type dislocation）和螺旋位错缺陷（screw type dislocation），有效提升氮化镓光电半导体的元件特性。
三、不需要破坏基板表面，而同样可以达到降低缺陷密度的效果。
四、利用MOCVD工艺可直接进行该错位岛状结构的工艺，因而可有效简化工艺复杂度，并降低工艺环境的变异而影响良率的问题。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种降低氮化镓缺陷密度的成长方法，其特征在于，包含有以下步骤：
S1：于一基板上依序形成一缓冲成长层以及一应力释放层；
S2：形成一第一纳米覆盖层于该应力释放层上，且该第一纳米覆盖层具有多个连通该应力释放层的开口；
S3：于该些开口处进行一第一岛状体的成长，该第一岛状体具有一相邻于该开口的倾斜壁以及一远离该第一纳米覆盖层并连接该倾斜壁的顶壁；
S4：形成一第一缓冲层于该第一纳米覆盖层及该第一岛状体的表面；
S5：形成一第二纳米覆盖层于该第一缓冲层相应于该顶壁的位置，定义未被该第二纳米覆盖层覆盖的第一缓冲层的位置为一连接成长区；
S6：进行一第二岛状体的成长，其形成于该连接成长区；
S7：形成一第二缓冲层于该第二纳米覆盖层及第二岛状体的表面；
S8：完成一错位岛状结构的成长；及
S9：以该错位岛状结构作为缺陷密度的缓冲结构，将一氮化物半导体层形成于该错位岛状结构上。
2.根据权利要求1所述的降低氮化镓缺陷密度的成长方法，其特征在于，该基板的材质为氧化铝、硅、砷化镓或碳化硅。
3.根据权利要求1所述的降低氮化镓缺陷密度的成长方法，其特征在于，该缓冲成长层包含有一低温缓冲成长层以及一高温缓冲成长层，且于步骤S1中，先以600℃～900℃的低温成长该低温缓冲成长层，再以1000℃～1200℃的高温成长该高温缓冲成长层。
4.根据权利要求3所述的降低氮化镓缺陷密度的成长方法，其特征在于，该低温缓冲成长层及该高温缓冲成长层的材质为氮化铝。
5.根据权利要求1所述的降低氮化镓缺陷密度的成长方法，其特征在于，该应力释放层的材质为选自于由氮化镓、氮化铝、氮化铝镓及其组合所组成的群组。
6.根据权利要求1所述的降低氮化镓缺陷密度的成长方法，其特征在于，该第一纳米覆盖层及该第二纳米覆盖层的材质为氮化硅。
7.根据权利要求1所述的降低氮化镓缺陷密度的成长方法，其特征在于，该第一缓冲层及该第二缓冲层的材质为选自于由氮化铝、氮化铝镓及其组合所组成的群组。
8.根据权利要求1所述的降低氮化镓缺陷密度的成长方法，其特征在于，该第一岛状体以及该第二岛状体的材质选自于由氮化镓及氮化铝镓所组成的群组。
9.根据权利要求1所述的降低氮化镓缺陷密度的成长方法，其特征在于，该氮化物半导体层的材质选自于由氮化镓、氮化铝、氮化铟、氮化铝镓、氮化铟镓、氮化铝镓铟及其组合所组成的群组。
10.根据权利要求1所述的降低氮化镓缺陷密度的成长方法，其特征在于，该第一纳米覆盖层及该第二纳米覆盖层利用有机金属气相沉积法分别沉积于该应力释放层以及该第一缓冲层上。
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