JP3072810B2 - 接合型電界効果トランジスター - Google Patents
接合型電界効果トランジスターInfo
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- JP3072810B2 JP3072810B2 JP04300561A JP30056192A JP3072810B2 JP 3072810 B2 JP3072810 B2 JP 3072810B2 JP 04300561 A JP04300561 A JP 04300561A JP 30056192 A JP30056192 A JP 30056192A JP 3072810 B2 JP3072810 B2 JP 3072810B2
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- crystal
- effect transistor
- gate electrode
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Description
【０００１】
【産業上の利用分野】本発明は接合型電界効果トランジ
スターに係り、特に非晶質上に形成されたIII −Ｖ族化
合物半導体材料を用いた接合型電界効果トランジスター
に関するものである。
スターに係り、特に非晶質上に形成されたIII −Ｖ族化
合物半導体材料を用いた接合型電界効果トランジスター
に関するものである。
【０００２】
【従来の技術】半導体電子素子や光素子に用いられる半
導体材料は、大きく分けると単結晶、多結晶、非晶質の
３つに分類される。単結晶は、機能的に最も良いものが
得られるが高価であり、また大きなものが作りにくいと
いう欠点があった。一方、多結晶や非晶質は低価格で大
きさの自由度があるが、機能的に見れば十分ではなかっ
た。
導体材料は、大きく分けると単結晶、多結晶、非晶質の
３つに分類される。単結晶は、機能的に最も良いものが
得られるが高価であり、また大きなものが作りにくいと
いう欠点があった。一方、多結晶や非晶質は低価格で大
きさの自由度があるが、機能的に見れば十分ではなかっ
た。
【０００３】従来、多結晶半導体の応用としては以下の
ものがあった。IV族では、主にＳｉの多結晶が、太陽電
池、薄膜トランジスターに用いられている。II−VI族の
多結晶は、Ｃｄ系が薄膜トランジスターやホトセンサー
に用いられ、一部太陽電池への検討も行なわれている。
Ｚｎ系はＥＬ（エレクトロルミネッセンス）素子、蛍光
体、圧電素子等に用いられている。また、ＣｕＩｎＳｅ
2 等のカルコパイライト系の多結晶が、太陽電池への応
用として検討され始めている。
ものがあった。IV族では、主にＳｉの多結晶が、太陽電
池、薄膜トランジスターに用いられている。II−VI族の
多結晶は、Ｃｄ系が薄膜トランジスターやホトセンサー
に用いられ、一部太陽電池への検討も行なわれている。
Ｚｎ系はＥＬ（エレクトロルミネッセンス）素子、蛍光
体、圧電素子等に用いられている。また、ＣｕＩｎＳｅ
2 等のカルコパイライト系の多結晶が、太陽電池への応
用として検討され始めている。
【０００４】III −Ｖ族化合物半導体の多結晶に関して
は、Ｇａ系、Ｉｎ系が太陽電池への応用を検討されたこ
とがあるが実用化には至っていない。III −Ｖ族化合物
半導体多結晶を用いた太陽電池に関する文献は多数報告
されているが、発光特性に関する報告は少ない。例え
ば、ＳＡＬＥＲＮＯ Ｊ Ｐ等が（ｃｏｎｆ．ＲＥＣＩ
ＥＥＥ ｖｏｌ．１５ｔｈ ｐ．１１７４〜１１７８）
で電子線ルミネッセンスについて報告しているが、ＰＮ
接合を使ってＬＥＤ（発光ダイオード）特性を調べたと
いう記述は無い。
は、Ｇａ系、Ｉｎ系が太陽電池への応用を検討されたこ
とがあるが実用化には至っていない。III −Ｖ族化合物
半導体多結晶を用いた太陽電池に関する文献は多数報告
されているが、発光特性に関する報告は少ない。例え
ば、ＳＡＬＥＲＮＯ Ｊ Ｐ等が（ｃｏｎｆ．ＲＥＣＩ
ＥＥＥ ｖｏｌ．１５ｔｈ ｐ．１１７４〜１１７８）
で電子線ルミネッセンスについて報告しているが、ＰＮ
接合を使ってＬＥＤ（発光ダイオード）特性を調べたと
いう記述は無い。
【０００５】一方、発光素子を用いた表示装置は、一般
には単結晶ウエハの上面に形成し、このウエハから発光
素子を単数あるいは複数個切り出し、支持基板に接着す
ることで構成されていた。したがって、大面積のＬＥＤ
表示素子としては、多数のＬＥＤをハイブリッド化した
ものが製作されている。このため、コストが高くなり大
面積ＬＥＤ表示の用途は限定されている。
には単結晶ウエハの上面に形成し、このウエハから発光
素子を単数あるいは複数個切り出し、支持基板に接着す
ることで構成されていた。したがって、大面積のＬＥＤ
表示素子としては、多数のＬＥＤをハイブリッド化した
ものが製作されている。このため、コストが高くなり大
面積ＬＥＤ表示の用途は限定されている。
【０００６】このような、ＬＥＤ表示における表示面積
の制約の問題を解決するため、本発明者等は特開昭６４
−７２３号公報において大面積にIII −Ｖ族化合物半導
体単結晶を形成する方法として選択核形成法を提案し
た。ここで、選択核形成法とは、非晶質あるいは多結晶
である核形成密度の小さい非核形成面と、単一核のみよ
り結晶成長するに充分小さい面積を有し、該非核形成面
の核形成密度より大きい核形成密度を有する非晶質ある
いは多結晶である核形成面とを隣接して配された自由表
面を有する基板に、結晶成長処理を施して該単一核より
単結晶を堆積させるものである。また本発明者らは、結
晶形成法の容易性という観点から多結晶による選択的半
導体素子形成法（特願平２−３０３３９４号）を提案し
た。
の制約の問題を解決するため、本発明者等は特開昭６４
−７２３号公報において大面積にIII −Ｖ族化合物半導
体単結晶を形成する方法として選択核形成法を提案し
た。ここで、選択核形成法とは、非晶質あるいは多結晶
である核形成密度の小さい非核形成面と、単一核のみよ
り結晶成長するに充分小さい面積を有し、該非核形成面
の核形成密度より大きい核形成密度を有する非晶質ある
いは多結晶である核形成面とを隣接して配された自由表
面を有する基板に、結晶成長処理を施して該単一核より
単結晶を堆積させるものである。また本発明者らは、結
晶形成法の容易性という観点から多結晶による選択的半
導体素子形成法（特願平２−３０３３９４号）を提案し
た。
【０００７】一方、非単結晶質面上に形成されたIII −
Ｖ族化合物半導体ＦＥＴに関する報告はされていない。
ただ、Ｓｉ単結晶基板等の上にヘテロ成長を行ない、Ｆ
ＥＴを作成した例は報告されている。
Ｖ族化合物半導体ＦＥＴに関する報告はされていない。
ただ、Ｓｉ単結晶基板等の上にヘテロ成長を行ない、Ｆ
ＥＴを作成した例は報告されている。
【０００８】
【発明が解決しようとしている課題】従来報告されてい
る大面積素子に対応したＦＥＴとしては、アモルファス
シリコン、多結晶シリコンＣｄＳｅ、ＣｄＴｅなどの材
料が用いられていた。しかしながら、何れの場合でも、
キャリアの移動度が０．１〜１００ｃｍ2 ／Ｖｓ程度
で、高速のスイッチングには不向きであった。
る大面積素子に対応したＦＥＴとしては、アモルファス
シリコン、多結晶シリコンＣｄＳｅ、ＣｄＴｅなどの材
料が用いられていた。しかしながら、何れの場合でも、
キャリアの移動度が０．１〜１００ｃｍ2 ／Ｖｓ程度
で、高速のスイッチングには不向きであった。
【０００９】また、III −Ｖ族化合物半導体に関して、
従来報告されている基板全面に非選択的に形成された結
晶では粒径のばらつきがありＦＥＴに関する検討はされ
ていなかった。
従来報告されている基板全面に非選択的に形成された結
晶では粒径のばらつきがありＦＥＴに関する検討はされ
ていなかった。
【００１０】
【課題を解決するための手段】上記問題点は、非単結晶
質より成る結晶形成起点を有する基板と、結晶形成処理
を施すことにより該結晶形成起点を核として該基板上に
形成された、ｐ型半導体領域と該ｐ型半導体領域上のｎ
型半導体領域とを有するIII −Ｖ族化合物半導体単結晶
あるいは平均粒径０．２μｍ以上のIII −Ｖ族化合物半
導体多結晶である半導体結晶島と、前記ｎ型半導体領域
に形成されたオーミック接合を有するソース、ドレイン
電極と、前記ｎ型半導体領域に形成されたショットキー
接合を有するゲート電極と、を備えたことを特徴とする
本発明の接合型電界効果トランジスターによって解決さ
れる。
質より成る結晶形成起点を有する基板と、結晶形成処理
を施すことにより該結晶形成起点を核として該基板上に
形成された、ｐ型半導体領域と該ｐ型半導体領域上のｎ
型半導体領域とを有するIII −Ｖ族化合物半導体単結晶
あるいは平均粒径０．２μｍ以上のIII −Ｖ族化合物半
導体多結晶である半導体結晶島と、前記ｎ型半導体領域
に形成されたオーミック接合を有するソース、ドレイン
電極と、前記ｎ型半導体領域に形成されたショットキー
接合を有するゲート電極と、を備えたことを特徴とする
本発明の接合型電界効果トランジスターによって解決さ
れる。
【００１１】なお、ｐ型半導体領域に第２のゲート電極
を形成して、この第２のゲート電極に印加する電圧と、
ｎ型半導体領域に形成されるショットキー接合を有する
第１のゲート電極に印加する電圧とによりソース、ドレ
イン間に流れる電流を制御しても良い。
を形成して、この第２のゲート電極に印加する電圧と、
ｎ型半導体領域に形成されるショットキー接合を有する
第１のゲート電極に印加する電圧とによりソース、ドレ
イン間に流れる電流を制御しても良い。
【００１２】
【作用】本発明では、選択核形成法あるいは多結晶によ
る選択的半導体素子形成法により結晶島を形成している
ため、結晶島は単結晶あるいは均一性のある平均粒径が
大きい多結晶となるため、単結晶基板に限らず大面積、
低コストの基板上に均一性の良い、高速ＦＥＴを実現で
きる。 ［実験］ここで、本発明に関連の深いIII −Ｖ族化合物
半導体多結晶の諸特性について、本発明者等が、実験に
より得た知見を述べる。 ＊結晶粒径の制御方法 始めに、有機金属気相成長法（ＭＯＣＶＤ法）を用いて
ＧａＡｓ多結晶を選択堆積した時の、核形成面（正方
形）の大きさと多結晶平均粒径について検討を行った。
評価に使用した結晶の堆積条件を、表１に示す。
る選択的半導体素子形成法により結晶島を形成している
ため、結晶島は単結晶あるいは均一性のある平均粒径が
大きい多結晶となるため、単結晶基板に限らず大面積、
低コストの基板上に均一性の良い、高速ＦＥＴを実現で
きる。 ［実験］ここで、本発明に関連の深いIII −Ｖ族化合物
半導体多結晶の諸特性について、本発明者等が、実験に
より得た知見を述べる。 ＊結晶粒径の制御方法 始めに、有機金属気相成長法（ＭＯＣＶＤ法）を用いて
ＧａＡｓ多結晶を選択堆積した時の、核形成面（正方
形）の大きさと多結晶平均粒径について検討を行った。
評価に使用した結晶の堆積条件を、表１に示す。
【００１３】
【表１】 ここで、平均粒径は以下のようにして求めた。図２０に
平均粒径の測定および算出法を示す。島状になった選択
堆積ＧａＡｓ多結晶表面をエポキシ樹脂で保護した後、
ダイヤモンドペーストを用いて基板方向に垂直な断面方
向に６０μｍ程度の厚さまで研摩し、さらにイオンミリ
ングによって２０μｍ程度まで薄くしてＴＥＭ（透過電
子顕微鏡）観察を行った。結晶表面から深さ約２μｍで
半円状の曲線を引き、それを横切る粒界の数に１を足し
た数で、断面状の曲線の長さを割り算したものを平均粒
径とした（この時、一番大きな粒径の１割に満たないよ
うな小粒子は、カウントしなかった。）。
平均粒径の測定および算出法を示す。島状になった選択
堆積ＧａＡｓ多結晶表面をエポキシ樹脂で保護した後、
ダイヤモンドペーストを用いて基板方向に垂直な断面方
向に６０μｍ程度の厚さまで研摩し、さらにイオンミリ
ングによって２０μｍ程度まで薄くしてＴＥＭ（透過電
子顕微鏡）観察を行った。結晶表面から深さ約２μｍで
半円状の曲線を引き、それを横切る粒界の数に１を足し
た数で、断面状の曲線の長さを割り算したものを平均粒
径とした（この時、一番大きな粒径の１割に満たないよ
うな小粒子は、カウントしなかった。）。
【００１４】このＴＥＭ観察から核形成面から２〜３μ
ｍ程度までの近傍では粒径がやや小さく、その外側では
ほぼ一定の大きさに揃っていることが分かった。
ｍ程度までの近傍では粒径がやや小さく、その外側では
ほぼ一定の大きさに揃っていることが分かった。
【００１５】図２１に核形成面の大きさと平均粒径の関
係を示した。これより核形成面が小さくなる程結晶の平
均粒径が大きくなっていることが分かる。 ＊結晶粒径のショットキーダイオードのブレイクダウン
電圧の関係 本発明者らは、III −Ｖ族化合物半導体多結晶を用いた
ＭＥＳＦＥＴ（メタルセミコンダクターゲートＦＥＴ）
において、最も特性を左右するものはゲート電極からの
漏れ電流であると考えた。ショットキーダイオードにお
いて図２２に示すような電流電圧特性を持っているが、
ＭＥＳＦＥＴのゲート電極として機能できる電圧は、負
のバイアスを掛けてからブレイクダウンするまでの領域
である。この電圧範囲において空乏層が広がり、これを
越えて電圧を印加すると漏れ電流となってソース、ドレ
イン電極へ流れ込む。そこで、結晶性と漏れ電流の関係
を調べるために、ショットキーダイオードを作成し、ブ
レイクダウン電圧の測定を行なった。
係を示した。これより核形成面が小さくなる程結晶の平
均粒径が大きくなっていることが分かる。 ＊結晶粒径のショットキーダイオードのブレイクダウン
電圧の関係 本発明者らは、III −Ｖ族化合物半導体多結晶を用いた
ＭＥＳＦＥＴ（メタルセミコンダクターゲートＦＥＴ）
において、最も特性を左右するものはゲート電極からの
漏れ電流であると考えた。ショットキーダイオードにお
いて図２２に示すような電流電圧特性を持っているが、
ＭＥＳＦＥＴのゲート電極として機能できる電圧は、負
のバイアスを掛けてからブレイクダウンするまでの領域
である。この電圧範囲において空乏層が広がり、これを
越えて電圧を印加すると漏れ電流となってソース、ドレ
イン電極へ流れ込む。そこで、結晶性と漏れ電流の関係
を調べるために、ショットキーダイオードを作成し、ブ
レイクダウン電圧の測定を行なった。
【００１６】ここで用いた半導体部分は、前述した核形
成面の大きさで粒径を制御した多結晶ＧａＡｓで、堆積
条件は表２のようであった。
成面の大きさで粒径を制御した多結晶ＧａＡｓで、堆積
条件は表２のようであった。
【００１７】
【表２】 図２３（Ａ）（Ｂ）は、作成したショットキーダイオー
ドの構造の平面図及び断面図である。ポリシリコンの核
形成面３０３上にキャリア密度２×１０17ｃｍ-3のｎ型
ＧａＡｓ多結晶３０４を堆積し、ＡｕＧｅ／Ａｕ膜のオ
ーミック電極３０６、Ａｌ膜ショットキー電極３０５を
形成したものである。電極３０５と多結晶半導体３０４
の接触部分の面積は約１０×１０μｍである。図２４
は、結晶の平均粒径とブレイクダウン電圧の関係を示し
たものである。結晶粒径が大きくなるにしたがって、ブ
レイクダウン電圧も大きくなっていくことが分かる。特
に結晶粒径が２０００Å以上でブレイクダウン電圧の増
加の程度が著しい。 ＊結晶粒径とｐｎ接合ダイオードのブレイクダウン電圧
の関係 本発明者らは、前述のショットキーダイオードのブレイ
クダウン電圧と同様に、ｐｎ接合ダイオードのブレイク
ダウン電圧を調べることも重要だと考えた。
ドの構造の平面図及び断面図である。ポリシリコンの核
形成面３０３上にキャリア密度２×１０17ｃｍ-3のｎ型
ＧａＡｓ多結晶３０４を堆積し、ＡｕＧｅ／Ａｕ膜のオ
ーミック電極３０６、Ａｌ膜ショットキー電極３０５を
形成したものである。電極３０５と多結晶半導体３０４
の接触部分の面積は約１０×１０μｍである。図２４
は、結晶の平均粒径とブレイクダウン電圧の関係を示し
たものである。結晶粒径が大きくなるにしたがって、ブ
レイクダウン電圧も大きくなっていくことが分かる。特
に結晶粒径が２０００Å以上でブレイクダウン電圧の増
加の程度が著しい。 ＊結晶粒径とｐｎ接合ダイオードのブレイクダウン電圧
の関係 本発明者らは、前述のショットキーダイオードのブレイ
クダウン電圧と同様に、ｐｎ接合ダイオードのブレイク
ダウン電圧を調べることも重要だと考えた。
【００１８】そこで、ｐｎ接合ダイオードを作成し、ブ
レイクダウン電圧の測定を行なった。
レイクダウン電圧の測定を行なった。
【００１９】ここで用いた半導体部分は、前述した核形
成面の大きさで粒径を制御した多結晶ＧａＡｓで、堆積
条件は表３のようであった。
成面の大きさで粒径を制御した多結晶ＧａＡｓで、堆積
条件は表３のようであった。
【００２０】
【表３】 図２５（Ａ）（Ｂ）は、作成したｐｎ接合ダイオードの
構造の平面図及び断面図である。ポリシリコンの核形成
面３０９上にキャリア密度５×１０17ｃｍ-3のｐ型Ｇａ
Ａｓ多結晶３１０、２×１０17ｃｍ-3ｎ型ＧａＡｓ多結
晶３１１を堆積し、ＡｕＧｅ／Ａｕ電極（オーミック電
極）３１３、Ｃｒ／Ａｕ電極（オーミック電極）３１２
を形成したものである。図２６は、結晶の平均粒径とブ
レイクダウン電圧の関係を示したものである。結晶粒径
が大きくなるにしたがって、ブレイクダウン電圧も大き
くなっていくことが分かる。ショットキーダイオードの
場合と同様に、結晶粒径が２０００Å以上でブレイクダ
ウン電圧の増加の程度が著しい。
構造の平面図及び断面図である。ポリシリコンの核形成
面３０９上にキャリア密度５×１０17ｃｍ-3のｐ型Ｇａ
Ａｓ多結晶３１０、２×１０17ｃｍ-3ｎ型ＧａＡｓ多結
晶３１１を堆積し、ＡｕＧｅ／Ａｕ電極（オーミック電
極）３１３、Ｃｒ／Ａｕ電極（オーミック電極）３１２
を形成したものである。図２６は、結晶の平均粒径とブ
レイクダウン電圧の関係を示したものである。結晶粒径
が大きくなるにしたがって、ブレイクダウン電圧も大き
くなっていくことが分かる。ショットキーダイオードの
場合と同様に、結晶粒径が２０００Å以上でブレイクダ
ウン電圧の増加の程度が著しい。
【００２１】これは結晶粒径が小さいと結晶粒界が増加
し、ここに存在する順位に捕まったキャリアによって空
乏層の広がりが阻害されるからだと考えられる。これと
似たような結晶粒径依存性は、発光素子においても観察
され、本発明者らが特願平０２−３０３３９４号に詳し
く述べた通りである。
し、ここに存在する順位に捕まったキャリアによって空
乏層の広がりが阻害されるからだと考えられる。これと
似たような結晶粒径依存性は、発光素子においても観察
され、本発明者らが特願平０２−３０３３９４号に詳し
く述べた通りである。
【００２２】以上の実験結果から、結晶粒径が２０００
Å以上のIII −Ｖ族化合物半導体多結晶に、オーミック
接合を有する電極、ショットキー接合を有する電極を作
製した場合、一定値以上のブレイクダウン電圧を得るこ
とができることが理解された。本発明者らは、かかる実
験結果を基に接合型電界効果トランジスターを作製した
ところ、大面積、低コストの基板上に均一性の良い、高
速ＦＥＴを作製することができた。 ［実施態様例］以下に、本発明により作成するｐｎ接合
ＦＥＴ製作工程の概要を説明する。
Å以上のIII −Ｖ族化合物半導体多結晶に、オーミック
接合を有する電極、ショットキー接合を有する電極を作
製した場合、一定値以上のブレイクダウン電圧を得るこ
とができることが理解された。本発明者らは、かかる実
験結果を基に接合型電界効果トランジスターを作製した
ところ、大面積、低コストの基板上に均一性の良い、高
速ＦＥＴを作製することができた。 ［実施態様例］以下に、本発明により作成するｐｎ接合
ＦＥＴ製作工程の概要を説明する。
【００２３】なお、ここでは、ｐ型半導体領域に第２の
ゲート電極を設けた場合について説明する。
ゲート電極を設けた場合について説明する。
【００２４】まず、図１に示すように、Ｓｉ単結晶基
板、ＧａＡｓ単結晶基板等の半導体単結晶基板あるいは
石英基板、セラミック基板等の非晶質基板あるいはＷ，
Ｔｉ，Ｔａ，Ｐｔ，Ｖ，Ｍｏ，Ｃｒ，Ｃｕ，カーボン基
板等の高融点金属基板等の耐熱性基板１０１上に熱酸化
処理あるいは蒸着、スパッタ等により核形成密度が小さ
いＳｉＯ2 ，ＳｉＮX 等の非単結晶質膜（その表面は非
核形成面となる）１０２を堆積させる。
板、ＧａＡｓ単結晶基板等の半導体単結晶基板あるいは
石英基板、セラミック基板等の非晶質基板あるいはＷ，
Ｔｉ，Ｔａ，Ｐｔ，Ｖ，Ｍｏ，Ｃｒ，Ｃｕ，カーボン基
板等の高融点金属基板等の耐熱性基板１０１上に熱酸化
処理あるいは蒸着、スパッタ等により核形成密度が小さ
いＳｉＯ2 ，ＳｉＮX 等の非単結晶質膜（その表面は非
核形成面となる）１０２を堆積させる。
【００２５】つぎに、ポリシリコン、ＡｌＮ、Ａｌ2 Ｏ
3 、Ｔａ2 Ｏ5 等の非単結晶質膜（その表面は核形成面
となる）１０３を堆積させる。堆積法としては、ＥＢ蒸
着、抵抗加熱蒸着、スパッタ等が用いられる。その後、
核形成面（結晶形成起点となる。一般には短辺８μｍ以
下の長方形、望ましくは短辺６μｍ以下の長方形、最適
には短辺３μｍ以下の長方形）を、不要部分の非単結晶
質膜１０３を除去することにより形成する。また、不要
な部分の非単結晶質膜１０３の除去方法として、酸、ア
ルカリ等の溶液によるウエットエッチングあるいはＲＩ
ＢＥ（リアクテイブイオンビームエッチング）等のドラ
イエッチングを用いる。
3 、Ｔａ2 Ｏ5 等の非単結晶質膜（その表面は核形成面
となる）１０３を堆積させる。堆積法としては、ＥＢ蒸
着、抵抗加熱蒸着、スパッタ等が用いられる。その後、
核形成面（結晶形成起点となる。一般には短辺８μｍ以
下の長方形、望ましくは短辺６μｍ以下の長方形、最適
には短辺３μｍ以下の長方形）を、不要部分の非単結晶
質膜１０３を除去することにより形成する。また、不要
な部分の非単結晶質膜１０３の除去方法として、酸、ア
ルカリ等の溶液によるウエットエッチングあるいはＲＩ
ＢＥ（リアクテイブイオンビームエッチング）等のドラ
イエッチングを用いる。
【００２６】また、核形成面と非核形成面の構成は以下
のようでもかまわない。
のようでもかまわない。
【００２７】即ち、図７のように、耐熱性基板１０１上
に表面が核形成面となる非単結晶質膜１０３、表面が非
核形成面となる非単結晶質膜１０２と順次堆積させ、所
望の位置の非単結晶質膜１０２を除去することにより、
核形成面を表面に露出させてもよい。
に表面が核形成面となる非単結晶質膜１０３、表面が非
核形成面となる非単結晶質膜１０２と順次堆積させ、所
望の位置の非単結晶質膜１０２を除去することにより、
核形成面を表面に露出させてもよい。
【００２８】また図８のように、石英基板等の非核形成
面となりうる耐熱性基板１０９を用いることにより、非
核形成面となる非単結晶質膜の堆積を省いてもよい。
面となりうる耐熱性基板１０９を用いることにより、非
核形成面となる非単結晶質膜の堆積を省いてもよい。
【００２９】また図９のように、耐熱性基板１０１上に
表面が非核形成面となる非単結晶質膜１０２を堆積さ
せ、核形成面とする部分にＡｓ，Ｐ等のイオンを打ち込
み核形成密度を高め核形成面１１０としてもよい。
表面が非核形成面となる非単結晶質膜１０２を堆積さ
せ、核形成面とする部分にＡｓ，Ｐ等のイオンを打ち込
み核形成密度を高め核形成面１１０としてもよい。
【００３０】次に図２に示すように、非核形成面と核形
成面の核形成密度の差を利用して、ＭＯＣＶＤ法を用い
て、核形成面を起点としてｐ型半導体領域１０４を形成
する。
成面の核形成密度の差を利用して、ＭＯＣＶＤ法を用い
て、核形成面を起点としてｐ型半導体領域１０４を形成
する。
【００３１】半導体原料はＴＭＧ、ＴＥＧ（トリエチル
ガリウム）やＴＭＡ（トリメチルアルミニウム）、ＴＥ
Ａ（トリエチルアルミニウム）、ＴＭＩｎ（トリメチル
インジウム）、ＴＥＩｎ（トリエチルインジウム）とＴ
ＢＡｓ（ターシャルブチルアルシン）、ＴＭＡｓ（トリ
メチルアルシン）、ＴＥＡｓ（トリエチルアルシン）、
ＤＭＡｓ（ジメチルアルシン）、ＤＥＡｓ（ジエチルア
ルシン）、ＡｓＨ3 、ＴＢＰ（ターシャルブチルホスフ
ィン）、ＴＭＰ（トリメチルホスフィン）、ＴＥＰ（ト
リエチルホスフィン）、ＰＨ3 、ＮＨ3 等を用い、ドー
ピング原料としてはＤＭＳｅ（ジメチルセレン）、ＤＥ
Ｓｅ（ジエチルセレン）、ＤＭＴｅ（ジメチルテル
ル）、ＤＥＴｅ（ジエチルテルル）、ＳｉＨ4 、ＤＥＺ
ｎ（ジエチルジンク）、Ｃｐ2 Ｍｇ（シクロペンタンマ
グネシウム）、（ＭｅＣｐ）2 Ｍｇ（メチルシクロペン
タンマグネシウム）等を用いて行う。
ガリウム）やＴＭＡ（トリメチルアルミニウム）、ＴＥ
Ａ（トリエチルアルミニウム）、ＴＭＩｎ（トリメチル
インジウム）、ＴＥＩｎ（トリエチルインジウム）とＴ
ＢＡｓ（ターシャルブチルアルシン）、ＴＭＡｓ（トリ
メチルアルシン）、ＴＥＡｓ（トリエチルアルシン）、
ＤＭＡｓ（ジメチルアルシン）、ＤＥＡｓ（ジエチルア
ルシン）、ＡｓＨ3 、ＴＢＰ（ターシャルブチルホスフ
ィン）、ＴＭＰ（トリメチルホスフィン）、ＴＥＰ（ト
リエチルホスフィン）、ＰＨ3 、ＮＨ3 等を用い、ドー
ピング原料としてはＤＭＳｅ（ジメチルセレン）、ＤＥ
Ｓｅ（ジエチルセレン）、ＤＭＴｅ（ジメチルテル
ル）、ＤＥＴｅ（ジエチルテルル）、ＳｉＨ4 、ＤＥＺ
ｎ（ジエチルジンク）、Ｃｐ2 Ｍｇ（シクロペンタンマ
グネシウム）、（ＭｅＣｐ）2 Ｍｇ（メチルシクロペン
タンマグネシウム）等を用いて行う。
【００３２】堆積条件として、堆積温度は５００〜１２
００℃であり窒化物系の場合には８００〜１２００℃で
ある。圧力は一般には８０Ｔｏｒｒ以下、望ましくは３
０Ｔｏｒｒ以下、最適には２０Ｔｏｒｒ以下で行う。た
だし、これらの堆積条件は装置依存性があり、使用する
装置によりこれらの条件は変化する。
００℃であり窒化物系の場合には８００〜１２００℃で
ある。圧力は一般には８０Ｔｏｒｒ以下、望ましくは３
０Ｔｏｒｒ以下、最適には２０Ｔｏｒｒ以下で行う。た
だし、これらの堆積条件は装置依存性があり、使用する
装置によりこれらの条件は変化する。
【００３３】次に図３に示すように、ドーピングガスの
切り換えによりｎ型半導体領域１０５を形成する。堆積
条件は図２と同様である。
切り換えによりｎ型半導体領域１０５を形成する。堆積
条件は図２と同様である。
【００３４】次に図４に示すように、結晶島接触部を含
まない結晶島表面の一部を除去し、ｐ型半導体領域１０
４を表面に露出させる。結晶島の一部を除去する方法と
しては、除去しない部分にレジストあるいはＳｉＯ2 な
どでマスクをし、ＲＩＢＥ、ＩＢＥなどのドライエッチ
ングあるいは、酸、アルカリなどの溶液によるウエット
エッチングなどを用いて行なう。
まない結晶島表面の一部を除去し、ｐ型半導体領域１０
４を表面に露出させる。結晶島の一部を除去する方法と
しては、除去しない部分にレジストあるいはＳｉＯ2 な
どでマスクをし、ＲＩＢＥ、ＩＢＥなどのドライエッチ
ングあるいは、酸、アルカリなどの溶液によるウエット
エッチングなどを用いて行なう。
【００３５】次に図５に示すように、ｐ型半導体領域１
０４が露出した部分の一部に電極１０６（第２のゲート
電極となる）を形成する。電極の形成法は抵抗加熱蒸着
法、電子線加熱蒸着法等を用いる。パターニングとして
は、あらかじめレジストによりパターニングし、その後
電極を形成し、レジストを剥離するリフトオフ、あるい
は電極を全面に形成した後、不必要な部分の電極を取り
去る手法等により行う。その後、ｎ型半導体領域１０５
にソース，ドレイン領域となる２つの電極１０７を形成
する。形成法は前述と同様である。その後、熱処理を行
ないオーミックコンタクトを形成する。
０４が露出した部分の一部に電極１０６（第２のゲート
電極となる）を形成する。電極の形成法は抵抗加熱蒸着
法、電子線加熱蒸着法等を用いる。パターニングとして
は、あらかじめレジストによりパターニングし、その後
電極を形成し、レジストを剥離するリフトオフ、あるい
は電極を全面に形成した後、不必要な部分の電極を取り
去る手法等により行う。その後、ｎ型半導体領域１０５
にソース，ドレイン領域となる２つの電極１０７を形成
する。形成法は前述と同様である。その後、熱処理を行
ないオーミックコンタクトを形成する。
【００３６】次に図６に示すように、ｎ型半導体領域１
０５に、もう一方の電極１０８（ショットキー接合を有
するゲート電極）を形成する。電極形成法は図５の電極
１０６と同様な方法で行う。
０５に、もう一方の電極１０８（ショットキー接合を有
するゲート電極）を形成する。電極形成法は図５の電極
１０６と同様な方法で行う。
【００３７】以上の様にしてｐｎ接合ＦＥＴを形成す
る。
る。
【００３８】
【実施例】以下、本発明の実施例について図面を用いて
説明する。 ［実施例１］以下に、図１０〜図１４を用いて本発明に
より作成したＦＥＴの製作工程を説明する。
説明する。 ［実施例１］以下に、図１０〜図１４を用いて本発明に
より作成したＦＥＴの製作工程を説明する。
【００３９】まず、図１０に示すように、Ｓｉ基板２０
１上に、ポリシリコン２０３（膜厚０．１μｍ）、Ｓｉ
ＮX ２０２（膜厚０．０５μｍ）を堆積させた。ここ
で、堆積はＣＶＤ法を用いて行った。つぎに、結晶形成
起点となる３μｍ×２０μｍのポリシリコンドットを１
００μｍ間隔で形成した。形成法はドット形成部のＳｉ
ＮX 上にレジストでマスクをし、ＨＦ溶液中に１０秒浸
けることにより、不必要な部分のＳｉＮX を取り去り形
成した。
１上に、ポリシリコン２０３（膜厚０．１μｍ）、Ｓｉ
ＮX ２０２（膜厚０．０５μｍ）を堆積させた。ここ
で、堆積はＣＶＤ法を用いて行った。つぎに、結晶形成
起点となる３μｍ×２０μｍのポリシリコンドットを１
００μｍ間隔で形成した。形成法はドット形成部のＳｉ
ＮX 上にレジストでマスクをし、ＨＦ溶液中に１０秒浸
けることにより、不必要な部分のＳｉＮX を取り去り形
成した。
【００４０】次に図１１に示すように、ＭＯＣＶＤ法を
用いて、ｐ型ＧａＡｓ単結晶（結晶島直径２０μｍ）２
０４、ｎ型ＧａＡｓ単結晶（層厚０．５μｍ）２０５を
堆積させた。
用いて、ｐ型ＧａＡｓ単結晶（結晶島直径２０μｍ）２
０４、ｎ型ＧａＡｓ単結晶（層厚０．５μｍ）２０５を
堆積させた。
【００４１】堆積は表４に示す条件で行った。
【００４２】
【表４】 次に図１２に示すように、レジストをマスクとしてｐ型
ＧａＡｓ単結晶２０４が露出するまでエッチングした。
エッチングはＣＨ3 ＣＯＯＨ、Ｈ2 Ｏ2 、Ｈ2ＳＯ4 、
Ｈ2 Ｏの混合溶液に１５秒浸けることにより行った。
ＧａＡｓ単結晶２０４が露出するまでエッチングした。
エッチングはＣＨ3 ＣＯＯＨ、Ｈ2 Ｏ2 、Ｈ2ＳＯ4 、
Ｈ2 Ｏの混合溶液に１５秒浸けることにより行った。
【００４３】次に図１３に示すように、ｎ型ＧａＡｓ２
０５の電極（ドレイン、ソース）を形成する部分以外に
レジスト（膜厚５μｍ）を形成した。つぎに、ＡｕＧｅ
（２０００Å）／Ａｕ（５０００Å）２０７を抵抗加熱
蒸着により形成した。つぎに、レジスト剥離液中で２０
分間超音波洗浄を行った。その後、ｐ型ＧａＡｓ２０４
上にＣｒ（５００Å）／Ａｕ（５０００Å）（第２のゲ
ート電極）２０６を形成した。形成法は、前述のＡｕＧ
ｅ／Ａｕと同様の方法で行った。そして、Ａｒ雰囲気中
４２０℃で、１５分間熱処理を行なった。
０５の電極（ドレイン、ソース）を形成する部分以外に
レジスト（膜厚５μｍ）を形成した。つぎに、ＡｕＧｅ
（２０００Å）／Ａｕ（５０００Å）２０７を抵抗加熱
蒸着により形成した。つぎに、レジスト剥離液中で２０
分間超音波洗浄を行った。その後、ｐ型ＧａＡｓ２０４
上にＣｒ（５００Å）／Ａｕ（５０００Å）（第２のゲ
ート電極）２０６を形成した。形成法は、前述のＡｕＧ
ｅ／Ａｕと同様の方法で行った。そして、Ａｒ雰囲気中
４２０℃で、１５分間熱処理を行なった。
【００４４】次に図１４に示すように、第１のゲート電
極を形成する部分以外にレジストを形成した。つぎに、
Ａｌ膜２０８（３０００Å）をＥＢ蒸着により堆積させ
た。その後、レジスト剥離液中で２０分間超音波洗浄を
行った。
極を形成する部分以外にレジストを形成した。つぎに、
Ａｌ膜２０８（３０００Å）をＥＢ蒸着により堆積させ
た。その後、レジスト剥離液中で２０分間超音波洗浄を
行った。
【００４５】以上のようにして、チャネル長１０μｍ、
チャネル幅７μｍのＦＥＴを形成した。
チャネル幅７μｍのＦＥＴを形成した。
【００４６】このＦＥＴについて、第１のゲート電極２
０８に電圧０Ｖ、第２のゲート電極２０６に電圧−２
Ｖ、ソース、ドレイン電極２０７にそれぞれソース電圧
０Ｖ、ドレイン電圧２Ｖを印加したところ２７μＡの電
流が流れ、第１のゲート電極２０８の電圧を−１Ｖに変
化させると電流は５ｎＡに減少し、ＦＥＴ動作を確認し
た。
０８に電圧０Ｖ、第２のゲート電極２０６に電圧−２
Ｖ、ソース、ドレイン電極２０７にそれぞれソース電圧
０Ｖ、ドレイン電圧２Ｖを印加したところ２７μＡの電
流が流れ、第１のゲート電極２０８の電圧を−１Ｖに変
化させると電流は５ｎＡに減少し、ＦＥＴ動作を確認し
た。
【００４７】また、ソース電圧０Ｖ、ドレイン電圧２Ｖ
を印加して、動特性を評価したところ、カットオフ周波
数は５３０ＭＨｚであった。
を印加して、動特性を評価したところ、カットオフ周波
数は５３０ＭＨｚであった。
【００４８】なお、同じ条件で第２のゲート電極２０６
に電圧を印加しない状態（即ち、第２のゲート電極を設
けない場合に対応する）では、第１のゲート電極２０８
に電圧０Ｖを印加したときには８３μＡの電流が流れ、
第１のゲート電極２０８の電圧を−１Ｖに変化させると
電流は３ｎＡに減少し、この場合にもＦＥＴ動作を確認
した。 ［実施例２］以下に、図１５〜図１９を用いて本発明に
より製作したＦＥＴの製作工程を説明する。
に電圧を印加しない状態（即ち、第２のゲート電極を設
けない場合に対応する）では、第１のゲート電極２０８
に電圧０Ｖを印加したときには８３μＡの電流が流れ、
第１のゲート電極２０８の電圧を−１Ｖに変化させると
電流は３ｎＡに減少し、この場合にもＦＥＴ動作を確認
した。 ［実施例２］以下に、図１５〜図１９を用いて本発明に
より製作したＦＥＴの製作工程を説明する。
【００４９】まず図１５に示すように、石英基板５０１
上に、ＣＶＤ法によりポリシリコン５０２を０．１μｍ
堆積した。ＣＶＤの条件は、堆積温度６２０℃、圧力
０．２ＴｏｒｒでＳｉＨ4 を４５ｃｃ／ｍｉｎ．供給
し、１０分間行った。
上に、ＣＶＤ法によりポリシリコン５０２を０．１μｍ
堆積した。ＣＶＤの条件は、堆積温度６２０℃、圧力
０．２ＴｏｒｒでＳｉＨ4 を４５ｃｃ／ｍｉｎ．供給
し、１０分間行った。
【００５０】つぎに、結晶形成起点となる３μｍ×２０
μｍのポリシリコンドットを１００μｍ間隔で形成し
た。形成法はドット形成部のポリシリコン上にレジスト
でマスクをし、ＨＦ、Ｈ2 Ｏ2 の混合溶液中に３０秒浸
けることにより、不必要な部分のポリシリコンを取り去
り行った。
μｍのポリシリコンドットを１００μｍ間隔で形成し
た。形成法はドット形成部のポリシリコン上にレジスト
でマスクをし、ＨＦ、Ｈ2 Ｏ2 の混合溶液中に３０秒浸
けることにより、不必要な部分のポリシリコンを取り去
り行った。
【００５１】次に図１６に示すように、ＭＯＣＶＤ法を
用いて、ｐ型ＩｎＰ多結晶（結晶島直径２０μｍ）５０
４、ｎ型ＩｎＰ多結晶（層厚０．６μｍ）５０５を堆積
させた。
用いて、ｐ型ＩｎＰ多結晶（結晶島直径２０μｍ）５０
４、ｎ型ＩｎＰ多結晶（層厚０．６μｍ）５０５を堆積
させた。
【００５２】堆積は表５に示す条件で行った。
【００５３】
【表５】 次に図１７に示すように、多結晶島接触部を含む一部の
領域にレジストを形成し、これをマスクとしてｐ型Ｉｎ
Ｐ多結晶５０４が露出するまでエッチングした。エッチ
ングはアンモニア、過酸化水素水、水の混合溶液中に１
分浸けることにより行った。
領域にレジストを形成し、これをマスクとしてｐ型Ｉｎ
Ｐ多結晶５０４が露出するまでエッチングした。エッチ
ングはアンモニア、過酸化水素水、水の混合溶液中に１
分浸けることにより行った。
【００５４】次に図１８に示すように、ｎ型ＩｎＰ多結
晶５０５の一部にソース、ドレイン電極５０７を形成し
た。電極の形成法は以下のように行った。電極を形成す
る部分以外にレジスト（膜厚５μｍ）を形成した。つぎ
に、ＡｕＧｅ（５００Å）／Ｎｉ（３０００Å）５０７
を抵抗加熱蒸着により形成した。つぎに、レジスト剥離
液中で２０分間超音波洗浄を行った。その後、露出した
ｐ型ＩｎＰ多結晶の一部にＣｒ（８００Å）／Ａｕ（１
８００Å）５０６（第２のゲート電極）を形成した。形
成法は、前述のＡｕＧｅ／Ａｕと同様の方法で行った。
晶５０５の一部にソース、ドレイン電極５０７を形成し
た。電極の形成法は以下のように行った。電極を形成す
る部分以外にレジスト（膜厚５μｍ）を形成した。つぎ
に、ＡｕＧｅ（５００Å）／Ｎｉ（３０００Å）５０７
を抵抗加熱蒸着により形成した。つぎに、レジスト剥離
液中で２０分間超音波洗浄を行った。その後、露出した
ｐ型ＩｎＰ多結晶の一部にＣｒ（８００Å）／Ａｕ（１
８００Å）５０６（第２のゲート電極）を形成した。形
成法は、前述のＡｕＧｅ／Ａｕと同様の方法で行った。
【００５５】その後、Ａｒ雰囲気中５００℃で、５分間
熱処理を行った。
熱処理を行った。
【００５６】次に図１９に示すように、ｎ型ＩｎＰ多結
晶５０５上のソース、ドレイン電極間の一部にＡｌ膜５
０８（第１のゲート電極）を形成した。形成法は図２５
と同一の方法で行った。
晶５０５上のソース、ドレイン電極間の一部にＡｌ膜５
０８（第１のゲート電極）を形成した。形成法は図２５
と同一の方法で行った。
【００５７】以上のようにして、チャネル長１０μｍ、
チャネル幅７μｍのＦＥＴを形成した。
チャネル幅７μｍのＦＥＴを形成した。
【００５８】このＦＥＴについて、第１のゲート電極５
０８に電圧０Ｖ、第２のゲート電極５０６に電圧−１
Ｖ、ソース電極，ドレイン電極５０７にそれぞれソース
電圧０Ｖ、ドレイン電圧２Ｖを印加したところ１５μＡ
の電流が流れ、第１のゲート電極５０８の電圧を−１Ｖ
に変化させると電流は１０ｎＡに減少し、ＦＥＴ動作を
確認した。
０８に電圧０Ｖ、第２のゲート電極５０６に電圧−１
Ｖ、ソース電極，ドレイン電極５０７にそれぞれソース
電圧０Ｖ、ドレイン電圧２Ｖを印加したところ１５μＡ
の電流が流れ、第１のゲート電極５０８の電圧を−１Ｖ
に変化させると電流は１０ｎＡに減少し、ＦＥＴ動作を
確認した。
【００５９】また、ソース電圧０Ｖ、ドレイン電圧２Ｖ
を印加して、動特性を評価したところ、カットオフ周波
数は３３０ＭＨｚであった。
を印加して、動特性を評価したところ、カットオフ周波
数は３３０ＭＨｚであった。
【００６０】なお、同じ条件で第２のゲート電極５０６
に電圧を印加しない状態（即ち、第２のゲート電極を設
けない場合に対応する）では、第１のゲート電極５０８
に電圧０Ｖを印加したときには５２μＡの電流が流れ、
第１のゲート電極５０８の電圧を−１Ｖに変化させると
電流は８ｎＡに減少し、この場合にもＦＥＴ動作を確認
した。
に電圧を印加しない状態（即ち、第２のゲート電極を設
けない場合に対応する）では、第１のゲート電極５０８
に電圧０Ｖを印加したときには５２μＡの電流が流れ、
第１のゲート電極５０８の電圧を−１Ｖに変化させると
電流は８ｎＡに減少し、この場合にもＦＥＴ動作を確認
した。
【００６１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、Ｓｉ、石英、セラミック、カーボン等の基板上に
ＧａＡｓ、ＩｎＰ等のIII −Ｖ族化合物半導体ｐｎ接合
ＦＥＴが形成できる。これにより、大面積に一括で均一
性の良い、安価な高速動作するＦＥＴを形成することが
できる。また、他の半導体あるいはセラミックとの集積
化が可能となり、１チップ上に多機能素子を形成でき
る。
れば、Ｓｉ、石英、セラミック、カーボン等の基板上に
ＧａＡｓ、ＩｎＰ等のIII −Ｖ族化合物半導体ｐｎ接合
ＦＥＴが形成できる。これにより、大面積に一括で均一
性の良い、安価な高速動作するＦＥＴを形成することが
できる。また、他の半導体あるいはセラミックとの集積
化が可能となり、１チップ上に多機能素子を形成でき
る。
【００６２】また、ｐｎ接合を有する結晶島を用いてい
るため、ｐｎ接合部分での空乏層広がりがあり、ＦＥＴ
動作層となるｎ層の膜厚をある程度厚くでき、ｎ層の厚
さ制御が容易となる。
るため、ｐｎ接合部分での空乏層広がりがあり、ＦＥＴ
動作層となるｎ層の膜厚をある程度厚くでき、ｎ層の厚
さ制御が容易となる。
【００６３】同様に、ｐ型領域に電極を設け、この電極
とｎ型領域のゲート電極でソース、ドレイン間電流を制
御することにより、一方の電極の多少の不都合を、もう
一方の電極によりカバーすることができ、歩留まりを向
上できる。
とｎ型領域のゲート電極でソース、ドレイン間電流を制
御することにより、一方の電極の多少の不都合を、もう
一方の電極によりカバーすることができ、歩留まりを向
上できる。
【図１】本発明によるｐｎ接合型ＦＥＴの一実施態様例
の核形成面及び非核形成面作製工程を示す工程図であ
る。
の核形成面及び非核形成面作製工程を示す工程図であ
る。
【図２】本発明によるｐｎ接合型ＦＥＴの一実施態様例
のｐ型半導体結晶島形成工程を示す図である。
のｐ型半導体結晶島形成工程を示す図である。
【図３】本発明によるｐｎ接合型ＦＥＴの一実施態様例
のｎ型半導体結晶島形成工程を示す図である。
のｎ型半導体結晶島形成工程を示す図である。
【図４】本発明によるｐｎ接合型ＦＥＴの一実施態様例
の内部構造露出工程を示す図である。
の内部構造露出工程を示す図である。
【図５】本発明によるｐｎ接合型ＦＥＴの一実施態様例
の電極形成工程を示す図である。
の電極形成工程を示す図である。
【図６】本発明によるｐｎ接合型ＦＥＴの一実施態様例
の第１のゲート電極形成工程を示す図である。
の第１のゲート電極形成工程を示す図である。
【図７】本発明によるｐｎ接合型ＦＥＴの他の実施態様
例の核形成面及び非核形成面作製工程を示す工程図であ
る。
例の核形成面及び非核形成面作製工程を示す工程図であ
る。
【図８】本発明によるｐｎ接合型ＦＥＴの他の実施態様
例の核形成面及び非核形成面作製工程を示す工程図であ
る。
例の核形成面及び非核形成面作製工程を示す工程図であ
る。
【図９】本発明によるｐｎ接合型ＦＥＴの他の実施態様
例の核形成面及び非核形成面作製工程を示す工程図であ
る。
例の核形成面及び非核形成面作製工程を示す工程図であ
る。
【図１０】本発明によるｐｎ接合型ＦＥＴの第１実施例
の核形成面及び非核形成面作製工程を示す工程図であ
る。
の核形成面及び非核形成面作製工程を示す工程図であ
る。
【図１１】本発明によるｐｎ接合型ＦＥＴの第１実施例
のＧａＡｓ多結晶島形成工程を示す工程図である。
のＧａＡｓ多結晶島形成工程を示す工程図である。
【図１２】本発明によるｐｎ接合型ＦＥＴの第１実施例
のＧａＡｓ多結晶島内部構造露出工程を示す工程図であ
る。
のＧａＡｓ多結晶島内部構造露出工程を示す工程図であ
る。
【図１３】本発明によるｐｎ接合型ＦＥＴの第１実施例
のＡｕＧｅ／Ａｕ、Ｃｒ／Ａｕ電極形成工程を示す工程
図である。
のＡｕＧｅ／Ａｕ、Ｃｒ／Ａｕ電極形成工程を示す工程
図である。
【図１４】本発明によるｐｎ接合型ＦＥＴの第１実施例
の第１のゲート電極形成工程を示す工程図である。
の第１のゲート電極形成工程を示す工程図である。
【図１５】本発明によるｐｎ接合型ＦＥＴの第２実施例
の核形成面及び非核形成面作製工程を示す工程図であ
る。
の核形成面及び非核形成面作製工程を示す工程図であ
る。
【図１６】本発明によるｐｎ接合型ＦＥＴの第２実施例
のＩｎＰ多結晶島形成工程を示す工程図である。
のＩｎＰ多結晶島形成工程を示す工程図である。
【図１７】本発明によるｐｎ接合型ＦＥＴの第２実施例
のＩｎＰ多結晶島内部構造露出工程を示す工程図であ
る。
のＩｎＰ多結晶島内部構造露出工程を示す工程図であ
る。
【図１８】本発明によるｐｎ接合型ＦＥＴの第２実施例
のＡｕＧｅ／Ｎｉ、Ｃｒ／Ａｕ電極形成工程を示す工程
図である。
のＡｕＧｅ／Ｎｉ、Ｃｒ／Ａｕ電極形成工程を示す工程
図である。
【図１９】本発明によるｐｎ接合型ＦＥＴの第２実施例
の第１のゲート電極形成工程を示す工程図である。
の第１のゲート電極形成工程を示す工程図である。
【図２０】本発明に関する実験の平均粒径の計算例を示
す図である。
す図である。
【図２１】核形成面の大きさと平均粒径の関係を示す特
性図である。
性図である。
【図２２】ショットキーダイオードの電流電圧特性を示
す特性図である。
す特性図である。
【図２３】本発明を用いたショットキーダイオードの構
造概略図である。
造概略図である。
【図２４】平均粒径とブレイクダウン電圧の関係を示す
特性図である。
特性図である。
【図２５】本発明を用いたｐｎ接合ダイオードの構造概
略図である。
略図である。
【図２６】平均粒径とブレイクダウン電圧の関係を示す
特性図である。
特性図である。
１０１ 耐熱性基板 １０２ 非単結晶質膜（非核形成面） １０３ 非単結晶質膜（核形成面） １０４ ｐ型半導体領域（オーミックコンタクト用多結
晶領域） １０５ ｎ型半導体領域（ＦＥＴ動作多結晶領域） １０６ 電極（第２のゲート電極） １０７ 電極（ソース、ドレイン電極） １０８ 電極（第１のゲート電極） １０９ 耐熱性基板（非核形成面） １１０ イオンインプラ領域（核形成面） ２０１ Ｓｉ基板 ２０２ ＳｉＮX ２０３ ポリシリコン ２０４ ｐ−ＧａＡｓ単結晶 ２０５ ｎ−ＧａＡｓ単結晶 ２０６ Ｃｒ／Ａｕ ２０７ ＡｕＧｅ／Ａｕ ２０８ Ａｌ ３０１ アルミナ基板 ３０２ ＳｉＯ2 ３０３ ポリシリコン ３０４ ｎ−ＧａＡｓ多結晶 ３０５ Ａｌ膜 ３０６ ＡｕＧｅ／Ａｕ ３０７ アルミナ基板 ３０８ ＳｉＯ2 ３０９ ポリシリコン ３１０ ｐ−ＧａＡｓ多結晶 ３１１ ｎ−ＧａＡｓ多結晶 ３１２ Ｃｒ／Ａｕ ３１３ ＡｕＧｅ／Ａｕ ５０１ 石英基板 ５０２ ポリシリコン ５０４ ｐ−ＩｎＰ多結晶 ５０５ ｎ−Ｉｎｐ多結晶 ５０６ Ｃｒ／Ａｕ ５０７ ＡｕＧｅ／Ｎｉ ５０８ Ａｌ膜
晶領域） １０５ ｎ型半導体領域（ＦＥＴ動作多結晶領域） １０６ 電極（第２のゲート電極） １０７ 電極（ソース、ドレイン電極） １０８ 電極（第１のゲート電極） １０９ 耐熱性基板（非核形成面） １１０ イオンインプラ領域（核形成面） ２０１ Ｓｉ基板 ２０２ ＳｉＮX ２０３ ポリシリコン ２０４ ｐ−ＧａＡｓ単結晶 ２０５ ｎ−ＧａＡｓ単結晶 ２０６ Ｃｒ／Ａｕ ２０７ ＡｕＧｅ／Ａｕ ２０８ Ａｌ ３０１ アルミナ基板 ３０２ ＳｉＯ2 ３０３ ポリシリコン ３０４ ｎ−ＧａＡｓ多結晶 ３０５ Ａｌ膜 ３０６ ＡｕＧｅ／Ａｕ ３０７ アルミナ基板 ３０８ ＳｉＯ2 ３０９ ポリシリコン ３１０ ｐ−ＧａＡｓ多結晶 ３１１ ｎ−ＧａＡｓ多結晶 ３１２ Ｃｒ／Ａｕ ３１３ ＡｕＧｅ／Ａｕ ５０１ 石英基板 ５０２ ポリシリコン ５０４ ｐ−ＩｎＰ多結晶 ５０５ ｎ−Ｉｎｐ多結晶 ５０６ Ｃｒ／Ａｕ ５０７ ＡｕＧｅ／Ｎｉ ５０８ Ａｌ膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/205 H01L 21/338 H01L 29/808 H01L 29/812
Claims (5)
- 【請求項１】 非単結晶質より成る結晶形成起点を有す
る基板と、 結晶形成処理を施すことにより該結晶形成起点を核とし
て該基板上に形成された、ｐ型半導体領域と該ｐ型半導
体領域上のｎ型半導体領域とを有するIII −Ｖ族化合物
半導体単結晶あるいは平均粒径０．２μｍ以上のIII −
Ｖ族化合物半導体多結晶である半導体結晶島と、 前記ｎ型半導体領域に形成されたオーミック接合を有す
るソース、ドレイン電極と、 前記ｎ型半導体領域に形成されたショットキー接合を有
するゲート電極と、 を備えたことを特徴とする接合型電界効果トランジスタ
ー。 - 【請求項２】 前記ｐ型半導体領域に、オーミック接合
を有する第２のゲート電極を形成したことを特徴とする
請求項１記載の接合型電界効果トランジスター。 - 【請求項３】 前記結晶形成処理は、有機金属気相成長
法により行なうことを特徴とする請求項１記載の接合型
電界効果トランジスター。 - 【請求項４】 前記有機金属気相成長法は、エッチング
性を有する物質を添加した気相中で行なうことを特徴と
する請求項１記載の接合型電界効果トランジスター。 - 【請求項５】 前記エッチング性を有する物質は、塩化
水素であることを特徴とする請求項４記載の接合型電界
効果トランジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04300561A JP3072810B2 (ja) | 1992-10-14 | 1992-10-14 | 接合型電界効果トランジスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04300561A JP3072810B2 (ja) | 1992-10-14 | 1992-10-14 | 接合型電界効果トランジスター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132308A JPH06132308A (ja) | 1994-05-13 |
| JP3072810B2 true JP3072810B2 (ja) | 2000-08-07 |
Family
ID=17886317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04300561A Expired - Fee Related JP3072810B2 (ja) | 1992-10-14 | 1992-10-14 | 接合型電界効果トランジスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072810B2 (ja) |
-
1992
- 1992-10-14 JP JP04300561A patent/JP3072810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06132308A (ja) | 1994-05-13 |
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