JP3114827B2 - 電界効果トランジスターおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界効果トランジスタ
ー（ＦＥＴ）、およびその製造方法に関するものであ
る。

【０００２】

【従来の技術】半導体電子素子や光素子に用いられる半
導体材料は、大きく分けて単結晶、多結晶、非晶質の３
つに分類される。単結晶は、機能的に最も良いものが得
られるが高価で大きなものが作りにくいという欠点があ
った。いっぽう、多結晶や非晶質は低価格で大きさの自
由度があるが、機能的に見れば十分ではなかった。

【０００３】従来、多結晶半導体の応用としては以下の
ものがあった。IV族では、主にＳｉの多結晶が、太陽電
池、薄膜トランジスターに用いられている。II−VI族の
多結晶は、Ｃｄ系が薄膜トランジスターやフォトセンサ
ーに用いられ、一部太陽電池への検討も行われている。
Ｚｎ系は、ＥＬ素子、蛍光体、圧電素子等に用いられて
いる。また、ＣｕＩｎＳｅ₂ 等のカルコパイライト系の
多結晶が、最近太陽電池への応用が検討され始めてい
る。

【０００４】III −Ｖ族の多結晶ではＧａ系、Ｉｎ系が
太陽電池への応用に検討されたことがあるが実用化には
至っていない。またIII −Ｖ族化合物の多結晶を用いた
ＦＥＴに関しては報告はない。ヘテロ成長行おうとし
て、意図に反して充分な結晶性が得られないまま、その
上にＦＥＴを製作した例はあるが、積極的に多結晶を利
用して、その特徴を生かしたＦＥＴが検討されたことは
ない。

【０００５】また、III −Ｖ族の多結晶を用いた太陽電
池に関する文献は多数報告されているが、発光特性に関
するものは少ない。ＳＡＬＥＲＮＯ Ｊ Ｐ 等が（ｃ
ｏｎｆ．ＲＥＣＩＥＥＥ ｖｏｌ．１５ｔｈ Ｐ．１１
７４〜１１７８）で電子線ルミネッセンスについて報告
しているが、ＰＮ接合を使ってＬＥＤ特性を調べたとい
う記述はなかった。

【０００６】従来のＬＥＤを用いた表示装置は、一般に
は、単結晶ウエハの上面にＬＥＤを形成し、このウエハ
からＬＥＤを単独または数素子単位で切り出して、支持
基板上に接着することで構成していた。これを単独のラ
ンプ、または文字体、数字表示用に並べて商品化されて
いた。また大面積のＬＥＤ表示素子としては、幾つもの
ＬＥＤをハイブリッド化したものが製作されている。し
かし、コスト上の問題から、大面積ＬＥＤ表示は用途が
限られている。

【０００７】そこで、このようなＬＥＤ表示における表
示面積の制約の問題を解決するために、本発明者等は特
開昭６４−７２３号公報において大面積にIII −Ｖ族化
合物単結晶を形成する方法として選択核形成法を提案し
た。

【０００８】これはIII −Ｖ族化合物結晶の核形成密度
の小さい非核形成面と、この非核形成面に隣接して配さ
れ、単一核のみより結晶成長するに充分小さい面積であ
って該非核形成面の核形成密度より大きい核形成密度を
有し、非晶質材料からなる核形成面とを有した基体上
に、前記単一核より成長して核形成面を超えて非核形成
面上へ広がったIII −Ｖ族単結晶を形成する方法であ
る。

【０００９】また、この技術を利用したＬＥＤ素子とし
て特開昭６３−２３９９８８号公報を提案した。これ
は、前記単結晶を形成する際に、結晶形成処理条件を切
り替えることによりＰＮ接合領域を作り、非単結晶基板
上にＬＥＤが形成できることを示した。

【００１０】

【発明が解決しようとしている課題】従来報告されてい
る、大面積電子素子に対応したＦＥＴとしては、アモル
ファスシリコン、ポリシリコン、ＣｄＴｅ、ＣｄＳｅ等
の材料が用いられていた。しかし何れの場合でも、キャ
リアの移動度が０．１〜１００程度で、高速のスイッチ
ングには不向きであった。

【００１１】III −Ｖ族化合物に関していえば、従来報
告されている形成方法により作成された多結晶では、粒
径が小さかったり、不揃いであったためにＦＥＴなどの
電子素子は作製できないと考えられ、ＦＥＴの検討はさ
れていなかった。

【００１２】いっぽう前述の選択核形成法によれば、非
単結晶基板上に大面積にIII −Ｖ族の単結晶を得ること
が可能になるが、僅かではあるが核形成面上に多結晶が
形成されたり、核形成面上に何も付かない非占有が生じ
たりする橋があった。この基板上に電子素子を形成しよ
うとすると多結晶のところはキャリヤの移動度が低下し
たり、非占有域では素子のない場合が出来るなど、基板
内における均一性という面で問題が生じる可能性があっ
た。また、この基板にＬＥＤ素子を形成しようとする
と、わずかに形成された多結晶のところは発光輝度が低
下したり、非占有域では全く発光しない場所ができるな
ど基板内における均一性という面でやや問題があった。
また単結晶の中にも、成長の異方性が強く現れて、細長
く変形成長が起こり電極形成などの素子化のプロセスが
困難なものもあった。また選択核形成法では、単結晶化
率を高めるような成長条件にすると占有化率が低下し、
占有率を高めるような成長条件にすると単結晶化率が低
下するという相反する問題があった。

【００１３】また従来の多結晶膜においては、半導体と
しての性能を良くする為に多結晶の粒径を大きくする
と、膜表面の凹凸が大きくなって電極配線が困難になり
配線抵抗の増加や断線が生じ易くなって、電極配線を容
易にする為に多結晶粒径を小さくすると、半導体として
の性質が悪くなるという問題もあった。

【００１４】なお、本発明者は既に多結晶による選択的
半導体素子形成法を提案し、二次元アレー表示素子とし
て、マトリックス駆動用ＥＬ（特開昭６４−５１６７７
号公報）、ＬＥＤ（特開昭６３−２３９９８８号公報）
（図４１）を提案した。また、結晶形成起点（核形成
面）を電極として用いる太陽電池（特開平１−１３２１
７３号公報）を提案している。

【００１５】しかしながら上記マトリックス駆動用ＬＥ
Ｄにおいて、電極配線が複雑であるため再現性が悪く、
良質のＬＥＤアレーが得られなかった。また、結晶形成
起点を電極として用いる太陽電池の場合、電極配線と結
晶形成起点は別のパターニングにより形成されているた
めプロセス回数が多くなり、結晶形成起点材料を電極と
するため結晶形成起点材料が導電性のものに限られる。

【００１６】

【課題を解決するための手段】本発明の第１の電界効果
トランジスターは、核形成密度の小さい非核形成面と、
該非核形成面の核形成密度より大きい核形成密度を有
し、結晶成長して複数の核が発生しその平均粒径が０．
２μｍ以上になるに適する面積にパターニングされた核
形成面とが隣接して配された自由表面を有する基体に、
結晶形成処理を施し該核形成面を起点に多結晶を成長さ
せて形成した、平均粒径が０．２μｍ以上となるIII−
Ｖ族化合物半導体の多結晶を用いたことを特徴とする。

【００１７】

【００１８】本発明の第２の電界効果トランジスター
は、III−Ｖ族化合物半導体の大粒径多結晶により形成
された活性化領域（チャネル領域）と、該活性化領域に
接しIII−Ｖ族化合物半導体の小粒径多結晶で形成され
た電極引出し領域と、該電極引出し領域に接続された配
線とを有することを特徴とする。

【００１９】本発明の電界効果トランジスターの製造方
法は、大粒径多結晶により形成された活性化領域と、該
活性化領域に接し小粒径多結晶で形成された電極引出し
領域と、該電極引出し領域に接続された配線とを有する
電界効果トランジスターの製造方法であって、核形成密
度の小さい非核形成面と、該非核形成面の核形成密度よ
り大きい核形成密度を有し、結晶成長して複数の核が発
生しその平均粒径が０．２μｍ以上になるに適する面積
にパターニングされた大粒径用核形成面と、前記非核形
成面の核形成密度より大きい核形成密度を有し、該大粒
径用核形成面に成長する多結晶よりも平均粒径が小さい
多結晶が成長するに適する面積にパターニングされた小
粒径用核形成面とが隣接して配された自由表面を有する
基体に、結晶形成処理を施し該大粒径用核形成面及び該
小粒径用核形成面を起点に多結晶を成長させて、前記大
粒径多結晶の平均粒径が０．２μｍ以上となり、前記小
粒径多結晶の平均粒径が０．２μｍよりも小さくなるよ
うにした電界効果トランジスターの製造方法である。

【００２０】

【００２１】

【００２２】

【作用】本発明の第１の電界効果トランジスター及びそ
の製造方法は、III −Ｖ族化合物半導体を用いること
で、基体上に粒径が大きく、且つ粒径の分布が小さい多
結晶を形成し、大面積にわたって特性の揃った素子を形
成するものである。本発明によれば、高速のスイッチン
グ素子が簡単なプロセスで大面積に得られるので、従来
の材料では出来ない様な多機能の集積回路を実現でき
る。

【００２３】本発明の第２の電界効果トランジスター及
びその製造方法は、上記本発明の第１の電界効果トラン
ジスター及びその製造方法の作用に加えて、電極引出し
領域を小粒径多結晶で形成することで、電極の断線等に
よる歩留まりの低下を抑え、信頼性の高い回路を形成す
るものである。

【００２４】〔実験〕 ここで、本発明に関連の深いIII−Ｖ族化合物多結晶の
諸物性について、本発明者らが、実験によって得た知見
を述べる。 （１）結晶粒径の制御方法 まず始めに、ＭＯＣＶＤ法(有機金属化学気相成長法)を
用いてＧａＡｓの多結晶を選択堆積した時の、核形成面
（正方形）の大きさと多結晶の平均粒径について検討を
行った。

【００２５】評価に使用した結晶の成長条件は、以下の
ようであった。

【００２６】 ＴＭＧ ２．４×１０^-5ｍｏｌ／ｍ
ｉｎ ＡｓＨ₃ １．４×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） ２．２×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ 基板温度 ７７５℃ 圧力 ２０ｔｏｒｒ 成長時間 ６０分 核形成面 ポリシリコン 非核形成面 ＳｉＯ₂ ここで用いた平均粒径は以下のようして求めた。図４２
はその計算方法を示したものである。島状になった選択
堆積ＧａＡｓ多結晶を、表面をエポキシ樹脂で保護した
後ダイヤモンドペーストを用いて基板方向に垂直な断面
方向に６０μｍ程度の厚さまで研磨し、さらにイオンミ
リングによって２０μｍ程度まで薄くしてＴＥＭ（透過
電子顕微鏡）観察を行った。結晶表面から約２μｍ半円
状の曲線を引き、それを横切る粒界の数に１を足した数
で、断面状の曲線の長さを割り算したものを平均粒径と
した（このとき、一番大きな粒径の１割に満たない様
な、粒の隙間に生じた小粒子はカウントしなかった）。

【００２７】このＴＥＭ観察から、核形成面から２〜３
μｍ程度までの近傍では粒径がやや小さく、その外側で
はほぼ一定の大きさに揃っていることが判った。

【００２８】図４３は核形成面の大きさと、平均粒径の
関係を示したものである。図から明らかなように、核形
成面が小さくなる程、結晶の平均粒径が大きくなってい
ることが分かる。

【００２９】これは以下のように考えられる。核形成密
度は、核形成面の材質と成長条件で決まっている。核形
成面の面積が小さくなると核発生数が減少するが、（核
形成面の配置密度がある程度高い場合は）単位体積当り
の原料ガスの供給量やそれを消費して成長する結晶の体
積の総和は一定なので、一つの結晶粒の粒径は大きくな
っていく。

【００３０】この実験では核形成面としてポリシリコン
を用いているが、ポリシリコンは核形成密度が高いため
に単結晶を発生させるには０．５μｍ□以下のシードサ
イズが必要になる。一方、ＡｌＮなどの比較的核形成密
度の低い材料を核形成面として用いれば、成長条件を選
ぶことによって２μｍ□以下のシードサイズで単結晶化
が可能になる。 （２）結晶粒径とショットキーダイオードのブレイクダ
ウン電圧の関係 本発明者らは長年の研究で、III −Ｖ族化合物多結晶を
用いたＭＥＳＦＥＴ（メタルセミコンダクターゲートＦ
ＥＴ）において、最も特性を左右するものはゲート電極
からの漏れ電流であることが判った。ショットキーダイ
オードは図４４に示すような電流電圧特性を持っている
が、ＭＥＳＦＥＴのゲート電極として機能できるのは、
負のバイアスを掛けてからブレイクダウンするまでの領
域である。この電圧範囲において空乏層が広がり、これ
を超えて電圧を印加すると漏れ電流となってソース・ド
レイン電極へ流れ込む。そこで、結晶性と漏れ電流の関
係を調べるために、ショットキーダイオードを作製し、
ブレイクダウン電圧の測定を行った。

【００３１】ここで用いた半導体部分は、前述した、核
形成面の大きさで粒径を制御した多結晶ＧａＡｓで、成
長条件は以下のようであった。

【００３２】 ＴＭＧ ３．０×１０^-5ｍｏｌ／ｍ
ｉｎ ＡｓＨ₃ ２．０×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） ２．２×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ ドーピングガス（ＳｉＨ₄ ）２．０×１０^-7ｍｏｌ／ｍ
ｉｎ 基板温度 ７７５℃ 圧力 ２０ｔｏｒｒ 成長時間 ９０分 核形成面 ポリシリコン 非核形成面 ＳｉＯ₂ 図４５は作製したショットキーダイオードの構造の概略
図であり、（ａ）は断面図、（ｂ）は平面図である。ポ
リシリコンの核形成面１１０３上にキャリア密度２×１
０¹⁷／ｃｍ³ のＮ型ＧａＡｓ多結晶１１０４を成長し、
ＡｕＧｅ／Ａｕ膜オーミック電極１１０６、Ａｌ膜ショ
ットキー電極１１０５を形成したものである。電極１１
０５と多結晶半導体１１０４の重なり部分の面積は約１
０×１０μｍである。

【００３３】図４６は、結晶の平均粒径とブレイクダウ
ン電圧の関係について示したものである。結晶粒径が大
きくなるに従って、ブレイクダウン電圧も大きくなって
いくことが判る。特に結晶粒径が２０００Å以上でブレ
イクダウン電圧の増加の程度が著しい。

【００３４】これは結晶粒径が小さいと結晶粒界が増加
し、ここに存在する準位に捕まったキャリアによって空
乏層の広がりが阻害されるからだと考えられる。これと
似たような結晶粒径依存性は、III −Ｖ族化合物多結晶
の発光素子においても観察され、本発明者らにより提案
された特願平２−３０３３９４号に詳しく述べた通りで
ある。 （３）粒径と電極抵抗 つぎに、結晶粒径（核形成面の大きさ）と、その凹凸が
配線抵抗に与える影響に付いて検討した。図４７は金属
蒸着により多結晶上に電極配線を形成した場合、多結晶
の粒径による凹凸及び多結晶島の形状がどの様な影響を
与えるのかを模式的に示したものであり、（ａ）は平面
図、（ｂ）は断面図である。

【００３５】核形成面が小さく結晶粒径の大きい多結晶
島の場合、領域Ａでは島状の多結晶の陰になって蒸着膜
が薄くなり易く、領域Ｂでは大粒径の多結晶のファセッ
トのスパイク状の部分で蒸着膜が薄くなり易く、領域Ｃ
では基板面と多結晶の接触部で蒸着膜電極の断線が起こ
り易い。

【００３６】一方、核形成面が大きく結晶粒径の小さい
多結晶島の場合を示したのが図４８であり、（ａ）は平
面図、（ｂ）は断面図である。領域Ｂ′では表面に極端
な凹凸が存在しないため、蒸着膜電極が断線する可能性
は少ない。領域Ａ′及びＣ′では多結晶層の厚みが薄
く、基板との段差が小さいので蒸着の際に影ができ難
く、ステップカバレッジも容易になる。

【００３７】そこで図４９のような核形成面のパターン
を用意して（図４９において、（ａ）は平面図、（ｂ）
は断面図である。）、核形成面の大きさと多結晶粒径お
よび膜厚の関係を測定した。このパターンは底辺が１０
０μｍ、高さが１ｍｍの二等辺三角形で、核形成面の幅
が連続的に変化している。これを配置図（ｃ）のように
５０μｍピッチで並べた。

【００３８】評価に使用した結晶の成長条件は、以下の
ようであった。

【００３９】 ＴＭＧ ３．０×１０^-5ｍｏｌ／ｍ
ｉｎ ＡｓＨ₃ ２．０×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） ２．２×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ ドーピングガス（ＳｉＨ₄ ）２．０×１０^-7ｍｏｌ／ｍ
ｉｎ 基板温度 ７７５℃ 圧力 ２０ｔｏｒｒ 成長時間 ８０分 核形成面 ポリシリコン 非核形成面 ＳｉＯ₂ 粒径は前述と同様にＴＥＭで、膜厚はＳＥＭ（走査型電
子顕微鏡）を用いて測定した。図５０に平均粒径と核形
成面の幅の関係を示した。これより核形成面が大きくな
る程平均粒径が小さくなって、核形成面が２０μｍ以上
でほぼ一定値になることが判る。図５１は成長した膜厚
と核形成面の幅の関係を示したものだが、膜厚も核形成
面が大きくなるに従って薄くなっている。

【００４０】つぎに上に述べた方法で作製したＧａＡｓ
多結晶を覆うようにＡｕ電極を配線し、配線抵抗及び断
線確率について調べた。図５２は測定系の概略図であ
り、（ａ）は平面図、（ｂ）は断面図である。多結晶Ｇ
ａＡｓをまたぐようにＡｕ電極（真空蒸着により作製、
厚さ０．５μｍ幅１０μｍ）を形成し、その両端をプロ
ーブ（５００μｍ間隔）であたって電流−電圧測定を行
った。図５３は核形成面の幅と抵抗の関係を示したもの
である。図５４は核形成面の幅と断線の確率について調
べたものである（測定数は各点５０個）。

【００４１】以上の結果から、平均粒径が小さくなるに
つれて抵抗は減少し断線確率も小さくなっていることが
判る。

【００４２】（１）（２）（３）の結果より、ＦＥＴと
しての性能を安定させるには大粒径の多結晶が良く、電
極を形成するには小粒径の多結晶が好ましいことが判っ
た。 （４）発光特性 前述のように、核形成面の大きさで粒径を制御したＧａ
Ａｓ多結晶を用いてＬＥＤを作成し、その発光特性を調
べた。

【００４３】図５５は作成したＬＥＤの構造図である
（なお、製造方法の詳細については実施例において説明
を行う）。ポリシリコン核形成面９０１上にｐ−ＧａＡ
ｓ多結晶９０３とｎ−ＧａＡｓ多結晶９０４を連続して
成長し平坦化後、絶縁膜９０７を介してＡｕＧｅ／Ａｕ
電極９０５、Ｃｒ／Ａｕ電極９０６を形成したものであ
る。多結晶の形成条件を以下に示す。

【００４４】 ＴＭＧ ３．０×１０^-5ｍｏｌ／ｍ
ｉｎ ＡｓＨ₃ ２．０×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ ２．２×１０^-3ｍｏｌ／ｍ
ｉｎ Ｈ₂ １０ ｌ／ｍ
ｉｎ ＤＥＺｎ（ｐ型） ６．０×１０^-6ｍｏｌ／ｍ
ｉｎ ＳｉＨ₄ （ｎ型） ５．０×１０^-6ｍｏｌ／ｍ
ｉｎ 基板温度 ７７５℃ 圧力 ２０ｔｏｒｒ 核形成面 ポリシリコン 非核形成面 ＳｉＯ₂ この接合から発せられる光９０９を光パワーメーター９
１０により測定し、光強度の比較を行った。測定を行っ
たＧａＡｓ多結晶ＬＥＤは、粒径によらず８８０ｎｍ付
近にピーク波長を持っていた。

【００４５】図５６は核形成面の大きさ（結晶の平均粒
径）と発光強度の関係について示したものである（この
時の平均粒径は、結晶島表面から２μｍ程度内側を観察
したものを採用している。これは、ＬＥＤを作成する
時、発光領域がほぼその位置に形成されているので、粒
径の発光強度に与える影響が顕著にでるからであ
る。）。

【００４６】これより、結晶粒径が増大するに従って、
発光強度は増加していることが分かる。特に粒径が０．
６μｍ〜０．８μｍの領域における変化が著しい。

【００４７】これは結晶の粒径が小さくなるに従って、
結晶粒界が増加し、粒界における非発光再結合が多くな
り、発光効率を低下させていると考えられる。Ｏ．Ｐａ
ｚ等（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．６１（４）１５ １９
８７ ｐ．１５３７）やＭ．Ｙａｍａｇｕｃｈｉ等
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．６０（１）１ １９８６
ｐ．４１３）が多結晶ＧａＡｓについてキャリアの再結
合速度やマイノリテイキャリアの拡散長を調べた結果で
も同様の傾向が見られる。 〔実施態様例〕本発明が対象とするIII −Ｖ族化合物
は、二元素化合物に限られず、三元素もしくはそれ以上
の多元素III −Ｖ族混晶化合物を含むものである。

【００４８】以下に本発明の実施態様例を、図面を使っ
て詳細に説明する。 （実施態様例１）図１は本発明の電界効果トランジスタ
ーの実施態様例１の構成を説明するための断面図であ
る。

【００４９】同図において、１０１は下地材料、１０２
は核形成密度の低い材料からなる薄膜、１０３は薄膜１
０２上の非核形成面、１０４は非核形成面１０３より核
形成密度の高い材料からなり、結晶成長して複数の核が
発生しその平均粒径が０．２μｍ以上になるのに最適な
面積にパターニングされた核形成面、１０６は多結晶
島、１０７は絶縁膜、１０８は真性多結晶層、１０９は
Ｎ型多結晶層、１１０はソース・ドレイン電極、１１１
はゲート電極である。

【００５０】図２〜図１２は、本発明の製造方法によ
り、選択的に核形成を行い、粒径の制御されたIII −Ｖ
族化合物の多結晶を成長し、それを用いてＦＥＴ素子を
作製する概略工程図である。

【００５１】（Ａ）まず、図２に示すように、下地材料
１０１（例えばＡｌ₂ Ｏ₃ ，ＡｌＮ，ＢＮなどのセラミ
ック、カーボン、ポリシリコン、石英、高融点ガラスや
Ｗ，Ｍｏ，Ｔｉなどの高融点金属）上に結晶核形成密度
の低い材料からなる薄膜１０２（例えば非晶質のＳｉＯ
₂ ，Ｓｉ₃ Ｎ₄ など）を堆積し非核形成面１０３とす
る。

【００５２】この薄膜の形成にはＣＶＤ法、スパッター
法、真空蒸着法、分散媒を使った塗布法などの方法を用
いる。また、図１３のように下地材料１０１を用いずに
前記核形成密度の低い材料からなる支持体１１２を用い
てもよい。

【００５３】（Ｂ）次に図３に示すように、非核形成面
より核形成密度の高い材料（非単結晶質のポリシリコ
ン、ＡｌＮ，Ａｌ₂ Ｏ₃ ，Ｔａ₂ Ｏ₅ ，ＴｉＮ，ＴｉＯ
₂ ，ＷＯ₃ など）を微細な面積（一般には１〜８μｍ四
方、好ましくは１〜６μｍ、最適には１〜３μｍ）（ま
たは幅が微少な帯状でも良く、そのときの幅は、一般に
は、１〜８μｍ、好ましくは１〜６μｍ、最適には１〜
３μｍ）を形成し核形成面１０４とする。

【００５４】また、このように薄膜を微細にパターニン
グする他に、図１４の様に下地に核形成密度の高い材料
からなる薄膜１０４を堆積し、その上に核形成密度の低
い材料からなる薄膜を積み重ね非核形成面１０３とし、
エッチングにより微細な窓を開けて核形成面１０４を露
出させても良い。さらに、図１５のように核形成密度の
低い材料からなる薄膜１０２に凹部を形成し、その凹部
の底面に微細な窓を開けて核形成面１０４を露出させて
もよい（この場合前記凹部内に結晶を形成させた後、上
に絶縁膜を堆積させず、そのまま平坦化できる）。

【００５５】その他の方法としては、図１６、図１７の
ように微細な領域を残し他をレジスト１１３でカバー
し、イオン（Ａｓ、Ｔｉ、Ｇａ、Ａｌ、Ｉｎ、Ｓｉな
ど）を核形成密度の低い材料からなる薄膜１０２に打ち
込んで、核形成密度の高い領域１１４を形成してもよ
い。

【００５６】この時、それぞれ分離された核形成面の間
隔は、一般には２０〜２００μｍ、好ましくは３０〜１
５０μｍ、最適には４０〜１００μｍである。

【００５７】（Ｃ）こうして用意した基板上にＭＯＣＶ
Ｄ法でIII −Ｖ族化合物（例えばＧａＡｓ、ＧａＡｌＡ
ｓ、ＧａＰ、ＧａＡｓＰ、ＩｎＰ、ＧａＩｎＡｓＰな
ど）を成長する。

【００５８】図１８に用いたＭＯＣＶＤ装置の概略図を
示す。ここに示したのは横型の減圧ＭＯＣＶＤ装置であ
るが、これは基板を垂直に保持する縦型または、それ以
外の型式でもかまわない。リアクター２０９は水冷ジャ
ケットを持った石英製で、結晶成長時以外は内部をター
ボ分子ポンプ２１７によって１０^-6程度に排気してい
る。基板ホルダー２１０はカーボン製でリアクター外部
に設けた高周波コイル（図示せず）からパワーを受けて
９００℃まで加熱できる。また基板温度はホルダー２１
０内の熱電対２１２によって測定され、信号処理回路を
経て高周波パワーにフィードバックされ精密な温度コン
トロールが可能になっている。

【００５９】原料ガスはリアクターの左端から導入され
る。トリメチルガリウム（ＴＭＧ）やトリメチルアミル
ミニウム（ＴＭＡ）などの液体原料とジエチルジンク
（ＤＥＺ）などの液体ドーピング材料はステンレス製バ
ブラー２０３〜２０５に詰められ恒温槽（図示せず）に
よって所定の温度に保たれている。

【００６０】これをマスフローコントローラ（ＭＦＣ）
２０８で制御された水素ガス２０６によってバブリング
して、蒸気としてリアクターへ輸送する。

【００６１】アルシン、ホスフィンの様な気体原料やシ
ラン、水素化セレンなどの気体のドーピング材料は、ボ
ンベ２０１〜２０２に詰められＭＦＣを通して直接リア
クターへ運ばれる。またエッチング性ガスとして用いる
ＨＣｌ２０７は、原料ガスとは別の系統の配管を通して
リアクター内へ導入される。

【００６２】リアクター内へ導入されたガスは、基板２
１１の付近を通ってロータリーポンプ２１３によって排
気される。この時前述のターボ分子ポンプはバルブ２１
６によって系から分離されている。また反応圧力は、コ
ンダクタンス可変バルブ２１５によって制御される。

【００６３】III −Ｖ族化合物半導体原料としては、Ｔ
ＭＧ（トリメチルガリウム）、ＴＥＧ（トリエチルガリ
ウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＥＡ
（トリエチルアルミニウム）、ＤＡＨ（ジエチルアルミ
ニウムハイドライド）、ＴＭＩ（トリメチルインジウ
ム）、ＴＥＩ（トリエチルインジウム）、ＴＢＡｓ（タ
ーシャルブチルアルシン）、ＴＭＡｓ（トリメチルアル
シン）、ＴＥＡｓ（トリエチルアルシン）、ＤＭＡｓ
（ジメチルアルシン）、ＤＥＡｓ（ジエチルアルシ
ン）、ＡｓＨ₃ （アルシン）、ＴＢＰ（ターシャルブチ
ルホスフィン）、ＴＭＰ（トリメチルホスフィン）、Ｔ
ＥＰ（トリエチルホスフィン）、ＰＨ₃ （ホスフィ
ン）、ＮＨ₃ 等を用いる。ドーピング原料としてはＤＭ
Ｓｅ（ジメチルセレン）、ＤＥＳｅ（ジエチルセレ
ン）、ＤＭＴｅ（ジメチルテルル）、ＤＥＴｅ（ジエチ
ルテルル）、ＳｉＨ₄ （シラン）、ＤＭＺ（ジメチルジ
ンク）、ＤＥＺ（ジエチルジンク）、Ｃｐ₂ Ｍｇ（シク
ロペンタンマグネシウム）、（ＭｅＣｐ）₂ Ｍｇ（メチ
ルシクロペンタンマグネシウム）等を用いて行う。

【００６４】次に図４に示すように、上述した減圧ＭＯ
ＣＶＤ装置によって、基板上にIII−Ｖ族化合物の結晶
核１０５を発生させる。

【００６５】この時の基板温度は、一般には５７０〜８
５０℃、好ましくは６００〜８００℃、最適には６６０
〜７８０℃であり、反応圧力は一般には１００ｔｏｒｒ
以下、好ましくは５０ｔｏｒｒ以下、最適には４〜３０
ｔｏｒｒである。Ｖ族／III族の原料供給モル比は、一
般には１０〜１５０、好ましくは３０〜８０、最適には
４０〜７０である。

【００６６】エッチング性ガスとしてＨＣｌを導入し、
その流量は全ガス流量に対し、一般には７×１０^-4〜６
×１０^-2ｍｏｌ％、好ましくは１〜５×１０^-3ｍｏｌ
％、最適には２〜３×１０^-3ｍｏｌ％である。

【００６７】（Ｄ）図５に示すように、時間と共に核は
成長し、また他の新たな核発生も起こり、核形成面上は
多結晶層１０６で覆われ、やがて非核形成面１０３上へ
広がって結晶成長は進んでいく。

【００６８】（Ｅ）図６に示すように、真性型の多結晶
１０６を所望の大きさまで成長する。このIII −Ｖ族化
合物半導体多結晶島１０６の外径は、一般には５〜１２
０μｍ、好ましくは１０〜８０μｍ、最適には１５〜６
０μｍである。

【００６９】（Ｆ）次に図７に示すように、成長した島
状の多結晶１０６の上に厚膜状の絶縁膜１０７を形成す
る。形成には、スピンオングラス（商品名ＯＣＤ、東京
応化（株）製など）を焼成する方法を用いる。これは珪
素と酸素の化合物が有機物の間に分散されたもので、あ
る程度高温で焼成することにより、有機物が抜けてＳｉ
Ｏ₂ 膜が形成される。この時の焼成温度は一般には１５
０℃〜１０００℃、好ましくは２５０℃〜８００℃、最
適には３００℃〜５００℃である。また絶縁膜１０７の
膜厚は、一般には２〜４０μｍ、好ましくは５〜３０μ
ｍ、最適には８〜２０μｍである。

【００７０】（Ｇ）図８に示すように、所望の時間焼成
した後、機械的研磨により上面を平坦化して、絶縁膜で
分離された結晶島１０６を表面に露出させる。

【００７１】（Ｈ）図９に示すように、再びＭＯＣＶＤ
法を利用して、真性型結晶１０６上に真性型多結晶層１
０８を選択的に堆積させる。これは研磨表面の欠陥を緩
和するバッファー層である。このバッファー層１０８の
膜厚は一般には５００Å〜１μｍ、好ましくは８００〜
６０００Å、最適には１０００〜３０００Åである。

【００７２】この時の基板温度は、一般には５７０〜８
５０℃、好ましくは６００〜８００℃、最適には６６０
〜７８０℃であり、反応応力は一般には１００ｔｏｒｒ
以下、好ましくは５０ｔｏｒｒ以下、最適には４〜３０
ｔｏｒｒである。Ｖ族／III族の原料供給モル比は、一
般には１０〜１５０、好ましくは３０〜８０、最適には
４０〜７０である。

【００７３】エッチング性ガスとしてＨＣｌを導入し、
その流量は全ガス流量に対し、一般には５×１０^-4〜６
×１０^-2ｍｏｌ％、好ましくは１〜５×１０^-3ｍｏｌ
％、最適には１〜２×１０^-3ｍｏｌ％である。

【００７４】成長条件の範囲は（Ｃ）にきわめて近い
が、成長速度をやや落とした方が好ましい。

【００７５】（Ｉ）図１０に示すように、バッファー層
１０８上に、連続してＮ型多結晶層１０９を堆積させ
る。これが活性層になる。活性層の厚さは一般には５０
０〜５０００Å、好ましくは６００〜３０００Å、最適
には８００〜２０００Åである。成長条件の範囲は
（Ｈ）と同様であるが、キャリア密度が１０¹⁶〜１０¹⁷
になるように、ドーパントを添加する。

【００７６】（Ｊ）図１１に示すように、レジストでパ
ターニングした後、エッチング液で露出部を軽くエッチ
ングして、オーミック接合が取れる金属膜（例えばＡｕ
ＧｅＡｕ、ＡｕＺｎ膜等）をＣＶＤ法、スパッター法、
真空蒸着法などを用いて堆積する。リフトオフ法によっ
て、ソース・ドレイン電極１１０を形成する。膜厚は所
望の膜厚で良い。電極形成法としては、金属膜堆積後に
エッチングによって行っても良い。

【００７７】電極形成後アルゴン雰囲気などの不活性ガ
ス中でアニールする。この時のアニール温度は、一般に
は３００〜６００℃、好ましくは４００〜５５０℃、最
適には４５０〜５００℃である。

【００７８】（Ｋ）図１２に示すように、レジストでパ
ターニングした後にエッチング液で露出部を軽くエッチ
ングして、自然酸化膜を取り除く。時間を置かずに、シ
ョットキー接合を作れる金属膜（例えばＡｌ，Ｗ，Ｔ
ｉ，ＴｉＷ，ＷＮ，Ａｕ，Ｐｔ，Ｍｏ，Ｃｕ等）を堆積
しリフトオフ法によりゲート電極１１１を形成する。こ
の薄膜の堆積には、ＣＶＤ法、スパッター法、真空蒸着
法などを用いる。膜厚は所望の厚さで良い。電極形成法
としては、金属膜堆積後にエッチングによって行っても
良い。

【００７９】以上説明した工程により図１に示したよう
なＦＥＴ素子が作製される。

【００８０】ＦＥＴの構成としては、図１のようなメサ
型に限られる訳でなく、ソース・ドレイン電極１１０の
下にｎ⁺ 領域１１５を設けたタイプ（図１９）、リセス
ゲート構造にしたタイプ（図２０）やリセスゲートとｎ
⁺ コンタクト１１６を組み合わせたタイプ（図２１）な
ど、通常のＭＥＳＦＥＴで用いられる形式は応用するこ
とが可能である。 （実施態様例２）図２２（ａ）は本発明の電界効果トラ
ンジスターの実施態様例２の構成を説明するための平面
図、（ｂ）は平面図（ａ）のＸ−Ｘ線断面図である。

【００８１】同図において、３０１は下地材料、３０２
は核形成密度の低い材料からなる薄膜、３０３はソース
・ドレイン電極形成を行う小粒径用核形成面、３０４は
ゲート電極形成を行う小粒径用核形成面（不図示）、３
０５は活性領域を形成する大粒径用核形成面、３０７は
真性型多結晶層、３０８はＮ型多結晶層、３０９はソー
ス・ドレイン電極、３１０はゲート電極である。

【００８２】図２３〜３０は、本発明の製造方法によ
り、選択的に核形成を行い、粒径の制御されたIII −Ｖ
族化合物の多結晶を成長し、それを用いてＦＥＴ素子を
作製する概略工程図である。なお図２３〜図３０におい
て、（ａ）は平面図、（ｂ）は平面図（ａ）のＸ−Ｘ線
断面図を示す。なお、図２５（ａ）〜図３０（ａ）にお
いてはＸ−Ｘ線は不図示である。

【００８３】（Ａ）図２３（ａ）（ｂ）に示すように、
下地材料３０１（例えばＡｌ₂ Ｏ₃，ＡｌＮ，ＢＮなど
のセラミック、カーボン、ポリシリコン、石英、高融点
ガラスやＷ，Ｍｏ，Ｔｉなどの高融点金属）上に結晶核
形成密度の低い材料からなる薄膜（例えば非晶質のＳｉ
Ｏ₂ ，Ｓｉ₃ Ｎ₄ など）を堆積し非核形成面３０２とす
る。

【００８４】この薄膜の形成にはＣＶＤ法、スパッター
法、真空蒸着法、分散媒を使った塗布法などの方法を用
いる。また、実施態様例１と同様に図１３のように下地
材料３０１を用いず前記核形成密度の低い材料からなる
支持体１１２を用いてもよい。

【００８５】（Ｂ）図２４（ａ）（ｂ）に示すように、
非核形成面より核形成密度の高い材料（非単結晶質のポ
リシリコン、ＡｌＮ，Ａｌ₂ Ｏ₃ ，Ｔａ₂ Ｏ₅ ，Ｔｉ
Ｎ，ＴｉＯ₂ ，ＷＯ₃ など）を真空加熱蒸着、ＣＶＤ
法、スパッター法などを用いて堆積する。次に、ソース
・ドレイン電極形成を行う小粒径用核形成面３０３、ゲ
ート電極形成を行う小粒径用核形成面３０４（一般には
１０μｍ四方以上、望ましくは１５μｍ四方以上、最適
には２０μｍ四方以上）および活性領域を形成する大粒
径用核形成面３０５（一般には１０μｍ四方以下、望ま
しくは６μｍ四方以下、最適には３μｍ四方以下）をフ
ォトリソグラフィー技術を用いて形成する。核形成面の
構成は上述した様な、大面積と小面積を組み合わせたも
の以外に、図３１（ａ）（ｂ）の様に部分的に細い所を
設けた連続した核形成面３１４でも良い。

【００８６】核形成面の配置は、活性化領域（小面積核
形成面）の周辺に電極取り出し（大面積核形成面）が設
置されていれば良く、図２４の構成に限られるものでは
ない。

【００８７】また、このように薄膜を微細にパターニン
グする他に、実施態様例１と同様に図１４の様に下地に
核形成密度の高い材料からなる薄膜を堆積し、その上に
核形成密度の低い材料からなる薄膜を積み重ね非核形成
面１０３とし、エッチングにより微細な窓を開けて核形
成面１０４を露出させても良い。さらに、図１５のよう
に核形成密度の低い材料からなる薄膜１０２に凹部を形
成し、その凹部の底面に微細な窓を開けて核形成面１０
４を露出させてもよい（この場合前記凹部内に結晶を形
成させた後、上に絶縁膜を堆積させず、そのまま平坦化
できる）。

【００８８】その他の方法としては、図１６、図１７の
ように微細な領域を残し他をレジスト１１３でカバー
し、イオン（Ａｓ，Ｔｉ，Ｇａ，Ａｌ，Ｉｎ，Ｓｉな
ど）を核形成密度の低い材料からなる薄膜１０２に打ち
込んで、核形成密度の高い領域１１４を形成してもよ
い。

【００８９】（Ｃ）こうして用意した基板上にＭＯＣＶ
Ｄ法でIII −Ｖ族化合物（例えばＧａＡｓ，ＧａＡｌＡ
ｓ，ＧａＰ，ＧａＡｓＰ，ＩｎＰ，ＧａＩｎＡｓＰな
ど）を成長する。

【００９０】なお、ここで用いるＭＯＣＶＤ装置につい
ては既に図１８を用いて実施態様例１で説明したのでこ
こでは説明を省略する。

【００９１】図２５（ａ）（ｂ）に示すように、減圧Ｍ
ＯＣＶＤ装置によって、基板上にIII −Ｖ族化合物の結
晶核３０６を発生させる。

【００９２】なお、この時の基板温度、Ｖ族／III 族の
原料供給モル、エッチング性ガス材料、流量等は結晶核
１０５を発生させる実施態様例１の条件と同じである。

【００９３】（Ｄ）図２６（ａ）（ｂ）に示すように、
成長を続けると、他の新たな核発生も起こり、核形成面
上は真性型半導体の多結晶で覆われ、やがて非核形成面
上３０２にも結晶成長が広がり小粒径用核形成面３０
３、３０４と大粒径核形成面３０５上の多結晶は連続す
る。この時、３０３、３０４上には電極配線に有利な粒
径の小さな多結晶が、３０５上にはＦＥＴ素子に適した
大粒径の多結晶が成長する。

【００９４】（Ｅ）図２７（ａ）（ｂ）に示すように、
真性型の多結晶３０７の上に、成長ガスにドーピングガ
スを加えＮ型の多結晶層３０８を成長する。これが活性
層になる。活性層の厚さは一般には５００〜５０００
Å、好ましくは６００〜３０００Å、最適には８００〜
２０００Åである。成長条件の範囲は（Ｄ）と同様であ
るが、キャリア密度が１０¹⁶〜１０¹⁷になるように、ド
ーパントを添加する。

【００９５】（Ｆ）図２８（ａ）（ｂ）に示すように、
チャネル領域を確保するために、ゲート電極用領域のＮ
型多結晶層３０８をフォトリソグラフィー技術を用いて
除去し、真性型多結晶層３０７を露出させる。

【００９６】（Ｇ）図２９（ａ）（ｂ）に示すように、
レジストでパターニングした後、エッチング液で露出部
を軽くエッチングして、オーミック接合が取れる金属膜
（例えば（ＡｕＧｅＡｕ，ＡｕＺｎ膜等）をＣＶＤ法、
スパッター法、真空蒸着法などを用いて堆積する。リフ
トオフ法によって、ソース・ドレイン電極３０９を形成
する。膜厚は所望の膜厚で良い。電極形成法としては、
金属膜堆積後にエッチングによって行っても良い。

【００９７】電極形成後アルゴン雰囲気などの不活性ガ
ス中でアニールする。この時のアニール温度は、一般に
は３００〜６００℃、好ましくは４００〜５５０℃、最
適には４５０〜５００℃である。

【００９８】（Ｈ）図３０（ａ）（ｂ）に示すように、
レジストでパターニングした後にエッチング液で露出部
を軽くエッチングして、自然酸化膜を取り除く、時間を
置かずに、ショットキー接合を作れる金属膜（例えばＡ
ｌ，Ｗ，Ｔｉ，ＴｉＷ，ＷＮ，Ａｕ，Ｐｒ，Ｍｏ，Ｃｕ
等）を堆積しリフトオフ法によりゲート電極３１０を形
成する。この薄膜の堆積には、ＣＶＤ法、スパッター
法、真空蒸着法などを用いる。膜厚は所望の厚さで良
い。電極形成法としては、金属膜堆積後にエッチングに
よって行っても良い。

【００９９】ＦＥＴの構成としては、実施態様例１と同
様に上に述べた様なメサ型に限られる訳でなく、ソース
・ドレイン電極の下にｎ⁺ 領域を設けたタイプ、リセス
ゲート構造にしたタイプやリセスゲートとｎ⁺ コンタク
トとを組み合わせたタイプなど、通常のＭＥＳＦＥＴで
用いられる形式は応用することが可能である。 （実施態様例３）図３２（ａ）は本発明の発光素子の実
施態様例の構成を説明するための平面図、（ｂ）は平面
図（ａ）のＸ−Ｘ線断面図である。

【０１００】同図において、４０１は耐熱性基板、４０
２は核形成密度が小さい非核形成面、４０３は核形成
面、４０４はｐ型又はｎ型の半導体領域、４０５は半導
体領域４０４とは反対導電型の半導体領域、４０６は電
極、４０７はもう一方の電極である。

【０１０１】図３３〜図３７は、本発明により作成する
発光素子工程の概要を説明する概略工程図である。な
お、図３３〜図３７において、（ａ）は平面図、（ｂ）
は平面図（ａ）のＸ−Ｘ線断面図を示す。図３４（ａ）
〜図３７（ａ）においては、Ｘ−Ｘ線を省略する。

【０１０２】図３３（ａ）（ｂ）において、Ｓｉ単結晶
基板、ＧａＡｓ単結晶基板等の半導体単結晶基板あるい
は石英基板、セラミック基板等の非晶質基板あるいは
Ｗ，Ｔｉ，Ｔａ，Ｐｔ，Ｖ，Ｍｏ，Ｃｒ，Ｃｕ，Ｎｉ基
板等の高融点金属基板等の耐熱性基板４０１上に熱酸化
処理あるいは蒸着、スパッタ等により核形成密度が小さ
いＳｉＯ₂ ，ＳｉＮｘ等の非単結晶質（非核形成面）４
０２を堆積させる。つぎに、Ａｌ₂ Ｏ₃ ，Ｔａ₂ Ｏ₅ 等
の非単結晶質（核形成面）４０３を堆積させる。堆積法
としては、ＥＢ蒸着、抵抗加熱蒸着、スパッタ等が用い
られる。その後、長方形の核形成面（一般には短辺８μ
ｍ以下×長辺３０μｍ以上、望ましくは短辺６μｍ以下
×長辺５０μｍ以上、最適には短辺３μｍ以下×７０μ
ｍ以上）を、不要部分の核形成面を除去することによ
り、形成する。核形成面の除去方法として、酸、アルカ
リ等の溶液によるウエットエッチングあるいはＲＩＢＥ
（リアクテイブイオンビームエッチング）等のドライエ
ッチングを用いる。

【０１０３】また、核形成面と非核形成面の構成は以下
のようでもかまわない。

【０１０４】図３８のように、耐熱性基板４０１上に核
形成面４０３、非核形成面４０２と順次堆積させ、所望
の位置の非核形成面を除去することにより、核形成面を
表面に露出させる。

【０１０５】図３９のように、石英基板等の非核形成面
となりうる耐熱性基板４０８を用いることにより、非核
形成面の堆積を省く。

【０１０６】図４０のように、耐熱性基板４０１上に非
核形成面４０２を堆積させ、核形成面とする部分にＡ
ｓ，Ｐ等のイオンを打ち込み核形成密度を高め核形成面
４０９）とする。

【０１０７】図３４（ａ）（ｂ）に示すように、非核形
成面と核形成面の核形成密度の差を利用して、ＭＯＣＶ
Ｄ法を用いて、核形成面を起点としてｐあるいはｎ型半
導体領域４０４およびそれと反対型の導電性を示す半導
体領域４０５を順次形成する。

【０１０８】半導体原料はＴＭＧ，ＴＥＧ（トリエチル
ガリウム）やＴＭＡ（トリメチルアルミニウム）、ＴＥ
Ａ（トリエチルアルミニウム）、ＴＭＩｎ（トリメチル
インジウム）、ＴＥＩｎ（トリエチルインジウム）とＴ
ＢＡｓ（ターシャルブチルアルシン）、ＴＭＡｓ（トリ
メチルアルシン）、ＴＥＡｓ（トリエチルアルシン）、
ＤＭＡｓ（ジメチルアルシン）、ＤＥＡｓ（ジエチルア
ルシン）、ＡｓＨ₃ 、ＴＢＰ（ターシャルブチルホスフ
ィン）、ＴＭＰ（トリメチルホスフィン）、ＴＥＰ（ト
リエチルホスフィン）、ＰＨ₃ ，ＮＨ₃ 等を用い、ドー
ピング原料としてはＤＭＳｅ（ジメチルセレン）、ＤＥ
Ｓｅ（ジエチルセレン）、ＤＭＴｅ（ジメチルテル
ル）、ＤＥＴｅ（ジエチルテルル）、ＳｉＨ₄ ，ＤＥＺ
ｎ（ジエチルジンク）、Ｃｐ₂ Ｍｇ（シクロペンタンマ
グネシウム）、（ＭｅＣｐ）₂ Ｍｇ（メチルシクロペン
タンマグネシウム）等を用いて行う。

【０１０９】成長条件として、成長温度は５００〜１２
００℃であり窒化物系の場合には８００〜１２００℃で
ある。圧力は一般には８０ｔｏｒｒ以下、望ましくは３
０ｔｏｒｒ以下、最適には２０ｔｏｒｒ以下で行う。た
だし、これらの成長条件は装置依存性があり、使用する
装置によりこれらの条件は変化する。成長時間は半導体
素子の大きさにより決定される。

【０１１０】図３５（ａ）（ｂ）に示すように、結晶島
表面の一部を除去し、内部半導体領域４０４を表面に露
出させる。結晶島の一部を除去する方法としては、除去
しない部分にレジストあるいはＳｉＯ₂ 等でマスク４１
０をし、ＲＩＢＥ，ＩＢＥ等のドライエッチングあるい
は酸、アルカリ等の溶液によりウエットエッチング等を
用いて行う。

【０１１１】つぎに、図３６（ａ）（ｂ）に示すよう
に、内部半導体領域４０４を表面に露出させない部分の
結晶島表面の一部に電極４０６を形成する。電極の形成
法は抵抗加熱蒸着法、電子線加熱蒸着法等を用いる。パ
ターニングとしては、あらかじめレジストによりパター
ニングし、その後電極を形成し、レジストを剥離するリ
フトオフ、あるいは電極を全面に形成した後、不必要な
部分の電極を取り去る手法等により行う。

【０１１２】図３７（ａ）（ｂ）に示すように、もう一
方の電極４０７を内部半導体領域４０４が露出した部分
の一部に形成する。電極形成法は図３６（ａ）（ｂ）に
より形成した方法で行う。

【０１１３】なお、比較のため、特開昭６３−２３９９
８８号公報に示した従来のマトリクス構造の発光素子の
構造図を図４１に示す。同図において、２０５はｎ−Ｇ
ａＡｓ領域、２０６はｐ−ＧａＡｓ領域、２０７はＣｒ
／Ａｕ電極、２０９はＡｕＧｅ／Ａｕ電極である。

【０１１４】

【実施例】以下に、本発明を実施例に基づいて詳細に説
明する。 （実施例１）本実施例のＧａＡｓ多結晶を用いたＦＥＴ
素子の製造工程は実施態様例１の製造工程と同じなので
図２〜図１２を用いて説明するものとし、また対応する
構成部材については同一符号を用いて説明を行うものと
する。

【０１１５】（Ａ）図２に示すように、厚さ１ｍｍのア
ルミナ基板１０１上に、ＳｉＨ₄ とＯ₂ とを用いたＣＶ
Ｄ法によりＳｉＯ₂ 膜１０２を１５００Å堆積した。こ
れを非核形成面１０３とする。

【０１１６】この時の堆積条件は、ＳｉＨ₄ ４５ｓｃｃ
ｍ，Ｏ₂ ６０ｓｃｃｍ，Ｎ₂ ５０ｓｃｃｍ，基板温度４
４０℃、圧力は常圧、堆積時間は９０秒であった。

【０１１７】（Ｂ）次に図３に示すように、ＬＰＣＶＤ
法によってポリシリコン膜を５００Å堆積し、フォトリ
ソグラフィー技術によって、一辺が３μｍの微細な正方
形にパターニングしてＨＦ：ＨＮＯ₃ ：ＣＨ₃ ＣＯＯＨ
＝１：６０：６０のエッチング液を用いてエッチング
し、核形成面１０４とした。また、核形成面どうしの間
隔は６０μｍとした。この時のポリシリコン膜の堆積条
件は、ＳｉＨ₄ ４５ｓｃｃｍ、基板温度６２０℃、圧力
２２０ｍｔｏｒｒ、堆積時間は５分３０秒であった。

【０１１８】（Ｃ）ＧａＡｓの成長には、前述した図１
８のＭＯＣＶＤ装置を用いた。

【０１１９】まず図４に示すように真性型ＧａＡｓ１０
５を核形成面１０４上に発生させた。

【０１２０】この時の成長条件は、 ＴＭＧ ２．４×１０^-5ｍｏｌ／ｍ
ｉｎ ＡｓＨ₃ １．８×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） ２．０×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ 基板温度 ７７５℃ 圧力 ２０ｔｏｒｒ であった。

【０１２１】（Ｄ）図６に示すように、成長を１００分
続けて、真性型ＧａＡｓ結晶島１０６の底面の径を２５
μｍにまで成長させた。

【０１２２】（Ｅ）次に図７に示すように、成長した島
状の多結晶１０６の上に厚膜状の絶縁膜１０７を形成す
る。スピンオングラス（商品名ＯＣＤ）をスピンコータ
ーで２０μｍ厚に塗布し、焼成炉に入れて４５０℃で４
５分焼成した。

【０１２３】（Ｆ）図８に示すように、焼成した後、ダ
イヤモンドコンパウンド（商品名ＭＥＴＡＤＩII（株）
ＢＵＥＨＬＥＲ製）を用いて機械的研磨を行い上面を平
坦化して、絶縁膜で分離された結晶島１０６を表面に露
出させた。

【０１２４】（Ｇ）図９に示すように、再びＭＯＣＶＤ
法を利用して、真性型結晶１０６上に真性型多結晶１０
８をバッファー層として選択的に堆積させた。

【０１２５】この時の成長条件は、 ＴＭＧ １．０×１０^-5ｍｏｌ／ｍ
ｉｎ ＡｓＨ₃ １．３×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） １．０×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ 基板温度 ７７５℃ 圧力 ２０ｔｏｒｒ 堆積時間 ２分 であった。

【０１２６】バッファー層の厚さは１５００Åであっ
た。

【０１２７】（Ｈ）図１０に示すように、バッファー層
１０８上に、活性層としてＮ型多結晶１０９を堆積させ
た。成長条件は、ＳｉＨ₄ を１．０×１０^-7ｍｏｌ／ｍ
ｉｎ添加した以外は（Ｇ）と同様であった。堆積時間は
８０秒で、膜厚は１２００Åであった。

【０１２８】（Ｉ）図１１に示すように、レジストでパ
ターニングした後、エッチング液（アンモニア：過酸化
水素水：水＝３：１：１００）で露出部を３秒エッチン
グして自然酸化膜を取り除き、ＡｕＧｅを５００Å，Ａ
ｕを３０００Å連続して真空蒸着し、リフトオフ法によ
りソース・ドレイン電極１１０を形成した。電極形成後
アルゴン雰囲気中で４５０℃、２０分アニールを行っ
た。

【０１２９】（Ｊ）さらに、図１２に示すように、レジ
ストでパターニングした後に同様のエッチング液で露出
部を３秒間エッチングして、時間を置かずに、Ａｌを真
空蒸着により３０００Å堆積しリフトオフ法によりゲー
ト電極１１１を形成した。このＦＥＴのチャネル長は５
μｍ、チャネル幅は２０μｍであった。

【０１３０】このＦＥＴに、ゲート電圧０Ｖ、ソース・
ドレイン電圧２Ｖを印加したところ１２μＡの電流が流
れ、ゲート電圧を−１Ｖに変化させると電流は１１ｎＡ
に減少し、ＦＥＴとして動作していることが確認され
た。

【０１３１】また、ソース・ドレイン電圧２Ｖを印加し
て動特性を評価したところ、カットオフ周波数は１．５
ＧＨｚであった。 （実施例２）図５７〜６５は本実施例のＩｎＰ多結晶を
用いたＦＥＴ素子の概略工程図である。

【０１３２】（Ａ）図５７に示すように、厚さ０．５ｍ
ｍのＡｌＮ基板５０１上に、ＳｉＨ₄ とＯ₂ とを用いた
ＣＶＤ法によりＳｉＯ₂ 膜５０２を１５００Å堆積し
た。これを非核形成面５０３とする。

【０１３３】この時の堆積条件は、ＳｉＨ₄ ４５ｓｃｃ
ｍ，Ｏ₂ ６０ｓｃｃｍ，Ｎ₂ ５０ｓｃｃｍ，基板温度４
４０℃、圧力は常圧、堆積時間は９０秒であった。

【０１３４】（Ｂ）次に図５８に示すように、フォトリ
ソグラフィー技術によって、一辺が２．５μｍの微細な
正方形にパターニングしてＨＦ：Ｈ₂ Ｏ＝１：４０のエ
ッチング液を用いてＳｉＯ₂ 膜をエッチングして核形成
面５０４を露出させた。また、核形成面どうしの間隔は
５０μｍとした。

【０１３５】（Ｃ）ＩｎＰの成長には、前述した図１８
と同様のＭＯＣＶＤ装置を用いた。

【０１３６】まず図５９に示すように、真性型ＩｎＰ多
結晶を核形成面５０４上に発生させた。

【０１３７】この時の成長条件は、 ＴＭＩ １．８×１０^-5ｍｏｌ／ｍ
ｉｎ ＴＢＰ ６．０×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） ２．０×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ 基板温度 ７５０℃ 圧力 １５ｔｏｒｒ であった。

【０１３８】成長を１２０分続けて、真性型ＩｎＰ型結
晶島５０５の底面の径を２７μｍにまで成長させた。

【０１３９】（Ｄ）次に図６０に示すように、成長した
島状の多結晶５０５の上に厚膜状の絶縁膜５０６を形成
する。スピンオングラス（商品名ＯＣＤ）をスピンコー
ターで２０μｍ厚に塗布し、焼成炉に入れて４５０℃で
４５分焼成した。

【０１４０】（Ｅ）図６１に示すように、焼成した後、
ダイヤモンドコンパウンドを用いて機械的研磨を行い上
面を平坦化して、絶縁膜で分離された結晶島５０５を表
面に露出させた。

【０１４１】（Ｆ）図６２に示すように、再びＭＯＣＶ
Ｄ法を利用して、真性型結晶５０５上に真性型多結晶５
０７をバッファー層として選択的に堆積させた。

【０１４２】この時の成長条件は、 ＴＭＩ ７．０×１０^-6ｍｏｌ／ｍ
ｉｎ ＴＢＰ ４．０×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） １．０×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ 基板温度 ７５０℃ 圧力 １５ｔｏｒｒ 堆積時間 ２分３０秒 であった。

【０１４３】バッファー層の厚さは２０００Åであっ
た。

【０１４４】（Ｇ）図６３に示すように、バッファー層
５０７上に、活性層としてＮ型多結晶５０８を堆積させ
た。成長条件は、ＳｅＨ₂ を６．０×１０^-7ｍｏｌ／ｍ
ｉｎ添加した以外は（Ｇ）と同様であった。堆積時間は
９０秒で、膜厚は１５００Åであった。

【０１４５】（Ｈ）図６４に示すように、レジストでパ
ターニングした後、エッチング液（アンモニア：過酸化
水素水：水＝３：１０：１００）で露出部を３秒エッチ
ングして自然酸化膜を取り除き、ＡｕＧｅを５００Å，
Ｎｉを３０００Å連続して真空蒸着し、リフトオフ法に
よりソース・ドレイン電極５０９を形成した。電極形成
後水素雰囲気中で５００℃、５分アニールを行った。

【０１４６】（Ｉ）さらに、図６５に示すように、レジ
ストでパターニングした後に同様のエッチング液で露出
部を３秒間エッチングして、時間を置かずに、Ｃｒを５
００Å，Ａｕを２０００Å連続して真空蒸着し、リフト
オフ法によりゲート電極５１０を形成した。このＦＥＴ
のチャネル長は４μｍ、チャネル幅は２０μｍであっ
た。

【０１４７】このＦＥＴに、ゲート電圧０Ｖ、ソース・
ドレイン電圧２Ｖを印加したところ１０μＡの電流が流
れ、ゲート電圧を−１Ｖに変化させると電流は６２ｎＡ
に減少し、ＦＥＴとして動作していることが確認され
た。

【０１４８】また、ソース・ドレイン電圧２Ｖを印加し
て動特性を評価したところ、カットオフ周波数は１．８
ＧＨｚであった。 （実施例３）本実施例のＧａＡｓ多結晶を用いたＦＥＴ
素子の製造工程は、実施態様例２の製造工程と同じなの
で、図２３（ａ）（ｂ）〜図３０（ａ）（ｂ）を用いて
説明するものとし、また対応する構成部材については同
一符号を用いて説明を行う。図６６（ａ）（ｂ）は核形
成面の形状を具体的に示す図であり、図２４（ａ）
（ｂ）に対応する図である。

【０１４９】（Ａ）図２３（ａ）（ｂ）に示すように、
厚さ０．５ｍｍの高融点ガラス（商品名コーニング１７
２９）基板３０１上に、ＳｉＨ₄ とＯ₂ を用いたＣＶＤ
法によりＳｉＯ₂ 膜を１５００Å堆積した。これを非核
形成面３０２とする。

【０１５０】この時の堆積条件は、ＳｉＨ₄ ４５ｓｃｃ
ｍ，Ｏ₂ ６０ｓｃｃｍ，Ｎ₂ ５０ｓｃｃｍ，基板温度４
４０℃、圧力は常圧、堆積時間は９０秒であった。

【０１５１】（Ｂ）次に図６６（ａ）（ｂ）に示すよう
に、ＬＰＣＶＤ法によってポリシリコン膜を５００Å堆
積し、フォトリソグラフィー技術によってパターニング
した後でＨＦ：ＨＮＯ₃ ：ＣＨ₃ ＣＯＯＨ＝１：６０：
６０のエッチング液を用いてエッチングし、核形成面
（３０３〜３０５を図６６に示した様に配置した。活性
領域用核形成面３０５は２μｍ□であった。また、この
時のポリシリコン膜の堆積条件は、ＳｉＨ₄ ４５ｓｃｃ
ｍ、基板温度６２０℃、圧力２２０ｍｔｏｒｒ、堆積時
間は５分３０秒であった。

【０１５２】（Ｃ）ＧａＡｓの成長には、前述した図１
８と同様のＭＯＣＶＤ装置を用いた。

【０１５３】まず図２６（ａ）（ｂ）に示すように、真
性型ＧａＡｓ多結晶３０７を核形成面３０３〜３０５上
に堆積した。

【０１５４】この時の成長条件は、 ＴＭＧ ２．６×１０^-5ｍｏｌ／ｍ
ｉｎ ＡｓＨ₃ ２．０×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） ２．２×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ 基板温度 ７７５℃ 圧力 ２０ｔｏｒｒ 成長時間 １００分 であった。

【０１５５】ＧａＡｓ多結晶層３０７の厚さは電極用核
形成面３０３，３０４上で１．２μｍ、活性領域用核形
成面３０５で６μｍであった。

【０１５６】（Ｄ）次に、図２７（ａ）（ｂ）に示すよ
うに、ドーピング原料としてＳｉＨ₄ を１．２×１０^-7
ｍｏｌ／ｍｉｎ添加して、Ｎ型ＧａＡｓ多結晶層３０８
を堆積した。堆積条件はドーピング原料以外は（Ｃ）と
同様であった。堆積時間は９０秒、膜厚は１２００Åで
あった。

【０１５７】（Ｅ）図２８（ａ）（ｂ）に示すように、
チャネル領域を形成するために、ゲート電極用核形成面
３０４上のＮ型ＧａＡｓ多結晶層３０８をエッチング液
（酢酸：過酸化水素：硫酸：水の混合液）で取り除き、
真性型ＧａＡｓ多結晶層３０７を露出させた。

【０１５８】（Ｆ）図２９（ａ）（ｂ）に示すように、
レジストでパターニングした後、エッチング液（アンモ
ニア：過酸化水素水：水の混合液）で露出部を３秒間エ
ッチングした。次にＡｕＧｅを５００Å，Ａｕを３００
０Å連続して真空蒸着し、リフトオフ法によって、ソー
ス・ドレイン電極３０９を形成した。電極形成後アルゴ
ン雰囲気中で４５０℃、２０分アニールを行った。

【０１５９】（Ｇ）さらに、図３０（ａ）（ｂ）に示す
ように、レジストでパターニングした後に、（Ｆ）と同
様の条件でエッチングして、時間を置かずに真空装置に
入れて、Ａｌを真空蒸着により３０００Å堆積しリフト
オフ法によりゲート電極３１０を形成した。このＦＥＴ
のチャネル長は５μｍチャネル幅は２０μｍであった。

【０１６０】このＦＥＴに、ゲート電圧０Ｖ、ソース・
ドレイン電圧２Ｖを印加したところ１１μＡの電流が流
れ、ゲート電圧を−１Ｖに変化させると電流は７ｎＡに
減少し、ＦＥＴとして動作していることが確認された。

【０１６１】また、ソース・ドレイン電圧２Ｖを印加し
て動特性を評価したところ、カットオフ周波数は１．８
ＧＨｚであった。

【０１６２】この素子を６０℃湿度８５％の高温高湿槽
の雰囲気下で、ソース・ドレイン電圧を５Ｖ印加して６
００ＭＨｚで２４時間動作させた後、断線確率を計測し
たところ５％で、小粒径の電極取り出し部を持たない構
造のＦＥＴの断線確率１５％に較べ、素子の信頼性が向
上していた。 （実施例４）図６７（ａ）（ｂ）〜７３（ａ）（ｂ）は
本実施例のＩｎＰ多結晶を用いたＦＥＴ素子の概略工程
図である。

【０１６３】（Ａ）図６７（ａ）（ｂ）に示すように、
厚さ１ｍｍのアルミナ基板６０１上に、ＬＰＣＶＤ法に
よってポリシリコン膜６０２を１０００Å堆積した。こ
の時の堆積条件は、ＳｉＨ₄ ４５ｓｃｃｍ、基板温度６
２０℃、圧力２２０ｍｔｏｒｒ、堆積時間１０分であっ
た。

【０１６４】（Ｂ）次に図６８（ａ）（ｂ）に示すよう
に、ＣＶＤ法によってＳｉＯ₂ 膜６０６を１０００Å堆
積した。これを非核形成面とした。この時の堆積条件
は、ＳｉＨ₄ ４５ｓｃｃｍ、Ｏ₂ ６０ｓｃｃｍ、Ｎ₂ ５
０ｓｃｃｍ、基板温度４４０℃、圧力は常圧、堆積時間
は７０秒であった。

【０１６５】さらにレジストによりパターニングしてエ
ッチング液（ＨＦ：Ｈ₂ Ｏ＝１：４０）で１分エッチン
グして、ポリシリコン膜６０２を部分的に露出させて核
形成面（６０３〜６０５を形成した。核形成面は、図６
８に示した様に配置した。ここで６０３はソース・ドレ
イン電極用、６０４はゲート電極用の核形成面であっ
た。６０５は活性領域用の核形成面で、幅２μｍのＴ字
状のパターンであった。

【０１６６】（Ｃ）ＩｎＰの成長には、前述した図１８
と同様のＭＯＣＶＤ装置を用いた。

【０１６７】まず図６９（ａ）（ｂ）に示すように、真
性型ＩｎＰ多結晶層６０７を核形成面６０３〜６０４上
に堆積した。

【０１６８】この時の成長条件は、 ＴＭＩ ２．０×１０^-5ｍｏｌ／ｍ
ｉｎ ＴＢＰ ６．０×１０^-3ｍｏｌ／ｍ
ｉｎ ＨＣｌ（エッチングガス） １．８×１０^-5ｍｏｌ／ｍ
ｉｎ Ｈ₂ （キャリアガス） １０ ｌ／ｍ
ｉｎ 基板温度 ７５０℃ 圧力 １８ｔｏｒｒ 成長時間 ９０分 であった。

【０１６９】真性型ＩｎＰ多結晶層６０７の厚さは活性
領域用核形成面６０５上で５μｍであった。

【０１７０】（Ｄ）次に、図７０（ａ）（ｂ）に示すよ
うに、ドーピング原料としてＳｅＨ₂ を６×１０^-7ｍｏ
ｌ／ｍｉｎ添加して、Ｎ型ＩｎＰ多結晶層６０８を堆積
した。ドーピング原料を加えた以外は（Ｃ）と同様の成
長条件であった。堆積時間は８０秒、膜厚は１０００Å
であった。 （Ｅ）図７１（ａ）（ｂ）に示すように、チャネル領域
を形成するために、ゲート電極用核形成面６０４上のＮ
型ＩｎＰ多結晶層６０８をエッチング液（過酸化水素
水：硫酸：水の混合液）で取り除き、真性型ＩｎＰ多結
晶層６０７を露出させた。

【０１７１】（Ｆ）図７２（ａ）（ｂ）に示すように、
レジストでパターニングした後、エッチング液（アンモ
ニア：過酸化水素水：水の混合液）で露出部を３秒間エ
ッチングして自然酸化膜を取り除き、ＡｕＧｅを５００
Å，Ｎｉを３０００Å連続して真空蒸着し、リフトオフ
法によって、ソース・ドレイン電極６０９を形成した。
電極形成後アルゴン雰囲気中で５００℃、５分アニール
を行った。

【０１７２】（Ｇ）さらに、図７３（ａ）（ｂ）に示す
ように、レジストでパターニングした後に、（Ｆ）と同
様の条件でエッチングして、時間を置かずに真空装置に
入れて、Ｃｒを５００Å，Ａｕを２０００Å連続して真
空蒸着し、リフトオフ法によりゲート電極６１０を形成
した。このＦＥＴのチャネル長は６μｍチャネル幅は２
２μｍであった。

【０１７３】このＦＥＴに、ゲート電圧０Ｖ、ソース・
ドレイン電圧２Ｖを印加したところ９μＡの電流が流
れ、ゲート電圧を−１Ｖに変化させると電流は５５ｎＡ
に減少し、ＦＥＴとして動作していることが確認され
た。

【０１７４】また、ソース・ドレイン電圧２Ｖを印加し
て動特性を評価したところ、カットオフ周波数は２．０
ＧＨｚであった。

【０１７５】この素子を６０℃湿度８５％の高温高湿槽
の雰囲気下で、ソース・ドレイン電圧を５Ｖ印加して６
００ＭＨｚで２４時間動作させた後、断線確率を計測し
たところ８％で、小粒径の電極取り出し部を持たない構
造のＦＥＴの断線確率２１％に較べ、素子の信頼性が向
上していた。 （実施例５）以下に、本発明により作成した発光素子の
製作工程について図７４〜図７７を用いて説明する。な
お、図７４〜図７７において、（ａ）は平面図、（ｂ）
は平面図（ａ）のＸ−Ｘ線断面図を示す。図７５（ａ）
〜図７７（ａ）においては、Ｘ−Ｘ線を省略する。

【０１７６】図７４（ａ）（ｂ）に示すように、Ｓｉ基
板７０１上に、ＳｉＮ７０２（膜厚０．１μｍ）をＥＢ
蒸着により堆積させた。ここで蒸着は１×１Ｅ−６ｔｏ
ｒｒまで真空にし、酸素を１０ｃｃ／ｍｉｎ供給して行
った。つぎに、Ｗ７０３（膜厚０．５μｍ）をスパッタ
により堆積させた。その後、Ｗの一部を除去し、図７４
のように、基板表面にＳｉＮを露出させた。Ｗの除去
は、除去する部分以外をレジストで被い、ＨＦ，Ｈ
₂ Ｏ，ＨＮＯ₃ の混合溶液中に１分浸けることにより行
なった。ここで、残されたＷの形状は５×１００μｍの
長方形とした。

【０１７７】図７５（ａ）（ｂ）に示すように、ＭＯＣ
ＶＤ法を用いて、ｎ型ＧａＡｓ多結晶（ｎ＝１×１０¹⁸
ｃｍ^-3）７０４、ｐ型ＧａＡｓ多結晶（ｎ＝１×１０¹⁸
ｃｍ ^-3）７０５を成長させた。

【０１７８】成長はＶ／III 比６０で、ＡｓＨ₃ 供給量
は２．７×１０^-5ｍｏｌ／ｍｉｎ一定で行い、III 族原
料としてＴＭＧを用いた。また、ドーピング原料として
ｎ型にはＳｉＨ₄ 、ｐ型にはＤＥＺｎを用いた。キャリ
アガスとしてＨ₂ を１０ｌ／ｍｉｎ供給して行った。ま
た、基板温度は６７０℃、圧力は２０ｔｏｒｒで行っ
た。成長時間は各々４５分、１５分で行った。

【０１７９】図７６（ａ）（ｂ）に示すように、発光素
子を形成する部分にレジスト（膜厚５μｍ）７０８を形
成した。つぎに、レジストをマスクとしてＷ７０３が露
出するまでエッチングした。なお、Ｗは一方の電極とな
る。エッチングはＣＨ₃ ＣＯＯＨ，Ｈ₂ Ｏ₂ ，Ｈ₂ ＳＯ
₄ ，Ｈ₂ Ｏの混合溶液に５０秒浸けることにより行っ
た。ここで、レジストは１２μｍ幅で８μｍ間隔で形成
した。その後、レジスト剥離液中（８０℃）に２０分浸
け、レジストを除去した。

【０１８０】図７７（ａ）（ｂ）に示すように、電極を
形成する部分以外にレジストを形成した。つぎに、Ｃｒ
（５００Å）／Ａｕ（５０００Å）７０６を抵抗加熱蒸
着により形成した。つぎに、レジスト剥離液中で２０分
間超音波洗浄を行った。ここで、電極が１０μｍ幅、１
０μｍ間隔で形成されるようにレジストのパターニング
を行った。そして、Ａｒ雰囲気中４２０℃で、１０分間
熱処理を行い、発光素子とした。

【０１８１】以上のようにして、１０×１０の発光素子
アレーを作成した。この発光素子を順次点燈させ、発光
強度のばらつきを２０個の発光素子アレーについて調べ
た。ばらつきは、発光強度の平均値より１０％の誤差範
囲に入らない素子数により評価した。その結果、ばらつ
きの平均は８．１であり、従来技術により形成した発光
素子アレーのばらつき１２．０に対して改善された。 （実施例６）以下に、本発明により製作した発光素子の
製作工程について図７８〜図８２を用いてを説明する。
なお、図７８〜図８２において、（ａ）は平面図、
（ｂ）は平面図（ａ）のＸ−Ｘ線断面図を示す。図７９
（ａ）〜図８２（ａ）においては、Ｘ−Ｘ線を省略す
る。

【０１８２】図７８（ａ）（ｂ）に示すように、石英基
板８０１上に、ＣＶＤ法によりポリシリコン８０２を
０．１μｍ堆積した。ＣＶＤ法の条件は、成長温度６２
０℃、圧力０．２ｔｏｒｒでＳｉＨ₄ を４５ｃｃ／ｍｉ
ｎ供給し、１０分間行った。

【０１８３】その後、帯状のポリシリコン（５×１００
μｍ）を残し、他の部分を除去した。除去方法は残す部
分にレジストでカバーをし、ＨＦ，Ｈ₂ Ｏ₂ の混合溶液
中に３０秒浸けた後レジストを取り除いた。

【０１８４】図７９（ａ）（ｂ）に示すように、ＭＯＣ
ＶＤ法を用いて、ｎ型ＧａＡｓ多結晶（ｎ＝１×１０¹⁸
ｃｍ^-3）８０４、ｎ型Ａｌ_0.3 Ｇａ_0.7 Ａｓ（ｎ＝５×
１０¹⁷ｃｍ^-3）８０８、ノンドープＧａＡｓ８０９、ｐ
型Ａｌ_0.3 Ｇａ_0.7 Ａｓ（ｎ＝５×１０¹⁷ｃｍ^-3）８１
０、ｐ型ＧａＡｓ多結晶（ｎ＝１×１０¹⁸ｃｍ^-3）８０
５を成長させた。

【０１８５】成長はＶ／III 比４０で、ＡｓＨ₃ 供給量
は１．８×１０^-5ｍｏｌ／ｍｉｎ一定で行い、III 族原
料としてＴＭＧ，ＴＭＡを用いた。また、ドーピング原
料としてｎ型にはＳｉＨ₄ 、ｐ型にはＤＥＺｎを用い
た。キャリアガスとしてＨ₂ を１０ｌ／ｍｉｎ供給して
行った。また、基板温度は６７０℃、圧力は２０ｔｏｒ
ｒで行った。成長時間は各々２５分、１０分、２分、１
０分、３分で行った。

【０１８６】図８０（ａ）（ｂ）に示すように、電極を
形成する部分以外にレジスト（膜厚７μｍ）を形成し
た。つぎに、Ｃｒ（５００Å）／Ａｕ（５０００Å）８
０６を抵抗加熱蒸着により形成した。つぎに、レジスト
剥離液中で２０分間超音波洗浄を行った。

【０１８７】図８１（ａ）（ｂ）に示すように、レジス
ト８０３をマスクとしてｎ型ＧａＡｓ単結晶が露出する
までエッチングした。エッチングはＣＨ₃ ＣＯＯＨ，Ｈ
₂ Ｏ₂ ，Ｈ₂ ＳＯ₄ ，Ｈ₂ Ｏの混合溶液に７０秒浸ける
ことにより行った。

【０１８８】図８２（ａ）（ｂ）に示すように、ｎ型電
極を形成する部分以外にレジストを形成した。ＡｕＧｅ
（２０００Å）／Ａｕ（５０００Å）８０７を抵抗加熱
蒸着により堆積させた。レジスト剥離液中で２０分間超
音波洗浄を行い、レジストを除去し不要部分の電極を除
去した。その後、Ａｒ雰囲気中４２０℃、１０分間熱処
理を行い、発光素子とした。

【０１８９】以上のようにして、１０×１０の発光素子
アレーを作成した。この発光素子を順次点燈させ、発光
強度のばらつきを２０個の発光素子アレーについて調べ
た。ばらつきは、実施例１と同様、発光強度の平均値よ
り１０％の誤差範囲に入らない素子数により評価した。
その結果、ばらつきの平均は６．６であり、従来技術に
より形成した発光素子アレーのばらつき１０．４に対し
て改善された。

【０１９０】

【発明の効果】以上詳細に説明したように、本発明の電
界効果トランジスターによれば、高融点ガラスの使用で
きる温度範囲で、大面積にわたって従来得られなかった
ような高速度で動作するＦＥＴ素子を形成することが可
能になる。

【０１９１】また、本発明の電界効果トランジスターに
よれば、配線の抵抗を低下させ、さらに断線による素子
の歩留まり低下を防ぐことが可能になる。

【０１９２】また、本発明の発光素子によれば、マトリ
ックス駆動用発光素子として特性等のばらつきを抑える
ことが出来る。

【図面の簡単な説明】

【図１】本発明のＦＥＴ素子の実施態様例１の構成を説
明するための断面図である。

【図２】本発明のＦＥＴ素子の実施態様例１及び実施例
１の製造方法を示す概略工程図である。

【図３】本発明のＦＥＴ素子の実施態様例１及び実施例
１の製造方法を示す概略工程図である。

【図４】本発明のＦＥＴ素子の実施態様例１及び実施例
１の製造方法を示す概略工程図である。

【図５】本発明のＦＥＴ素子の実施態様例１及び実施例
１の製造方法を示す概略工程図である。

【図６】本発明のＦＥＴ素子の実施態様例１及び実施例
１の製造方法を示す概略工程図である。

【図７】本発明のＦＥＴ素子の実施態様例１及び実施例
１の製造方法を示す概略工程図である。

【図８】本発明のＦＥＴ素子の実施態様例１及び実施例
１の製造方法を示す概略工程図である。

【図９】本発明のＦＥＴ素子の実施態様例１及び実施例
１の製造方法を示す概略工程図である。

【図１０】本発明のＦＥＴ素子の実施態様例１及び実施
例１の製造方法を示す概略工程図である。

【図１１】本発明のＦＥＴ素子の実施態様例１及び実施
例１の製造方法を示す概略工程図である。

【図１２】本発明のＦＥＴ素子の実施態様例１及び実施
例１の製造方法を示す概略工程図である。

【図１３】核形成面と非核形成面の構成例を示す図であ
る。

【図１４】核形成面と非核形成面の構成例を示す図であ
る。

【図１５】核形成面と非核形成面の構成例を示す図であ
る。

【図１６】非核形成面へのイオン打ち込みにより核形成
面を形成する構成例を示す図である。

【図１７】イオン打ち込みによって形成した核形成面の
構成例を示す図である。

【図１８】本発明に用いるＭＯＣＶＤ装置の概略図であ
る。

【図１９】本発明よるＦＥＴの他の構成例を示す図であ
る。

【図２０】本発明よるＦＥＴの他の構成例を示す図であ
る。

【図２１】本発明よるＦＥＴの他の構成例を示す図であ
る。

【図２２】本発明のＦＥＴ素子の実施態様例２の構成を
説明するための平面図及び断面図である。

【図２３】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図２４】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図２５】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図２６】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図２７】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図２８】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図２９】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図３０】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図３１】本発明のＦＥＴ素子の実施態様例２及び実施
例３の製造方法を示す平面図及び断面図である。

【図３２】本発明の発光素子の実施態様例３の構成を説
明するための平面図及び断面図である。

【図３３】本発明の発光素子の実施態様例３の製造方法
を示す平面図及び断面図である。

【図３４】本発明の発光素子の実施態様例３の製造方法
を示す平面図及び断面図である。

【図３５】本発明の発光素子の実施態様例３の製造方法
を示す平面図及び断面図である。

【図３６】本発明の発光素子の実施態様例３の製造方法
を示す平面図及び断面図である。

【図３７】本発明の発光素子の実施態様例３の製造方法
を示す平面図及び断面図である。

【図３８】本発明の発光素子の実施態様例３の製造方法
を示す平面図及び断面図である。

【図３９】本発明の発光素子の実施態様例３の製造方法
を示す平面図及び断面図である。

【図４０】本発明の発光素子の実施態様例３の製造方法
を示す平面図及び断面図である。

【図４１】マトリックス構造の発光素子の従来の構造図
である。

【図４２】多結晶の平均粒径の計算方法を示す図であ
る。

【図４３】核形成面の大きさと平均粒径の関係を示す図
である。

【図４４】ショットキーダイオードの電流電圧特性例を
示す図である。

【図４５】本発明の多結晶を用いたショットキーダイオ
ードの概略図である。

【図４６】結晶粒径とショットキーダイオードのブレイ
クダウン電圧の関係を示す図である。

【図４７】大粒径の多結晶が金属配線に与える影響を示
す概略図である。

【図４８】小粒径の多結晶が金属配線に与える影響を示
す概略図である。

【図４９】連続的な粒径制御が可能な実験用核形成面パ
ターンを示す概略図である。

【図５０】核形成面の幅と平均粒径の関係を示す図であ
る。

【図５１】核形成面の幅と膜厚の関係を示す図である。

【図５２】多結晶をまたぐ金属配線の測定実験例を示す
図である。

【図５３】核形成面の幅と、それをまたぐ金属配線の抵
抗の関係を示す図である。

【図５４】核形成面の幅と、それをまたぐ金属配線の断
線確率の関係を示す図である。

【図５５】発光素子の構造を説明する図である。

【図５６】核形成面の大きさと発光強度との関係を示す
図である。

【図５７】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図５８】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図５９】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図６０】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図６１】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図６２】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図６３】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図６４】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図６５】本発明のＦＥＴ素子の実施例２の製造方法を
示す概略工程図である。

【図６６】本発明のＦＥＴ素子の実施例３の製造方法を
示す平面図及び断面図である。

【図６７】本発明のＦＥＴ素子の実施例４の製造方法を
示す平面図及び断面図である。

【図６８】本発明のＦＥＴ素子の実施例４の製造方法を
示す平面図及び断面図である。

【図６９】本発明のＦＥＴ素子の実施例４の製造方法を
示す平面図及び断面図である。

【図７０】本発明のＦＥＴ素子の実施例４の製造方法を
示す平面図及び断面図である。

【図７１】本発明のＦＥＴ素子の実施例４の製造方法を
示す平面図及び断面図である。

【図７２】本発明のＦＥＴ素子の実施例４の製造方法を
示す平面図及び断面図である。

【図７３】本発明のＦＥＴ素子の実施例４の製造方法を
示す平面図及び断面図である。

【図７４】本発明の発光素子の実施例５の製造方法を示
す平面図及び断面図である。

【図７５】本発明の発光素子の実施例５の製造方法を示
す平面図及び断面図である。

【図７６】本発明の発光素子の実施例５の製造方法を示
す平面図及び断面図である。

【図７７】本発明の発光素子の実施例５の製造方法を示
す平面図及び断面図である。

【図７８】本発明の発光素子の実施例６の製造方法を示
す平面図及び断面図である。

【図７９】本発明の発光素子の実施例６の製造方法を示
す平面図及び断面図である。

【図８０】本発明の発光素子の実施例６の製造方法を示
す平面図及び断面図である。

【図８１】本発明の発光素子の実施例６の製造方法を示
す平面図及び断面図である。

【図８２】本発明の発光素子の実施例６の製造方法を示
す平面図及び断面図である。

【符号の説明】

１０１ 基板（下地材料） １０２ 低核形成密度の薄膜 １０３ 非核形成面 １０４ 核形成面 １０５ 結晶核 １０６ 真性型多結晶層 １０７ 絶縁膜 １０８ バッファー層 １０９ Ｎ型多結晶層 １１０ ソース・ドレイン電極 １１１ ゲート電極 １１２ 核形成密度の低い基板 １１３ レジスト １１４ イオン打ち込み領域 １１５ Ｎ⁺ 領域 １１６ Ｎ⁺ 領域 ２０１〜２０２ ボンベ ２０３〜２０５ バブラー ２０６ 水素ガスボンベ ２０７ ＨＣｌボンベ ２０８ マスフローコントローラー ２０９ リアクター ２１０ 基板ホルダー ２１１ 基板 ２１２ 熱電対 ２１３ ロータリーポンプ ２１４ バルブ ２１５ コンダクタンス可変バルブ ２１６ バルブ ２１７ ターボ分子ポンプ ２１８ ロータリーポンプ ３０１ 基板（下地材料） ３０２ 低核形成密度の薄膜 ３０３ 小粒径用核形成面（ソース・ドレイン電極取り
出し） ３０４ 小粒径用核形成面（ゲート電極取り出し） ３０５ 大粒径用核形成面（半導体活性領域堆積） ３０６ 結晶核 ３０７ 真性型多結晶層 ３０８ Ｎ型多結晶層 ３０９ ソース・ドレイン電極 ３１０ ゲート電極 ３１４ 大粒径と小粒径用を一体で構成した核形成面 ４０１ 耐熱基板 ４０２ 非核形成面 ４０３ 核形成面 ４０４ ｐあるいはｎ型導電型領域 ４０５ ｎあるいはｐ型導電型領域 ４０６ 電極 ４０７ 電極 ４０８ 非核形成基板 ４０９ イオンインプラ領域 ５０１ ＡｌＮ基板 ５０２ ＳｉＯ₂ 膜 ５０３ 非核形成面 ５０４ 核形成面 ５０５ 真性型ＩｎＰ多結晶島 ５０６ 絶縁膜（ＳｉＯ₂ ） ５０７ 真性型ＩｎＰバッファー層 ５０８ Ｎ型ＩｎＰ活性層 ５０９ ＡｕＧｅ／Ｎｉ膜ソース・ドレイン電極 ５１０ Ｃｒ／Ａｕ膜ゲート電極 ６０１ アルミナ基板 ６０２ ポリシリコン膜 ６０３ 小粒径用核形成面 ６０４ 小粒径用核形成面 ６０５ 大粒径用核形成面 ６０６ 非核形成面（ＳｉＯ₂ ） ６０７ 真性型ＩｎＰ多結晶層 ６０８ Ｎ型ＩｎＰ多結晶層 ６０９ ソース・ドレイン電極（ＡｕＧｅ／Ｎｉ） ６１０ ゲート電極（Ｃｒ／Ａｕ） ７０１ Ｓｉ基板 ７０２ ＳｉＮ ７０３ Ｗ ７０４ ｎ−ＧａＡｓ ７０５ ｐ−ＧａＡｓ ７０６ Ｃｒ／Ａｕ ７０７ ＡｕＧｅ／Ａｕ ８０１ 石英基板 ８０２ ポリシリコン ８０３ レジスト ８０４ ｎ−ＧａＡｓ ８０５ ｐ−ＧａＡｓ ８０６ Ｃｒ／Ａｕ ８０７ ＡｕＧｅ／Ａｕ ８０８ ｎ−ＡｌＧａＡｓ ８０９ ｉ−ＧａＡｓ ８１０ ｐ−ＡｌＧａＡｓ ９０１ ポリシリコン ９０２ ＳｉＯ₂ ９０３ ｐ−ＧａＡｓ ９０４ ｎ−ＧａＡｓ ９０５ ｎ電極 ９０６ ｐ電極 ９０７ 絶縁膜 ９０８ Ｓｉ基板 ９０９ 光 ９１０ ディテクター １００５ ｎ−ＧａＡｓ １００６ ｐ−ＧａＡｓ １００７ Ｃｒ／Ａｕ １００９ ＡｕＧｅ／Ａｕ １１０１ アルミナ基板 １１０２ 非核形成面（ＳｉＯ₂ 膜） １１０３ 核形成面（ポリシリコン） １１０４ Ｎ型ＧａＡｓ多結晶 １１０５ Ａｌショットキー電極 １１０６ ＡｕＧｅ／Ａｕオーミック電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 真哉 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭62−8576（ＪＰ，Ａ) 特開 昭56−76547（ＪＰ，Ａ) 特開 昭62−281371（ＪＰ，Ａ) 特開 平２−302082（ＪＰ，Ａ) 特開 平４−186780（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 核形成密度の小さい非核形成面と、該非
   核形成面の核形成密度より大きい核形成密度を有し、結
   晶成長して複数の核が発生しその平均粒径が０．２μｍ
   以上になるに適する面積にパターニングされた核形成面
   とが隣接して配された自由表面を有する基体に、結晶形
   成処理を施し該核形成面を起点に多結晶を成長させて形
   成した、平均粒径が０．２μｍ以上となるIII−Ｖ族化
   合物半導体の多結晶を用いた電界効果トランジスター。
2. 【請求項２】 前記核形成面は一辺が９μｍ以下の正方
   形、短辺が９μｍ以下の長方形または幅が９μｍ以下の
   帯状の面積を有する請求項１記載の電界効果トランジス
   ター。
3. 【請求項３】 前記結晶形成処理は、有機金属化学気相
   成長法を用いて行う請求項１記載の電界効果トランジス
   ター。
4. 【請求項４】 前記有機金属化学気相成長法は、エッチ
   ング性を有する物質を添加した気相中で行う請求項３記
   載の電界効果トランジスター。
5. 【請求項５】 前記エッチング性を有する物質は、塩化
   水素である請求項４記載の電界効果トランジスター。
6. 【請求項６】 III−Ｖ族化合物半導体の大粒径多結晶
   により形成された活性化領域と、該活性化領域に接しII
   I−Ｖ族化合物半導体の小粒径多結晶で形成された電極
   引出し領域と、該電極引出し領域に接続された配線とを
   有する電界効果トランジスター。
7. 【請求項７】 前記大粒径多結晶は０．２μｍ以上の平
   均粒径を持つ請求項６記載の電界効果トランジスター。
8. 【請求項８】 前記電界効果トランジスターは、自己整
   合的に素子分離された多結晶上に形成されている請求項
   ６記載の電界効果トランジスター。
9. 【請求項９】 大粒径多結晶により形成された活性化領
   域と、該活性化領域に接し小粒径多結晶で形成された電
   極引出し領域と、該電極引出し領域に接続された配線と
   を有する電界効果トランジスターの製造方法であって、 核形成密度の小さい非核形成面と、該非核形成面の核形
   成密度より大きい核形成密度を有し、結晶成長して複数
   の核が発生しその平均粒径が０．２μｍ以上になるに適
   する面積にパターニングされた大粒径用核形成面と、前
   記非核形成面の核形成密度より大きい核形成密度を有
   し、該大粒径用核形成面に成長する多結晶よりも平均粒
   径が小さい多結晶が成長するに適する面積にパターニン
   グされた小粒径用核形成面とが隣接して配された自由表
   面を有する基体に、結晶形成処理を施し該大粒径用核形
   成面及び該小粒径用核形成面を起点に多結晶を成長させ
   て、前記大粒径多結晶の平均粒径が０．２μｍ以上とな
   り、前記小粒径多結晶の平均粒径が０．２μｍよりも小
   さくなるようにした電界効果トランジスターの製造方
   法。
10. 【請求項１０】 前記大粒径用核形成面は面積が９μｍ
    四方以下の正方形、長方形または帯状の面積を有する請
    求項９記載の電界効果トランジスターの製造方法。
11. 【請求項１１】 前記小粒径用核形成面は面積が１０μ
    ｍ四方以上である請求項９記載の電界効果トランジスタ
    ーの製造方法。
12. 【請求項１２】 前記大粒径用核形成面および前記小粒
    径用核形成面は接している請求項９記載の電界効果トラ
    ンジスターの製造方法。
13. 【請求項１３】 前記結晶形成処理は、有機金属化学気
    相成長法を用いて行う請求項９記載の電界効果トランジ
    スターの製造方法。
14. 【請求項１４】 前記有機金属化学気相成長法は、エッ
    チング性を有する物質を添加した気相中で行う請求項１
    ３記載の電界効果トランジスターの製造方法。
15. 【請求項１５】 前記エッチング性を有する物質は、塩
    化水素である請求項１４記載の電界効果トランジスター
    の製造方法。